JP2008028109A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】バンプ直下の下地層のサイドエッチング現象を抑制して接合信頼性の高いバンプ形成を行うことができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】基板表面に、バンプ形成用パッド部32と、表層配線部33及び/又はワイヤボンディング用パッド部34とからなる複数の凸部を形成する工程と、バンプ下地層39を形成する工程と、バンプ形成用バッド部32の上にバンプ下地層39を介してバンプ電極40,41を形成する工程と、電極40をマスクとしてバンプ下地層39を溶解除去する工程とを有する半導体装置の製造方法において、上記凸部32,33,34の形成工程では、基板表面に対して、バンプ形成用パッド部32を他の凸部33,34よりも高く形成し、バンプ下地層39の溶解除去工程では、基板表面Sに対して、溶解液Lの液面高さをバンプ形成用パッド部32の高さよりも低くして行う。
【選択図】図1

Description

本発明は、基板表面に、バンプ形成用パッド部、表層配線、ワイヤボンディング用パッド部などの複数の凸部が形成された半導体装置及び半導体装置の製造方法に関する。
近年、電子機器の高機能化や軽薄短小化の要求に伴って、電子部品の高密度集積化や高密度実装化が進み、フリップチップ実装を用いたMCM(マルチチップモジュール)又はSIP(システムインパッケージ)タイプの半導体部品が主流になりつつある。この種の半導体部品の中には、第1の半導体チップの上に第2の半導体チップをフリップチップ実装した構成(チップオンチップ構造)を採用したものがある。
図6はチップオンチップ構造の半導体部品の概略構成を示す断面図である。図示した半導体部品は、第1の半導体チップ1と第2の半導体チップ2とによって構成されている。第2の半導体チップ2は第1の半導体チップ1の主面のほぼ中央部に複数のバンプ3を用いてフリップチップ実装されている。第1の半導体チップ1の周縁部には、第2の半導体チップ2が実装される領域を取り囲む状態でワイヤボンディング用の複数の電極パッド4が形成されている。また、第1の半導体チップ1と第2の半導体チップ2との間には、アンダーフィル材6が充填されている。図6に示す半導体部品は、実装基板7上に接着材料層8を介して接着された後、第1の半導体チップ1上の電極パッド4と実装基板7上のランド9との間にボンディングワイヤ10を介して電気的接続が行われている。
図7は、上述の半導体部品における第1の半導体チップ1の要部断面図である。基板11の表面には、バンプ形成用パッド部12、表層配線部13、ワイヤボンディング用パッド部14からなる複数の凸部が形成されている。これらの凸部は、基板11の表面にパターン形成された配線層15,16,17と、これらの配線層15〜17を含む基板11の表面を被覆する保護層18とで構成されている。
配線層15はバンプ形成用の電極パッドを構成し、配線層16は表層配線パターンの一部を構成している。また、配線層17はワイヤボンディング用の電極パッド(図6における電極パッド4)に対応している。バンプ形成用パッド部12及びワイヤボンディング用パッド部14は、保護層18の一部が開口して配線層15,17の一部が露出されている。バンプ形成用パッド部12、表層配線部13及びワイヤボンディング用パッド部14の各凸部は、基板表面Sに対してそれぞれ同一の高さ(H1)で形成されている。
バンプ形成用パッド部12には、バンプ下地層19と、電極20及びはんだバンプ21からなるバンプ電極とが順に積層形成されている。バンプ下地層19は、Ti(チタン)層とCu(銅)層の積層構造からなる。電極20は、Ni(ニッケル)めっきで形成されている。はんだバンプ21は、電極20上に供給されたはんだペーストをリフローさせることで、図示する曲面形状に形成される。はんだバンプ21は、第2の半導体チップ2との接合用バンプとして機能し、図6に示したバンプ3を構成する。なお、はんだバンプ21単層のみでバンプ電極が構成されるものもある。
電極20は、シード層として基板表面Sにバンプ下地層19を形成した後、バンプ形成用パッド部12が開口するレジストパターンを形成し、めっき処理することで、バンプ形成用パッド部12上に選択的に形成される。電極20の形成後、バンプ下地層19は、電極20をマスクとして、溶解液(薬液)を用いたウェットエッチング法により除去される(例えば下記特許文献1参照)。
具体的には、図8Aに示すように、基板表面Sに対して、表層配線部13及びワイヤボンディング用パッド部14よりも高い液面レベルで溶解液Lを液盛りして、電極20の直下領域以外の領域に形成されているバンプ下地層19を溶解除去する。バンプ下地層19が上述のようにTi層とCu層の積層構造である場合には、Cu層の溶解除去工程とTi層の溶解除去工程が順に行われる。
特開平10−189635号公報
しかしながら、上述した従来の半導体装置の製造方法においては、バンプ形成用パッド部12、表層配線部13及びワイヤボンディング用パッド部14の各凸部が、基板表面Sに対してそれぞれ同一の高さ(H1)で形成されているため、バンプ下地層19の溶解除去の際、これらの凸部の高さ以上に溶解液Lが基板表面Sに供給されると、図8Bに示すように、電極20直下のバンプ下地層19が、サイドエッチング作用によって溶解されてしまうという問題がある。図8Bは、バンプ下地層19を構成するNi層19A及びCu層19Bのうち、上層側のCu層19Bのサイドエッチングの様子を示している。
一般に、金属層のサイド方向のエッチング速度は、層厚方向のエッチング速度よりも速い。図9は、Ti膜のサイド方向のエッチング速度(実線)と層厚方向のエッチング速度(一点鎖線)とを比較して示している。エッチング開始時は層厚方向にエッチングが進行するが、ある時間からサイドエッチングが同時に進行し始める。サイドエッチングの開始時間は、バンプ電極直下に位置するバンプ下地層のサイド部に溶解液が到達する時間であり、下地層の膜厚でほぼ決定される。サイド方向のエッチング速度は層厚方向のエッチング速度よりも速く、およそ4倍である。
図8Bに示したように、バンプ下地層19のサイドエッチング現象は、電極20直下のバンプ下地層19のアンダーカットをもたらし、バンプ下地層19に対する電極20の接合面積の減少を招く。この結果、電極20と基板11との間の接合強度、接合信頼性が低下する。この問題は、特に、バンプの狭ピッチ化、小径化を進める上で、バンプの剥離などの大きな問題に発展する。
本発明は上述の問題に鑑みてなされ、バンプ直下の下地層のサイドエッチング現象を抑制して接合信頼性の高いバンプ形成を行うことができる半導体装置及び半導体装置の製造方法を提供することを課題とする。
以上の課題を解決するに当たり、本発明の半導体装置は、基板表面に、バンプ形成用パッド部と、表層配線部及び/又はワイヤボンディング用パッド部とからなる複数の凸部が形成された半導体装置において、バンプ形成用パッド部は、基板表面に対して、他の凸部よりも高く形成されていることを特徴とする。
また、本発明の半導体装置の製造方法は、基板表面に、バンプ形成用パッド部と、表層配線部及び/又はワイヤボンディング用パッド部とからなる複数の凸部を形成する工程と、バンプ下地層を形成する工程と、バンプ形成用バッド部の上にバンプ下地層を介してバンプ電極を形成する工程と、バンプ電極をマスクとしてバンプ下地層を溶解除去する工程とを有する半導体装置の製造方法において、上記凸部の形成工程では、基板表面に対して、バンプ形成用パッド部を他の凸部よりも高く形成し、バンプ下地層の溶解除去工程では、基板表面に対して、溶解液の液面高さをバンプ形成用パッド部の高さよりも低くして行うことを特徴とする。
以上のように構成することにより、バンプ下地層の除去工程において、バンプ電極直下の下地層が溶解液に接触することを回避できるので、バンプ下地層のサイドエッチングを効果的に抑制して、バンプ接合部の信頼性向上を図ることができる。これにより、バンプの狭ピッチ化、小径化にも十分に対応することが可能となる。
また、バンプ形成用パッド部を他の凸部よりも高く形成することにより、チップサイズの小型化に伴ってバンプサイズが小径化しても、チップオンチップ構造の半導体部品における上下チップ間の狭ギャップ化が緩和されるので、アンダーフィル材の注入作業性の低下を抑えることができる。
バンプ形成用パッド部と、表層配線部及び/又はワイヤボンディング用パッド部とからなる複数の凸部の各々は、基板表面にパターン形成された配線層と、この配線層を含む基板表面を被覆する保護層とで構成される。バンプ形成用パッド部及びワイヤボンディング用パッド部は、保護層の一部が開口して配線層の一部が露出されている。バンプ形成用パッド部を他の凸部よりも高く形成するための具体的な構成としては、バンプ形成用パッド部の配線層を他の凸部の配線層よりも厚くする、バンプ形成用パッド部の配線層を絶縁材料からなる下地層の上に形成する、あるいは、バンプ形成用パッド部の形成領域の方が他の凸部の形成領域よりも厚くなるように保護層を形成する。
本発明によれば、バンプ下地層の除去工程において、バンプ下地層のサイドエッチングを効果的に抑制して、バンプ接合部の信頼性向上を図ることができる。これにより、バンプの狭ピッチ化、小径化にも十分に対応することが可能となる。
以下、本発明の各実施形態について図面を参照して説明する。
(第1の実施形態)
図1は本発明の第1の実施形態による半導体装置30の要部の概略断面図である。図示する本実施形態の半導体装置30は、チップオンチップ構造の半導体部品(図6)の下チップである第1の半導体チップとして構成されている。
基板31の表面には、バンプ形成用パッド部32、表層配線部33、ワイヤボンディング用パッド部34からなる複数の凸部が形成されている。これらの凸部は、基板11の表面にパターン形成された配線層35,36,37と、これらの配線層35〜37を含む基板31の表面を被覆する保護層(パッシベーション膜)38とで構成されている。バンプ形成用パッド部32は、上チップである第2の半導体チップとのバンプ接合部を構成し、ワイヤボンディング用パッド部34は、当該半導体装置30が実装される実装基板と電気的に接続されるボンディングワイヤの接続部として構成されている。
配線層35〜37は、Al(アルミニウム)やAl−Cu(銅)合金、Al−Si(シリコン)合金、Au(金)等の金属層で構成される。保護層38は、SiO2 (シリコン酸化膜)やSiN(シリコン窒化膜)、絶縁性樹脂(ポリイミドなど)等で構成される。配線層35はバンプ形成用の電極パッドに対応し、配線層36は表層配線パターンの一部を構成している。また、配線層37はワイヤボンディング用の電極パッドに対応している。バンプ形成用パッド部32及びワイヤボンディング用パッド部34は、保護層38の一部を開口して配線層35,37の一部が露出されている。
本実施形態において、バンプ形成用パッド部32の配線層35は、他の凸部(表層配線部33、ワイヤボンディング用パッド部34)の配線層36,37よりも厚く形成されている。これにより、バンプ形成用パッド部32は、基板表面Sに対して、他の凸部33,34よりも高く形成されている。なお、基板表面Sは、保護層38の表面であって、凸部32〜34の非形成面を示している。
バンプ形成用パッド部32の基板表面Sからの高さH2は、表層配線部32及びワイヤボンディング用パッド部34の基板表面Sからの高さH1よりも大きいほど好ましく、本実施形態では、H1の2倍の高さに形成されている。具体的に、H1の大きさが1μmの場合、H2の大きさは2μmとされる。これにより、電極40直下のバンプ下地層39は、基板表面Sに対して、表層配線部32及びワイヤボンディング用パッド部34よりも高い位置に形成されることになる。
バンプ形成用パッド部32には、バンプ下地層39と、電極40及びはんだバンプ41からなるバンプ電極とが順に積層形成されている。バンプ下地層39は、Ti(チタン)層とCu(銅)層の積層構造からなる。電極40は、Ni(ニッケル)めっきで形成されており、バンプ下地層39を介して電極パッド(配線層)35と電気的に接続されている。はんだバンプ41は、Sn(スズ)−Ag(銀)系等のはんだ材料からなり、電極40上に供給されたはんだペーストをリフローさせることで、図示する曲面形状に形成される。なお、はんだバンプ41は、上チップである第2の半導体チップとの接合用バンプとして機能する。また、バンプ電極は、電極40とはんだバンプ41の二層構造に限られず、はんだバンプ41単層のみで構成されていてもよい。
電極40は、シード層として基板表面Sにバンプ下地層39をスパッタ法等で形成した後、バンプ形成用パッド部32が開口するレジストパターンを形成し、めっき処理することで、バンプ形成用パッド部32上に選択的に形成される。電極40の形成後、バンプ下地層39は、電極40をマスクとして、溶解液(薬液)を用いたウェットエッチング法により除去される。
具体的には、基板表面Sに対して、表層配線部33及びワイヤボンディング用パッド部34よりも高い液面レベルで溶解液Lを液盛りして、電極40の直下領域以外の領域に形成されているバンプ下地層39を溶解除去する。バンプ下地層39が上述のようにTi層とCu層の積層構造である場合には、Cu層の溶解除去工程とTi層の溶解除去工程が順に行われる。Cu層の溶解液には例えば過硫酸塩系が、Ti層の溶解液には例えば過酸化水素水がそれぞれ用いられる。
上述したように、本実施形態においては、バンプ形成用パッド部32が他の凸部(表層配線部33及びワイヤボンディング用パッド部34)よりも基板表面Sに対して高く形成されているので、表層配線部33及びワイヤボンディング用パッド部34の高さH1以上であり、かつ、バンプ形成用パッド部32の高さH2よりも低い溶解液Lの液面高さを設定することができる。
従って、このような液面高さに設定された溶解液Lでバンプ下地層19の溶解除去を行うことにより、電極40直下のバンプ下地層39が溶解液Lに接触することを回避できる。これにより、バンプ下地層39のサイドエッチングを効果的に抑制して、バンプ接合強度の低下を阻止し、バンプ接合部の信頼性向上を図ることができる。また、バンプの狭ピッチ化、小径化にも十分に対応することが可能となる。
更に、バンプ形成用パッド部32を他の凸部よりも高く形成することにより、チップサイズの小型化に伴ってバンプサイズが小径化しても、チップオンチップ構造の半導体部品における上下チップ間の狭ギャップ化が緩和されるので、アンダーフィル材の注入作業性の低下を抑えることができる。
図2は、図1に示したバンプ形成用凸部32、表層配線部33及びワイヤボンディング用凸部34の製造方法を説明する工程断面図である。まず、基板31の表面に、配線層35を構成する金属層42を形成する(図2A)。そして、バンプ形成用パッド部32に対応する領域のみ残して金属層42をパターンエッチングして配線予備層35Aを形成する(図2B)。次に、金属層42と同種(同種に限られない。)の金属層43を基板31の表面に再度形成した後(図2C)、バンプ形成用パッド部32、表層配線部33及びワイヤボンディング用パッド部34に対応する領域のみ残して金属層43をパターンエッチングすることで、基板31の表面に配線層35,36,37を形成する(図2D)。これにより、配線層36,37に比べて、配線層35が大きな層厚で形成される。最後に、保護層38を成膜し、配線層35,37を露出させる開口を形成することで、バンプ形成用パッド部32、表層配線部33及びワイヤボンディング用パッド部34からなる複数の凸部が基板31の表面に形成される(図2E)。
その後、バンプ下地層39を形成する工程と、バンプ形成用バッド部32の上にバンプ下地層39を介して電極40を形成する工程と、電極40をマスクとしてバンプ下地層39を溶解除去する工程とを経て、図1に示した構成の半導体装置30が製造される。
(第2の実施形態)
図3は本発明の第2の実施形態による半導体装置50の要部の概略断面図である。なお図において上述の第1の実施形態と対応する部分については同一の符号を付し、その詳細な説明は省略する。
本実施形態の半導体装置50は、バンプ形成用パッド部32の配線層(電極パッド)37の下地として絶縁材料からなる下地層51を形成することによって、バンプ形成用パッド部32を他の凸部(表層配線部33及びワイヤボンディング用パッド部34)よりも基板表面Sに対して高く形成している。
バンプ形成用パッド部32の形成高さH2は、下地層51の層厚で任意に調整することができる。下地層51は、SiO2 (シリコン酸化膜)やSiN(シリコン窒化膜)、絶縁性樹脂(ポリイミドなど)等で構成される。本実施形態によっても上述の第1の実施形態と同様な作用及び効果を得ることができる。
図4は、図3に示したバンプ形成用凸部32、表層配線部33及びワイヤボンディング用凸部34の製造方法を説明する工程断面図である。まず、基板31の表面に、下地層51を構成する絶縁層52を形成する(図4A)。そして、バンプ形成用パッド部32に対応する領域のみ残して絶縁層52をパターンエッチングして下地層51を形成する(図4B)。次に、配線層35〜37を形成する金属層42を基板31の表面に形成した後(図4C)、バンプ形成用パッド部32、表層配線部33及びワイヤボンディング用パッド部34に対応する領域のみ残して金属層42をパターンエッチングすることで、基板31の表面に配線層35,36,37を形成する(図4D)。最後に、保護層38を成膜し、配線層35,37を露出させる開口を形成することで、バンプ形成用パッド部32、表層配線部33及びワイヤボンディング用パッド部34からなる複数の凸部が基板31の表面に形成される(図4E)。
その後、バンプ下地層39を形成する工程と、バンプ形成用バッド部32の上にバンプ下地層39を介して電極40を形成する工程と、電極40をマスクとしてバンプ下地層39を溶解除去する工程とを経て、図3に示した構成の半導体装置50が製造される。
(第3の実施形態)
図5は本発明の第3の実施形態による半導体装置60の要部の概略断面図である。なお図において上述の第1の実施形態と対応する部分については同一の符号を付し、その詳細な説明は省略する。
本実施形態の半導体装置60は、バンプ形成用パッド部32の形成領域を他の凸部(表層配線部33及びワイヤボンディング用パッド部34)の形成領域よりも保護層38を厚く形成することによって、バンプ形成用パッド部32を他の凸部(表層配線部33及びワイヤボンディング用パッド部34)よりも基板表面Sに対して高く形成している。本実施形態によっても上述の第1の実施形態と同様な作用及び効果を得ることができる。
図5に示した構成のバンプ形成用凸部32の形成方法としては、配線層35〜37を形成した後、保護層38を形成する工程の前に、バンプ形成用凸部32の形成領域のみ開口するレジストパターンを基板31の表面に形成して、保護層38と同種(同種に限られない)の絶縁材料を所定の厚さで形成する。その後、上記レジストパターンを除去してから保護層38を形成することによって、バンプ形成用パッド部32を表層配線部32及びワイヤボンディング用パッド部34よりも高く形成することができる。
以上、本発明の各実施形態について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば以上の各実施形態では、チップオンチップ構造の半導体部品における下チップ側の半導体チップのバンプ形成を例に挙げて説明したが、勿論これに限られず、基板表面にバンプ下地層を含むバンプ構造を有するすべての半導体装置の構成及び製造について、本発明は適用可能である。
また、以上の各実施形態では、基板表面に形成される凸部として、バンプ形成用パッド部32以外に、表層配線部33及びワイヤボンディング用パッド部34が同時に形成された半導体装置を例に挙げて説明したが、表層配線部33とワイヤボンディング用パッド部34のうち少なくとも一方が形成されている半導体装置について、本発明は適用可能である。
本発明の第1の実施形態による半導体装置の要部の概略断面図である。 図1に示した半導体装置におけるバンプ形成用パッド部、表層配線部及びワイヤボンディング用パッド部の製造方法を説明する工程断面図である。 本発明の第2の実施形態による半導体装置の要部の概略断面図である。 図3に示した半導体装置におけるバンプ形成用パッド部、表層配線部及びワイヤボンディング用パッド部の製造方法を説明する工程断面図である。 本発明の第3の実施形態による半導体装置の要部の概略断面図である。 チップオンチップ構造の半導体部品の概略断面図である。 従来の半導体装置の要部の概略断面図である。 従来の半導体装置の一製造工程における問題点を説明するバンプ構造の概略断面図である。 金属層の層厚方向のエッチング速度とサイド方向のエッチング速度を比較して示す図である。
符号の説明
30,50,60…半導体装置、31…基板、32…バンプ形成用パッド部、33…表層配線部、34…ワイヤボンディング用パッド部、35〜37…配線層、38…保護層、39…バンプ下地層、40…電極、41…はんだバンプ、51…下地層、L…溶解液、S…基板表面

Claims (8)

  1. 基板表面に、バンプ形成用パッド部と、表層配線部及び/又はワイヤボンディング用パッド部とからなる複数の凸部が形成された半導体装置において、
    前記バンプ形成用パッド部は、前記基板表面に対して、他の凸部よりも高く形成されている
    ことを特徴とする半導体装置。
  2. 前記バンプ形成用パッド部には、バンプ下地層とバンプ電極とが順に積層されており、前記バンプ下地層は、前記基板表面に対して、前記他の凸部の表面よりも高い位置に形成されている
    ことを特徴とする請求項1に記載の半導体装置。
  3. 前記バンプ形成用パッド部は、前記基板表面に対して、前記他の凸部の2倍の高さに形成されている
    ことを特徴とする請求項1に記載の半導体装置。
  4. 前記各凸部は、前記基板表面にパターン形成された配線層と、前記配線層を含む前記基板表面を被覆する保護層とからなり、
    前記バンプ形成用パッド部及び前記ワイヤボンディング用パッド部は、前記保護層の一部が開口して前記配線層の一部が露出されている
    ことを特徴とする請求項1に記載の半導体装置。
  5. 前記バンプ形成用パッド部の配線層は、他の前記凸部の配線層よりも厚く形成されている
    ことを特徴とする請求項4に記載の半導体装置。
  6. 前記バンプ形成用パッド部の配線層は、絶縁材料からなる下地層の上に形成されている
    ことを特徴とする請求項4に記載の半導体装置。
  7. 前記保護層は、前記バンプ形成用パッド部の形成領域の方が他の前記凸部の形成領域よりも厚く形成されている
    ことを特徴とする請求項4に記載の半導体装置。
  8. 基板表面に、バンプ形成用パッド部と、表層配線部及び/又はワイヤボンディング用パッド部とからなる複数の凸部を形成する工程と、
    バンプ下地層を形成する工程と、
    前記バンプ形成用バッド部の上に前記バンプ下地層を介してバンプ電極を形成する工程と、
    前記バンプ電極をマスクとして前記バンプ下地層を溶解除去する工程とを有する半導体装置の製造方法において、
    前記凸部の形成工程では、前記基板表面に対して、前記バンプ形成用パッド部を他の凸部よりも高く形成し、
    前記バンプ下地層の溶解除去工程では、前記基板表面に対して、溶解液の液面高さを前記バンプ形成用パッド部の高さよりも低くして行う
    ことを特徴とする半導体装置の製造方法。


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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7418255B2 (en) 2002-02-21 2008-08-26 Bloomberg Finance L.P. Computer terminals biometrically enabled for network functions and voice communication
US20170010417A1 (en) * 2014-03-26 2017-01-12 Fujikura Ltd. Light guiding device, manufacturing method, and ld module

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144816A (ja) * 1991-11-15 1993-06-11 Casio Comput Co Ltd フエイスダウンボンデイング方法
WO2000055898A1 (fr) * 1999-03-16 2000-09-21 Seiko Epson Corporation Dispositif a semi-conducteur, son procede de fabrication, carte de circuit et dispositif electronique
JP2001168126A (ja) * 1999-12-06 2001-06-22 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001257210A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置
JP2003514380A (ja) * 1999-11-05 2003-04-15 アトメル・コーポレイション はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層
JP2004158758A (ja) * 2002-11-08 2004-06-03 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004193456A (ja) * 2002-12-13 2004-07-08 Fujikura Ltd 半導体装置の製造方法
JP2004349536A (ja) * 2003-05-23 2004-12-09 Fujikura Ltd 半導体パッケージ及びその製造方法
JP2006073862A (ja) * 2004-09-03 2006-03-16 Yamaha Corp 半導体素子及びそれを備えたワイヤボンディング・チップサイズ・パッケージ
JP2006173345A (ja) * 2004-12-15 2006-06-29 Fujikura Ltd 半導体部品

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144816A (ja) * 1991-11-15 1993-06-11 Casio Comput Co Ltd フエイスダウンボンデイング方法
WO2000055898A1 (fr) * 1999-03-16 2000-09-21 Seiko Epson Corporation Dispositif a semi-conducteur, son procede de fabrication, carte de circuit et dispositif electronique
JP2003514380A (ja) * 1999-11-05 2003-04-15 アトメル・コーポレイション はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層
JP2001168126A (ja) * 1999-12-06 2001-06-22 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001257210A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置
JP2004158758A (ja) * 2002-11-08 2004-06-03 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004193456A (ja) * 2002-12-13 2004-07-08 Fujikura Ltd 半導体装置の製造方法
JP2004349536A (ja) * 2003-05-23 2004-12-09 Fujikura Ltd 半導体パッケージ及びその製造方法
JP2006073862A (ja) * 2004-09-03 2006-03-16 Yamaha Corp 半導体素子及びそれを備えたワイヤボンディング・チップサイズ・パッケージ
JP2006173345A (ja) * 2004-12-15 2006-06-29 Fujikura Ltd 半導体部品

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7418255B2 (en) 2002-02-21 2008-08-26 Bloomberg Finance L.P. Computer terminals biometrically enabled for network functions and voice communication
US9378347B2 (en) 2002-02-21 2016-06-28 Bloomberg Finance L.P. Computer terminals biometrically enabled for network functions and voice communication
US9912793B2 (en) 2002-02-21 2018-03-06 Bloomberg Finance L.P. Computer terminals biometrically enabled for network functions and voice communication
US10313501B2 (en) 2002-02-21 2019-06-04 Bloomberg Finance L.P. Computer terminals biometrically enabled for network functions and voice communication
US10979549B2 (en) 2002-02-21 2021-04-13 Bloomberg Finance L.P. Computer terminals biometrically enabled for network functions and voice communication
US20170010417A1 (en) * 2014-03-26 2017-01-12 Fujikura Ltd. Light guiding device, manufacturing method, and ld module
US9864142B2 (en) 2014-03-26 2018-01-09 Fujikura Ltd. Light guiding device, manufacturing method, and LD module

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