JP2009004721A - 半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】チップサイズの拡大なしに低電圧特性を達成し、十分な電源供給を可能にし、製造時間及びコストを節減できる半導体パッケージを提供する。
【解決手段】半導体パッケージは、電源供給用パッド１０２ａを含んだ多数のボンディングパッド１０２が中央部に配列され、外部に露出するように内部配線１０４が備えられた半導体チップ１００と、前記半導体チップ上に前記電源供給用パッド及び内部配線を露出させるように形成された絶縁膜１１０と、前記絶縁膜上に前記露出した電源供給用パッドと内部配線部分を連結するように形成された再配線１２０とを含む。
【選択図】図１

Description

本発明は、半導体パッケージに係り、より詳しくは、電源供給用パッドの増加なしに電源供給が容易に行われるようにした半導体パッケージ及びその製造方法に関するものである。
最近の半導体素子、例えばＤＲＡＭは、より高い密度及び速度を有するように製作されている。そして、このような高速及び高性能のチップは、高い電力使用及びそれによる熱発生などを減少させるために、低電圧の動作特性を要求している。
ところで、このような特性を満足させるためには、既存のチップに比べて相対的にさらに多数の電源供給用パッドを要求するが、チップ内にパッドを増加させることはそれ自体で限界があるだけでなく、チップの全体サイズを大きくするので、製造原価の上昇が不可避である。
具体的には、最近の高速及び高性能の半導体チップは、多数の電源供給用パッドを必要とし、このようなパッドは、アセンブリー工程でワイヤーボンディングが可能な特定の位置に限定して形成されなければならない。ところが、このように特定の位置にさらに多数のパッドを設けるためには、チップのサイズを大きくするより外はなく、それによって製造原価の上昇が招来される。
また、通常のＤＲＡＭ素子は、中央にパッドが配列されたチップをウィンドウが備えられた基板を用いて、ＢＯＣ（Ｂｏａｒｄ Ｏｎ Ｃｈｉｐ）タイプのパッケージを製作する。ところで、この場合にはチップの周縁部分に対する電源供給が、中央のパッドに連結された金属ワイヤーを通じて行われるため、十分な電源供給が難しい。
そのうえ、半導体チップは、微細工程を使用して製造するので、パッドのサイズ、個数及びピッチについての提案が非常に限られる反面、このような半導体チップをパッケージングするために使用するリードフレームや基板の場合は、工程の限界によってそのピッチが非常に広い。従って、電源供給のために十分な数量のパッドを半導体チップ上に形成するとしても、全部のパッドをワイヤーを通じて連結することは、パッドとリードフレームとのピッチ差によって不可能である。
加えて、追加的なパワー又は信号配線を設けるためには、半導体チップ全体を再設計するか、或いはファブ工程で追加的な金属配線を形成しなければならないため、多くの時間及びコストが必要になる。
上記のような従来技術の問題点を解決するために、本発明は、チップサイズの拡大なしに低電圧特性を達成できる半導体パッケージを提供することを目的とする。
また、本発明は、十分な電源供給が可能な半導体パッケージを提供することを他の目的とする。
また、本発明は、低電圧特性の確保にもかかわらず、製造時間及びコストを節減できる半導体パッケージを提供することをさらに他の目的とする。
上記の目的を達成するために、本発明の一実施例での半導体パッケージは、電源供給用パッドを含んだ多数のボンディングパッドが中央部に配列され、外部に露出するように内部配線が備えられた半導体チップと、前記半導体チップ上に前記電源供給用パッド及び内部配線を露出させるように形成された絶縁膜と、前記絶縁膜上に前記露出した電源供給用パッドと内部配線部分との間を連結するように形成された再配線とを含む。
前記電源供給パッド及び露出した内部配線は、少なくとも一つ以上ずつ設けられる。
前記少なくとも一つ以上ずつの露出した内部配線と再配線とは、全て互いに連結される。
前記再配線は金属膜から成り、前記金属膜は、金（Ａｕ）の単一膜、又は最上部層が金から成る銅／ニッケル／金、銅／金、及びニッケル／金のうちの何れか一つの合金膜で構成される。
前記半導体パッケージは、前記再配線を含んだ絶縁膜上に、前記再配線の一部分及びボンディングパッドそれぞれを露出させるように形成されたキャッピング膜を更に含む。
上記の目的を達成するために、本発明の他の実施例での半導体パッケージの製造方法は、電源供給用パッドを含んだ多数のボンディングパッドが中央部に配列され、外部に露出するように内部配線が備えられた半導体チップ上に絶縁膜を形成する工程と、前記絶縁膜をエッチングして前記電源供給用パッド及び内部配線の一部分を露出させる工程と、前記絶縁膜上に前記露出した電源供給用パッドと内部配線部分との間を連結するように再配線を形成する工程とを含む。
前記再配線によって連結される電源供給パッド及び露出した内部配線は、少なくとも一つ以上ずつ備えられる。
前記再配線は、少なくとも一つ以上ずつの露出した内部配線と再配線とを、全て互いに連結するように形成する。
前記再配線を形成する工程は、電解鍍金法で形成する。
前記電解鍍金法を用いた再配線形成は、前記露出した電源供給用パッド及び内部配線部分を含んだ絶縁膜上にシード金属膜を形成する工程と、前記シード金属膜上に再配線形成領域を選択的に露出させるマスクパターンを形成する工程と、前記露出したシード金属膜部分上に金属膜を鍍金する工程と、前記マスクパターン及びその下のシード金属膜部分を除去する工程とを含む。
前記マスクパターンは、感光膜パターンを形成する。
前記金属膜は、金の単一膜、又は最上部層が金から成る銅／ニッケル／金、銅／金、及びニッケル／金のうちの何れか一つの合金膜で形成される。
前記半導体パッケージの製造方法は、前記再配線を形成する工程の後、前記再配線を含んだ絶縁膜上に前記再配線の一部分及びボンディングパッドそれぞれを露出させるように、キャッピング膜を形成する工程を更に含む。
前記半導体パッケージの製造方法は、前記キャッピング膜を形成する工程の後、前記半導体チップの下面をバックグラインディングする工程を更に含む 。
前記半導体パッケージの製造方法は、前記絶縁膜を形成する工程乃至前記半導体チップの下面をバックグラインディングする工程をウェハーレベルで実施する。
前記半導体パッケージの製造方法は、前記ウェハーレベルで半導体チップの下面をバックグラインディングする工程の後、チップレベルでソーイングする工程を更に含む。
本発明は、製造完了した半導体チップについて、ウェハーレベルの工程により、ボンディングパッドとチップ内部の内部配線との間を連結する再配線を形成した状態で、後続のパッケージング工程を実施することによって、低電圧特性を有する半導体パッケージを容易に実現することができる。また、本発明は、再配線を通じて内部配線に直接電源供給を行うことができるため、チップサイズの拡大を防止できる。それに、本発明は、内部配線に直接電源供給が行われるようにするので、十分な電源供給を可能にできる。加えて、本発明は、電源供給のために半導体チップ全体を再設計するか、或いはファブ工程で別途の金属配線を形成しなくてもよいため、半導体チップの製造時間及びコストの増加を防止することができる。
本発明は、少なくとも２個以上のチップ選択用パッドを、本発明がパッケージング工程を実施する前に半導体チップに既に形成されている内部配線の一部分を露出させた後、ウェハーレベルでの再配線工程を通じて、前記露出した内部配線と電源供給用パッドとを相互に連結させる再配線を形成し、以後公知のパッケージング工程を実施する。
このようにすることによって、本発明は、再配線を通じて内部配線に直接電源供給を行うことができるため、電源供給用パッドの数を増加させる必要がない。従って、本発明は、電源供給用パッド数の増加に起因するチップサイズの拡大なしに、低電圧特性を有する高速及び高性能の半導体チップを実現することができる。
また、本発明は、金属ワイヤーではない再配線を通じてチップ周縁にある内部配線に電源供給が行われるようにするので、十分な電源供給が可能になる。さらに、本発明は、露出させる内部配線部分のサイズについて、ワイヤーボンディングのためのボンディングパッド形成とは違ってサイズの制限を受けないので、電源供給を容易にできる。加えて、本発明は、電源供給のために半導体チップ全体を再設計するか、或いはファブ工程で別途の金属配線を形成しなくてもよいため、製造時間及びコストの増加を防止することができる。
詳細には、図１は、本発明の実施例による半導体パッケージを示す断面図であって、これを説明すれば次の通りである。
図示するように、半導体チップ１００は、電源供給用パッド１０２ａを含んだ多数のボンディングパッド１０２及び内部配線１０４を備える。前記電源供給用パッド１０２ａを含んだ多数のボンディングパッド１０２は、半導体チップ１００の中央部に１列又は２列で配列され、前記電源供給用パッド１０２ａは、少なくとも一つ以上備えられる。前記内部配線１０４は、チップ製造工程で半導体チップ１００の内部に、例えば内部周縁に配置されるように形成されるものであり、少なくとも一つ以上形成される。
前記半導体チップ１００の表面には保護膜１０６が形成されており、このような保護膜１０６は、電源供給用パッド１０２ａを含んだボンディングパッド１０２は勿論、内部配線１０４を一緒に露出させるように形成される。前記半導体チップ１００の保護膜１０６上に、電源供給用パッド１０２ａを含んだ多数のボンディングパッド１０２と前記内部配線１０４の一部分とを露出させるように、絶縁膜１１０が形成される。
前記絶縁膜１１０上に、露出した内部配線１０４部分と電源供給用パッド１０２ａとを相互連結させる再配線１２０が形成される。前記再配線１２０は、例えば電解鍍金法を通じて形成され、前記電源供給用パッド１０２ａを通じて印加された電源を、前記内部配線１０４に伝達する役割を果たす。このような再配線１２０は、少なくとも一つ以上ずつ形成された内部配線１０４と電源供給用パッド１０２ａ全てとを互いに連結するように形成し、金属膜、例えば金（Ａｕ）の単一膜、又は最上部層が金から成る銅／ニッケル／金（Ｃｕ／Ｎｉ／Ａｕ）、銅／金（Ｃｕ／Ａｕ）、及びニッケル／金（Ｎｉ／Ａｕ）のうちの何れか一つの合金膜で形成される。
一方、図示しないが、再配線１２０が形成された絶縁膜１１０上には、前記再配線１２０を保護するためのキャッピング膜が形成される。この時、前記キャッピング膜は、電源供給用パッド１０２ａを含んだボンディングパッド１０２と再配線１２０の一部分とを露出させるように形成される。
また、前述したような構造を有する半導体チップ１００は、例えば電極端子及びボールランドを含んだ回路パターンが備えられた基板上に付着され、前記基板の電極端子と電源供給用パッド１０２ａを含んだボンディングパッド１０２とが金属ワイヤーによってボンディングされ、前記金属ワイヤーを含んだ半導体チップ１００の上面が封止剤で密封され、前記基板下面に設けられたボールランドに、外部接続端子としてソルダボールが付着されることによって、パッケージが構成される。
前述したような本発明の実施例による半導体パッケージは、再配線によって電源供給用パッドと内部配線とが相互に連結されることによって、電源供給用パッド数の増加なしに半導体チップへの電源供給をさらに容易にでき、低電圧特性を有する半導体チップを実現することができる。
以下、前述したような本発明の実施例による半導体パッケージの製造方法を、図２Ａ乃至図２Ｅを参照して説明する。
図２Ａを参照すれば、電源供給用パッド１０２ａを含んで中央部に配列される多数のボンディングパッド及び内部周縁に配置される内部配線１０４を備え、表面に前記ボンディングパッド１０２を露出させるように保護膜１０６が形成された半導体チップ１００を設ける。前記半導体チップ１００表面の保護膜１０６をエッチングして、内部配線１０４を露出させる。
図２Ｂを参照すれば、半導体チップ１００の保護膜１０６上に絶縁膜１１０を形成した後、これをパターニングして、電源供給用パッド１０２ａを含んだ多数のボンディングパッドを露出させると同時に、内部配線１０４を露出させる。
図２Ｃを参照すれば、露出したボンディングパッド１０２及び内部配線１０４を含んで半導体チップ１００の保護膜１０６上に電解鍍金のためのシード金属膜１２２を形成する。その後、前記シード金属膜１２２上に、再配線形成領域だけを選択的に露出させるマスクパターン１２４を形成する。前記マスクパターン１２４は、好ましくはフォトリソグラフィ工程で形成した感光膜パターンである。
図２Ｄを参照すれば、露出したシード金属膜１２２部分上に、電解鍍金法により金属膜１２６を鍍金する。前記金属膜１２６は、金（Ａｕ）の単一膜、又は最上部層に金が配置されるようにする銅／ニッケル／金（Ｃｕ／Ｎｉ／Ａｕ）、銅／金（Ｃｕ／Ａｕ）、もしくはニッケル／金（Ｎｉ／Ａｕ）の合金膜で形成される。
図２Ｅを参照すれば、マスクパターン及びその下のシード金属膜１２２部分を除去し、これにより電源供給用パッド１０２ａと内部配線１０４とを全て相互連結させる再配線１２０を形成する。その後、前記再配線１２０を含んだ絶縁膜１１０上に電源供給用パッド１０２ａ及び再配線１２０の一部分を露出させる形態でキャッピング膜１３０を形成する。
以後、図示しないが、前記キャッピング膜１３０が形成された半導体チップ１００の下面をバックグラインディングしてその厚さを低くした状態で、例えば基板上に付着し、前記基板の電極端子と電源供給用パッド１０２ａを含んだ多数のボンディングパッド１０２とを金属ワイヤーを用いて相互に連結させ、その後前記金属ワイヤーを含んだ半導体チップ１００の上面を封止剤で密封し、前記基板下面に外部接続端子としてソルダボールを付着させて本発明による半導体パッケージの製造を完成する。
一方、前述した本発明の実施例による半導体パッケージの製造方法は、内部配線を露出させる工程を含んで絶縁膜を形成する工程乃至半導体チップの下面をバックグラインディングする工程をウェハーレベルで実施し、前記ウェハーレベルで半導体チップの下面をバックグラインディングする工程の後にはチップレベルでソーイングする。
以上のように、本発明は製造完了した半導体チップについて、ウェハーレベル工程によりボンディングパッドとチップ内部の内部配線との間を連結する再配線を形成した状態で、後続のパッケージング工程を実施することによって、低電圧特性を有する半導体パッケージを容易に実現することができる。
以上、ここでは本発明を特定の実施例に関連して示して説明したが、本発明がそれに限定されるものではなく、特許請求の範囲に記載する本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形できるということを、当業者は容易に理解することができる。
本発明の実施例による半導体パッケージを示す平面図である。 本発明の実施例による半導体パッケージの製造方法を説明するための工程の断面図である。 本発明の実施例による半導体パッケージの製造方法を説明するための図２Ａに続く工程の断面図である。 本発明の実施例による半導体パッケージの製造方法を説明するための図２Ｂに続く工程の断面図である。 本発明の実施例による半導体パッケージの製造方法を説明するための図２Ｃに続く工程の断面図である。 本発明の実施例による半導体パッケージの製造方法を説明するための図２Ｄに続く工程の断面図である。
符号の説明
１００ 半導体チップ
１０２ ボンディングパッド
１０２ａ 電源供給用パッド
１０４ 内部配線
１０６ 保護膜
１１０ 絶縁膜
１２０ 再配線
１２２ シード金属膜
１２４ マスクパターン
１２６ 金属膜
１３０ キャッピング膜

Claims (17)

  1. 電源供給用パッドを含んだ多数のボンディングパッドが中央部に配列され、外部に露出するように内部配線が備えられた半導体チップと、
    前記半導体チップ上に前記電源供給用パッド及び内部配線を露出させるように形成された絶縁膜と、
    前記絶縁膜上に前記露出した電源供給用パッドと内部配線部分とを連結するように形成された再配線とを含むことを特徴とする半導体パッケージ。
  2. 前記電源供給パッド及び露出した内部配線は、少なくとも一つ以上ずつ備えられたことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記少なくとも一つ以上ずつの露出した内部配線と再配線とは、全て互いに連結されたことを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記再配線は、金属膜から成ることを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記金属膜は、金（Ａｕ）の単一膜、又は最上部層が金から成る銅／ニッケル／金（Ｃｕ／Ｎｉ／Ａｕ）、銅／金（Ｃｕ／Ａｕ）、及びニッケル／金（Ｎｉ／Ａｕ）のうちの何れか一つの合金膜で構成されたことを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記再配線を含んだ絶縁膜上に、再配線の一部分及びボンディングパッドそれぞれを露出させるように形成されたキャッピング膜を更に含むことを特徴とする請求項１に記載の半導体パッケージ。
  7. 電源供給用パッドを含んだ多数のボンディングパッドが中央部に配列され、外部に露出するように内部配線が備えられた半導体チップ上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチングして前記電源供給用パッド及び内部配線の一部分を露出させる工程と、
    前記絶縁膜上に前記露出した電源供給用パッドと内部配線部分との間を連結するように再配線を形成する工程とを含むことを特徴とする半導体パッケージの製造方法。
  8. 前記再配線によって連結される電源供給パッド及び露出した内部配線は、少なくとも一つ以上ずつ備えられることを特徴とする請求項７に記載の半導体パッケージの製造方法。
  9. 前記再配線は、少なくとも一つ以上ずつの露出した内部配線と再配線とを全て互いに連結するように形成することを特徴とする請求項８に記載の半導体パッケージの製造方法。
  10. 前記再配線を形成する工程は、電解鍍金法で形成することを特徴とする請求項７に記載の半導体パッケージの製造方法。
  11. 前記電解鍍金法を用いた再配線の形成は、
    前記露出した電源供給用パッド及び内部配線部分を含んだ絶縁膜上にシード金属膜を形成する工程と、
    前記シード金属膜上に再配線形成領域を選択的に露出させるマスクパターンを形成する工程と、
    前記露出したシード金属膜部分上に金属膜を鍍金する工程と、
    前記マスクパターン及びその下のシード金属膜部分を除去する工程とを含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  12. 前記マスクパターンは、感光膜パターンを形成することを特徴とする請求項１１に記載の半導体パッケージの製造方法。
  13. 前記金属膜は、金（Ａｕ）の単一膜、又は最上部層が金から成る銅／ニッケル／金（Ｃｕ／Ｎｉ／Ａｕ）、銅／金（Ｃｕ／Ａｕ）、及びニッケル／金（Ｎｉ／Ａｕ）のうちの何れか一つの合金膜で形成することを特徴とする請求項１１に記載の半導体パッケージの製造方法。
  14. 前記再配線を形成する工程の後、前記再配線を含んだ絶縁膜上に前記再配線の一部分及びボンディングパッドそれぞれを露出させるようにキャッピング膜を形成する工程を更に含むことを特徴とする請求項７に記載の半導体パッケージの製造方法。
  15. 前記キャッピング膜を形成する工程の後、前記半導体チップの下面をバックグラインディングする工程を更に含むことを特徴とする請求項１４に記載の半導体パッケージの製造方法。
  16. 前記絶縁膜を形成する工程乃至前記半導体チップの下面をバックグラインディングする工程は、ウェハーレベルで実施することを特徴とする請求項１５に記載の半導体パッケージの製造方法。
  17. 前記ウェハーレベルで半導体チップの下面をバックグラインディングする工程の後、チップレベルでソーイングする工程を更に含むことを特徴とする請求項１６に記載の半導体パッケージの製造方法。
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