KR101065165B1 - 반도체 장치 패키지의 본드 와이어 재 루트를 위한 디스크리트 도전층을 사용한 반도체 장치 - Google Patents

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시아오빈 왕
알렌 창
만 셩 후
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Abstract

반도체 패키지 조립체는 다이 본딩 패드(die bonding pad)를 포함하는 리드 프레임(lead frame)과 제1 다이 본딩 패드에 연결된 복수의 리드를 포함할 수 있다. 버티컬 반도체 장치(vertical semiconductor device)는 다이 본딩 패드에 부착될 수 있다. 상기 장치는 제1 본드 와이어(bond wire)를 통해서 리드로 연결되는 도전성 패드(conductive pad)를 가질 수 있다. 절연된 도전성 트레이스(conductive trace)는 제1 반도체 장치의 도전 물질층으로부터 형성될 수 있다. 도전성 트레이스는 제1 본드 와이어와 제2 본드 와이어 사이의 도전 경로(electrically conductive path)를 제공한다. 상기 도전 경로는 제3 본드 와이어가 다른 본드 와이어와 교차하는 것을 피하기 위해 제3 본드 와이어의 아래로 지나거나 제1 본드 와이어와 제2 본드 와이어를 예정된 최대 길이보다 짧게 줄이는 결과를 가져올 수 있다.
반도체 패키지 조립체, 와이어 접합, 도전성 트레이스

Description

반도체 장치 패키지의 본드 와이어 재 루트를 위한 디스크리트 도전층을 사용한 반도체 장치{Use of Discrete Conductive Layer in Semiconductor Device to Re-Route Bonding Wires for Semiconductor Device Package}
도1A 및 도1B는 종래의 반도체 패키지 조립체의 평면도이다.
도2A는 종래 기술의 대체 반도체 패키지 조립체의 평면도이고 도2B는 도2A의 반도체 패키지를 단면 B-B로 자른 단면도이다.
도3A는 이 발명의 구체예에 따른 본드 와이어의 라우팅을 가진 반도체 패키지 조립체의 평면도이고 도3B는 3A의 반도체 패키지의 단면도이다.
도4는 이 발명의 또 다른 구체예에 따른 본드 와이어의 라우팅을 가진 또 다른 반도체 패키지 조립체의 단면도이다.
도5는 이 발명의 또 다른 구체예에 따른 본드 와이어의 라우팅을 가진 MOSFET 최상부층 구조의 단면도이다.
도6은 이 발명의 또 다른 구체예에 따른 본드 와이어의 라우팅을 가진 MOSFET 최상부층의 대체 구조의 단면도이다.
발명의 분야
본 발명은 반도체 장치 패키지에 관한 것이다. 좀 더 구체적으로, 반도체 장치 패키지에서 와이어 접합에 관한 문제점들을 해결하기 위한 반도체 장치에 관한 것이다.
발명의 배경
반도체 장치들은 종종 리드 프레임과 함께 다이 패드 위에서 포장된다. 리드 프레임은 장치 패키지들을 다른 장치나 시스템의 소자들에 전기적으로 연결하도록 허용하는 리드를 제공한다. 전기적 연결은 본드 와이어를 통해서 리드 프레임 위의 리드에서부터 반도체 장치 위의 도전 패드에까지 만들어진다. 본드 와이어의 라우팅에 영향을 주는 데에는 몇 가지 규칙이 있다. 한 가지는 두 개의 본드 와이어들은 서로 교차할 수 없다는 것이다. 다른 하나는 본드 와이어들은 예정된 최대 길이보다 작아야 한다는 것이다. 통상, 본드 와이어의 최대 길이는 200내지 300mil(1000분의 1인치) 이다. 이 규칙들은 반도체 장치 패키지가 한 생산자로부터 설계되어 둘 이상의 서로 다른 생산자에게 사용될 때 문제가 될 수 있다. 이런 상황에서 야기될 수 있는 문제점들 중 한가지 예는 배터리 제어 회로에 관한 것이다.
일반적인 배터리 팩은 다수의 배어 셀(bare cell), 배어 셀의 충전과 방전을 제어하는 보호 회로가 형성된 회로 보호 모듈(PCM), 그리고 배어 셀과 보호 회로를 전기적으로 연결하는 단말 선을 포함한다. 배어 셀, PCM, 그리고 단말 선은 예정된 케이스 안에 수용될 수 있다.
충전 관리 시스템과 배터리 보호 IC는 광대한 과전압과 과전류 보호, 배터리 사전조정과 1퍼센트 전압 정확도 충전기를 포함한다. 그것들은 소표면 마운드 장치(Small surface Mount Device, SMD)같은 작은 열강화 리드 프레임 패키지 안에 놓일 수 있다.
종래 배터리 보호 집적 회로(IC)의 크기를 더 줄이는 기술은 몇 가지 기술적인 어려움과 한계에 부딪친다. 종래 배터리 보호 IC는 일반적으로 2x5mm사이즈의 소형 풋 프린트와 함께 리드 프레임 내부에 포장된 전력 제어 IC와 이중 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET)를 포함한다. 혼합된 또는 함께 포장된 장치는 이중 공통 드레인 집적 MOSFET의 위에 놓인 전력 제어 IC를 포함하거나 단일 다이 패드를 구비한 겹쳐진 두 개의 모든 형태의 MOSFET이 모든 형태의 MOSFET이 첨부하는 데에 이용될 수 있다. 도1은 종래 기술의 패키지 장치 조립(100)의 평면도이다.
도1A에 도시되어 있는 것처럼, 이중 공통 드레인 집적 MOSFET(106, 108)은, 단일 반도체 칩으로 제조되고, 같은 원료와 게이트를 가질 수 있고 리드프레임(104) 위에 위치한 다이패드(101) 위에 부착될 수 있다. 다이패드(101)는 리드프레임(104)과 분리되거나 리드 프레임 완전체의 평평한 부분이 될 수 있다. 이중 공통 드레인 MOSFET(106, 108)은 단일한 이중 공통 드레인 집적 MOSFET 다이로 이루어진 단일 반도체 칩으로 제조된다. 이중 MOSFET의 출처와 게이트 레이아웃은 MOSFET의 중심선을 중심으로 대칭이다. 전력 제어 IC(102)는 이중 MOSFET(106, 108) 위에 놓여 있다. 바람직한 구체예는, 전력 제어 IC(102)는 이중 MOSFET(106, 108)의 위에 부전도적으로 놓일 수 있다. 전력 제어 IC(102)의 기판은 이중 MOSFET(106, 108) 위에서 전기적으로 고립된다. 전압 모니터 VM의 입력 패드와 전력 제어 IC(102)의 공급 전압 VDD는 각각 본드 와이어(112)와 본드 와이어(113)를 통해 프레임(104)의 VCC 리드를 전기적으로 연결해준다. 도1에 도시된 예에서, 입력 패드 DP(지연시간단축 테스트 핀)는 본드 와이어(109)을 통해서 리드프레임(104)위의 대응되는 DP 리드로 전기적으로 연결된다. 전력 제어 IC(102)의 출력 CO와 DO 패드는 각각 본드 와이어(114)와 본드 와이어(115)를 통해서 게이트 패드 G1과 MOSFET(106)의 G2로 연결된다. 전력 제어 IC(102)의 VSS 패드는 본드 와이어(116)을 통해서 VSS 리드와 전기적으로 연결된다. MOSFET(106)의 전원 패드 S1와 MOSFET(108)의 전원 패드 S2는 각각 멀티 본드 와이어(110)과 멀티 본드 와이어(122)를 통해서 OUTM 리드로 전기적으로 연결될 수 있다.
하지만, 배터리 PCM 부품의 적용이 필요함에 따라, PCM의 생산자는 종종 특정 레이아웃 제어 IC(102)와 IC 생산자로부터 공급된 표준 제어 IC(102)의 핀아웃(pinout)과 호환되지 않는 MOSFET(106, 108)를 이용한다. 도1A에 도시된 상황을 예로 들면, 제어 IC(102)의 핀아웃 내의 DP 패드는 VM과 OUTM 패드 사이에 위치한다. 이 핀아웃과 IC(102)의 레이아웃과 다이 패드(101) 위의 MOSFET(106, 108)과 리드 프레임(104)의 결과로, 본드 와이어(109)와 본드 와이어(112)는 도1A에 도시된 바와 같이 서로 교차한다. 이러한 본드 와이어의 교차는 회로의 쇼트에 대한 위 험이 있어 표준 와이어 접합 법칙에 의해 보호된다. 이 법칙은 한 와이어가 다른 와이어의 아래로 지나가더라도 적용되어 두 와이어가 서로 맞닿는 것을 방지한다.
도1A에서 도시하고 있는 본드 와이어의 교차 문제에 대한 직접적인 해결 방법이 도1B에 도시되어 있다. IC(102)의 패드들은 DP와 VM 패드의 위치가 뒤바뀌도록 재배치되었다. 도1B에서 보듯, 본드 와이어(109)와 본드 와이어(112)는 서로 교차되지 않는다. 하지만, 이 해결 방법은 제어 IC(102)의 재설계를 요구한다. 비록 표면상으로는 직접적인 해결 방법이지만, 이러한 해결 방법은 일반적으로, 막대한 효과를 수반한다. 예를 들면, 실행가능성, 비용, 개발 시간, IC(102) 위의 패드들의 핀아웃까지 재배열해야 할 수도 있다. 이것은 조립체(100)의 비용을 추가시킨다. 또한, IC 생산자는 그들의 IC를 재설계하기를 원치 않을 것이다.
본드 와이어의 교차 문제에 대한 또 다른 해결 방법은 다른 제어 IC(202)가 도2A와 도2B에 도시된 바와 같이 사용되는 미국 특허출원 No. 11/944,313에 기술되어 있다. 도2A는 평면도이고, 도2B는 도2A의 반도체 패키지를 B-B 면을 따라 자른 단면도이다. 이 예에서, 제어 IC(202)는 DP 패드를 포함하지 않는 표준 IC일 수 있다. 도2A에서 보듯, 이중 공통 드레인 MOSFET(206, 208)은 같은 전원과 게이트 크기를 갖고 다이 패드(200) 위에 붙을 것이다. 이중 MOSFET의 전원과 게이트 배치는 MOSFET의 중앙선을 따라 대칭할 수 있다. 전력 제어 IC(202)는 이중 MOSFET(206, 208)의 위에 놓이고 게이트 구역을 제외한 MOSFET(206, 208)의 근원지 양쪽에 겹쳐진다. 절연 에폭시 층과 같은 절연성 점착층(203)은 MOSFET(206, 208)에 전력 제어 IC(202)를 붙인다. MOSFET(206, 208)의 공통 드레인 패드는 도전성 본딩 에이전 트(bonding agent)(201)를 통해 다이 패드에 부착된다. 전압 모니터 VM의 입력 패드와 전압 제어 IC(202)의 공급 전압 VCC는 각각 본드 와이어(212, 213)를 통해서 패키지의 VM과 VCC 리드들과 전기적으로 연결된다. 전력 제어 IC(202)의 출력 CO와 DO 패드는 각각 본드 와이어(214, 215)를 통해서 MOSFET(206, 208)의 게이트 패드(G1, G2)에 전기적으로 연결된다. 전력 제어 IC(202)의 VSS 패드는 본드 와이어(216)를 통해서 MOSFET(208)의 최상부 전원 패드 S2에 전기적으로 연결된다. MOSFET(206)의 전원 패드 S1과 MOSFET(208)의 탑 전원 패드 S2는 각각 다중 복합 패드(210, 222)를 통해서 퓨즈를 단 OUTM 리드(218)와 퓨즈를 단 VSS와 VSS1 리드(220)에 전기적으로 연결된다.
비록 이 해법이 와이어 교차 문제를 해결했지만, 다이 패드(200)는 도1A와 도1B의 다이 패드(104)보다 다른 핀아웃을 갖는다. 패키지 조립체(100)의 생산자는 종종 전체 패키지 조립체의 상당한 재설계 없이는 변할 수 없는 특별한 다이 패드의 핀아웃의 요구에 직면한다. 또한 고객은 표준 핀아웃이 아닌 부품을 구매하는 것을 꺼릴 것이다. 또, 패키지 조립체(100)의 생산자는 특정한 제어 IC(102)와 DP출력을 사용해야 할 수 있다. 이런 경우, 도2A와 도2B에 도시된 타입으로 대체하는 일은 불가능할 수 있다.
본드 와이어 교차 문제를 피할 때에는 이중 공통 드레인 MOSFET과 같은 크기나 더 작은 크기의 패키지를 사용하는 것이 바람직할 것이다. 또 패키지 두께가 얇은 패키지를 생산하는 것이 더 바람직할 것이다. 또한 제어 IC핀아웃 또는 다이 패드 설계가 요구되지 않는 해법을 이용하는 것이 바람직하다. 또한 MOSFET의 생산자 에 의해 해법이 사용될 수 있다면 더 바람직하다.
본 발명의 목적은 상기 반도체 장치 패키지에서 와이어 접합에 관한 문제점들을 해결하기 위한 반도체 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 재설계 없이 본드 와이어 교차 문제를 해결하기 위한 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 본드 와이어 교차 문제를 해결하기 위한 배터리 보호 패키지 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 본드 와이어 교차 문제를 해결한 반도체 장치를 제조하는 방법을 제공하기 위한 것이다.
본 발명의 상기 및 기타 목적들은 하기 설명되는 발명에 의하여 모두 달성될 수 있다.
발명의 요약
반도체 패키지 조립체는 다이 본딩 패드를 포함하는 리드 프레임과 제1 다이 본딩 패드에 연결된 복수의 리드를 포함할 수 있다. 버티컬 반도체 장치는 다이 본딩 패드에 접착될 수 있다. 상기 장치는 제1 본드 와이어를 통해서 리드로 연결되는 도전 패드를 가질 수 있다. 절연된 도전성 트레이스는 제1 반도체 장치의 도 전 물질층으로부터 형성될 수 있다. 도전성 트레이스는 제1 본드 와이어와 제2 본드 와이어 사이의 도전 경로를 제공한다. 도전 경로는 제3 본드 와이어가 다른 본드 와이어를 교차하는 것을 피하기 위해 제3 본드 와이어의 아래로 지나거나 제1 본드 와이어와 제2 본드 와이어를 예정된 최대 길이보다 짧게 줄이는 결과를 가져올 수 있다.
이하 첨부된 도면을 참고로 본 발명의 구체적인 내용을 하기에 상세히 설명한다.
발명의 구체예에 대한 상세한 설명
이 발명의 구체예는 장치의 최상부의 도전 물질층으로부터 형성된 절연된 도전성 트레이스(conductive trace)를 포함하는 반도체 장치의 사용을 통해 상기 설명된 문제점들을 극복한다. 도전성 트레이스는 제1 및 제2 본드 와이어 사이에 도전 경로를 제공하기 위해 형성된다. 제3 본드 와이어가 다른 본드 와이어와 교차되는 상황을 피하기 위해 도전 경로는 제3 본드 와이어의 아래쪽으로 지난다. 그렇지 않으면 제3 본드 와이어와 교차되는 본드 와이어는 제1 본드 와이어와 제2 본드 와이어와 도전성 트레이스로 교체될 것이다. 대신에, 또는 추가적으로, 도전 경로는 제1 또는 제2 본드 와이어를 예정된 최대 길이보다 짧게 줄이는 결과를 가져올 것이다.
도3A는 이 발명의 구체예에 따른 본드 와이어의 라우팅을 갖는 반도체 패키지 조립체(300)의 평면도이다. 반도체 패키지 조립체(300)는 상기 설명한 반도체 패키지 조립체(100)과 유사한 구조를 가지고 있다. 도3A가 도시하듯, 반도체 패키지 조립체(300)는 리드 프레임(104) 위의 다이 패드(101) 위에 부착된 이중 공통 드레인 MOSFET(106, 108)을 포함한다. MOSFET(106, 108)은 단일 조각의 반도체로부터 제조되어 같은 전원과 게이트 크기를 가질 수 있다. 이중 MOSFET(106, 108)의 전원과 게이트 설계는 MOSFET의 중심선을 따라 대칭일 수 있다. 전력 제어 IC(102)는 이중 MOSFET(106, 108)의 위에 놓인다. 전력 제어 IC(102)의 바람직한 구체예는 이중 MOSFET(106, 108)의 위에 절연되어 놓이는 것이다.
전력 제어 IC(102)의 공급 전압 VDD에 대한 입력 패드는 본드 와이어(113)을 통해서 리드 프레임(104)의 VCC 리드에 전기적으로 연결된다. 입력 패드 DP는 본드 와이어(109)를 통해서 DP 리드에 전기적으로 연결된다. 전력 제어 IC(102)의 출력 CO와 DO 패드는 각각 본드 와이어(114, 115)를 통해서 MOSFET(106, 108)의 게이트 패드 G1과 G2에 전기적으로 연결된다. 전력 제어 IC(102)의 VSS 패드는 본드 와이어(116)을 통해서 VSS 리드에 전기적으로 연결된다. MOSFET(106)의 전원 패드 S1과 MOSFET(108)의 전원 패드 S2는 각각 다중 본드 와이어(110, 122)를 통해서 OUTM 리드와 VSS와 VSS1 리드에 전기적으로 연결된다.
이 구체예에는, 금속 트레이스나 도전성 합성 트레이스와 같은 절연된 도전성 트레이스(302)가 공통 드레인 MOSFET(106, 108) 중 한 군데나 두 군데의 도전층에 형성된다. 한 예로서, 도전성 트레이스(302)는 원천 금속층과 같은 장치의 금속 최상부층에서 형성될 수 있다. 도3A 내지 3B에 도시된 예는, 트레이스(302)는 종래 와이어 접합 기술에 의해 본드 와이어가 붙을 수 있도록 크기와 모양이 만들어진 마감 패드(303)(때때로 와이어 본딩 패드라 불리운다)를 포함한다. 도전성 트레이스(302)는 그것이 형성된 MOSFET 내부의 도전층과 활성 장치 구역으로부터 절연된다.
특히, 도전성 트레이스는 그것이 형성된 도전층의 잔여부로부터 절연된다. 예를 들어, 만약 도전성 트레이스(302)가 금속 최상부층에서 형성된다면, 도전성 트레이스(302)는 금속 최상부층의 잔여부로부터 절연된다. 도전성 트레이스(302)는 마감 패드(303)만이 와이어 본딩에 노출될 수 있도록 패시베이션(passivation)으로 덮일 수 있다. 전력 제어 IC(102)의 입력 패드 VM은 본드 와이어(306), 도전성 트레이스(302) 및 본드 와이어(304)를 통해서 리드 프레임(104)의 VM 리드에 전기적으로 연결될 수 있다. 이러한 구성으로, IC(102)의 DP 패드와 리드 프레임(104)의 DP 리드 사이에 있는 본드 와이어는, 즉 본드 와이어(109)는, 본드 와이어(306)나 본드 와이어(304)와 교차되지 않는다. 대신에, 트레이스(302)는 본드 와이어(109) 아래로 지나는 도전 경로(conductive path)를 제공한다. 도3A 내지 도3B에 도시된 예에 의하면, 도전성 트레이스(302)는 본드 와이어가 교차하는 와이어 접합 법칙의 위배와 제어 IC(102)나 리드 프레임(104)의 핀 설계의 변경 없이 본드 와이어(304, 306) 사이에서 리드 프레임(104)과 제어 IC(102)위의 VM 입력 패드 사이에서 만들어지는 전기적인 연결을 허용하는 도전 경로와 제어 IC(102) 위의 VM 입력 패드를 제공한다.
도3B는 도3A의 반도체 패키지의 단면도이다. 도3B가 도시하듯, 도전성 트레이스(302)는 이중 공통 배수 MOSFET(106, 108)의 최상부면에서 원천 금속층(source metal layer)(308)과 같은 평면상에 위치하고 원천 금속층(308)으로부터 절연되어 있다. 한정되지 않은, 한 예로서, 도전성 트레이스(302)는 MOSFET(106)를 생산하는 동안 원천 금속층(308)과 같은 금속층이 패턴화 될 때, 이 금속층으로부터 형성될 수 있다. 도3B에 도시된 예에서, 도전성 트레이스(302)는 산화물(예를 들면 규소 산화물)이나 질화물(예를 들면 질화 규소)과 같은 절연 물질층(도시되지 않음)으로 된 바닥층들(underlying layers)로부터 절연될 수 있다. 같은 절연층은 또한 표준 MOSFET에도 있는 MOSFET(106, 108)의 다른 부분에 접속하는 것을 허용하는 개구를 갖는 동시에, MOSFET(106, 108)의 일부에서 원천 금속(308)을 절연시킬 수 있다. 절연층의 일례는 도5에 도시되어 있다. 도전성 트레이스(302)는 도전성 트레이스(302)를 둘러싸며 원천 금속층(308)의 나머지 부분과 접촉되지 않도록 물리적으로 분리하는 절연 물질층을 통해 호(trench)의 형틀을 형성함으로써 원천 금속층(308)으로부터 격리될 수 있다. 이 호들은 추가적인 절연물질들로 채워질 수 있다.
MOSFET(106)의 제조자는 이를테면 MOSFET(108)과 같은 표준 MOSFET의 제조 단계와 같은 제조 순서를 이용하여 MOSFET(106)을 제조할 수 있다. 주된 차이점은 다른 마스크(mask)는 원천 금속층(308)을 형성하는데 이용되고, 표준 마스크는 MOSFET(108)과 같은 표준 MOSFET의 원천 금속층을 형성하는데 이용된다. 도전성 트레이스(302)를 사용하지 않는 표준 MOSFET의 제조 단계와 비교하여 추가적인 마스킹 단계가 필요하지 않다. 이것은 비용과 노력면에서 매우 이득이다. 경우에 따라서는 트레이스(302) 아래에 놓여 있는 MOSFET 셀들을 격리시키거나 비활성화 시켜 야 할 필요가 있다. 이것은 적어도 하나 이상의 추가적인 마스크층(예를들면 절연층 마스크)의 교체를 필요로 할 수도 있다. 하지만, MOSFET 장치를 생산하는 기본적인 순서 흐름은 아주 조금 변할 것이다. 이러한 본드 와이어 라우팅 문제들은 MOSFET의 제조자들에 의해서 제어 IC(102)를 재설계하는 것보다 훨씬 더 쉽고 적은 비용으로 해결될 수 있을 것이다. 도전성 트레이스(302)는 MOSFET 전체 셀의 수 중에서 영향을 받는 셀들의 비율만큼 상당히 MOSFET 장치의 성능을 저하시키지는 않는다. 정확한 비율은 전체 활동하는 라우팅 영역에 의해 정해지지만, 아마도 총 활성 셀 영역의 5%보다도 작을 것이다. 다중 도전성 트레이스들을 사용하는 대안에서는, 총 활성 셀 영역의 5%보다 많은 영역이 이용된다.
상기 설명한 구체예는 다양한 변화들이 가능하다. 예를 들면, 도3B는 패키지 몸체를 제공하는 MOSFET(106, 108), 제어 IC(102), 연결 와이어와 다이 패드(101)를 덮는 임의의 캡슐화제(encapsulant)(310)를 도시한다. 추가적으로, 도3A 내지 도3B나 도전성 트레이스가 형성된 반도체 장치로 설명된 MOSFET에 예가 나타났음에도 불구하고, 그 기술들은 발명의 구체예가 본드 와이어 라우팅 문제들을 해결하기 위해 어떠한 종류의 버티컬 디스크리트 반도체 장치(vertical discrete semiconductor device)의 도전성 트레이스를 사용하는지를 포함할 수 있음을 인지할 것이다. 하지만 적합한 반도체 장치의 예는, 전계 효과 트랜지스터(field effect transistors), 다이오드, 그리고 절연 게이트 양극성 트랜지스터(IGBT)에 한정되지 않는다. 또한, 발명은 배수(drain)와 게이트(gate)가 상표면에 있는 바닥-전원 MOSFET에 적용되고, 전원은 바닥면에 있다. 이 반도체 장치들 중 일부는 장 치에서 도전층과 활성 반도체 구역 사이의 절연층과 가능한 도전층을 가질 수 있다. 예를 들면, MOSFET 장치는 트레이스를 형성하기 위해 이용되는 원천 금속층을 자주 갖는다. 원천 금속층은 보통 산화물 등의 절연층에 의해 활성 반도체층(예를 들면 게이트)의 부분으로부터 격리된다. 절연층은 전원과 몸체부로의 접촉을 허용하는 개구를 갖는다. 다이오드와 같은 다른 장치들은 활성 반도체 장치 상의 추가적인 절연 물질층과 도전성 트레이스가 형성되는 절연 물질 상의 금속층이 필요할 수도 있다. 제어 IC는 또한 본드 와이어의 재 루트를 필요로 하는 제1 반도체 장치(MOSFET 등)와 함께 다른 장치에 의해 교체될 수도 있다.
도4는 본 발명의 구체예에 따른 본드 와이어의 라우팅(routing)을 갖는 다른 반도체 패키지(400)의 단면도이다. 반도체 패키지(400)은 미국 특허출원 2007/0145609에서 설명된 것과 유사하다.
도4에서, 반도체 패키지(400)는 리드 프레임(403)의 제1 다이 패드(414)에 달라붙고 전기적으로 연결된 한 개나 그 이상의 반도체 장치를 포함할 수 있다. 한 예로서, 한 쌍의 공통 드레인 MOSFET(408, 410)은 제1 다이 패드에 접합될 수 있다. 제2 반도체 장치, 예를 들면, 전력 IC(401)은 리드 프레임의 제2 다이 패드(412)에 접합될 수 있다. 제1 및 제2 다이 패드(414, 412)는 그들 사이에 측면 간격을 가질 수 있다. 절연된 도전성 트레이스(402)는 MOSFET(408, 410)의 원천 금속층(411)로부터 같은 평면상에 형성된다. 전력 제어 IC상의 도전성 패드(401)는 본드 와이어(406, 404)를 통해 리드 프레임(403)의 리드(416)에 전기적으로 연결된다. 이 설정은 위에 설명한 와이어 교차를 제거하거나 본드 와이어가 대략 200 내 지 300 mil의 예정된 최대 길이보다 길어지는 조립 법칙의 위배를 방지한다. 이 예에서, 도전성 트레이스(402)는 본드 와이어(404, 406)의 최대 길이보다 짧아지도록 허용하는 도전 경로를 제공하는 동시에 IC 위의 패드(401)와 리드(416) 사이의 연결을 허용한다. 캡슐화제(418)는 MOSFET(408, 410), 전력 IC(401), 연결 와이어와 제1 및 제2 다이 패드(412, 414)를 덮어 패키지 몸체를 제공한다.
도5는 본 발명의 다른 구체화에 따른 본드 와이어의 라우팅을 갖는 MOSFET 최상부층 구조에 대한 단면도이다. 도5가 도시하듯이, 전원 접촉부(508)를 포함하는 최상부 원천 금속층(506)은 MOSFET 장치 내의 활성 셀 구역(502) 위로 만들어진다. 여기에 사용되었듯이, 셀(cell)이라는 용어는 일반적으로 전계 효과 트랜지스터 역할을 하도록 설정된 MOSFET 장치 내의 구조를 뜻한다. 이 구체예에서, 금속 트레이스 형태 내의 도전성 트레이스(512)는 MOSFET 장치에서 비활성 셀을 포함하거나 셀을 포함하지 않는 영역(504) 윗편에 형성된다. 만약 셀에 아무런 전기 연결이 되어 있지 않으면, 셀은 비활성화된다. 활성 영역에는 산화층(510)을 원천 금속(506)을 원천 접촉부(508)를 형성하게 해주는 개구가 있다. 이 구체예에는, 도전성 트레이스(512) 아래 산화층(510) 내에는 개구가 없다. 대안으로서 혹은 추가적으로, 마스크 공정은 도전성 트레이스(512) 아래로 셀이 형성되지 않도록 대체될 수 있다. 도전성 트레이스(512)는 산화층을 동반한 비활성 셀을 포함하거나 셀을 포함하지 않는 영역(510)으로부터 절연되고 패시베이션(passivation)(524)에 의해 원천 금속층(506)으로부터 선택적으로 절연된다. 활성 셀 영역(502)과 비활성/셀이 없는 영역(504)은 반도체 기판(516)의 위에 만들어질 수 있다. 뒷면 금속층(518)은 기판(516)의 바닥면에 놓일 것이다. MOSFET에서 전체 셀 중 영향을 받는 셀이 차지하는 비율이 작듯 도전성 트레이스(512)는 MOSFET 장치의 성능을 상당히 저하시키지는 않는다. 정확한 비율은 전체 실제 라우팅 영역에 의해 결정된다. 총 실제 라우팅 영역은 최소한으로 유지되어야 하고, 활성 셀 영역보다 5% 작을 수 있다.
도6은 본 발명의 다른 구체예에 따른 본드 와이어의 라우팅을 갖는 MOSFET 최상부층의 대체 구조의 단면도이다. 이 구체예에는, 도전성 트레이스(612)가 금속층 대신 도전성 폴리실리콘(polysilicon)층으로부터 만들어진다. 도전성 폴리실리콘 트레이스(612)는 비활성 셀이나 셀이 없는 영역(606) 위에 형성된다. 트레이스(612)는 절연층(608)(산화물 등의)에 의해 비활성/셀이 없는 영역(606)으로부터 절연된다. 금속 등의 도전성 물질로 채워진 절연된 비아스(vias)(613)는 폴리실리콘 트레이스와 와이어 본딩 패드(614) 사이의 전기적 연결을 제공하기 위해 MOSFET을 통해 형성된다. 절연층(610)(BPSG막이나 TEOS막과 같은)은 비아스(613), 본딩 패드(614) 및 폴리실리콘 트레이스(612)를 MOSFET의 원천 금속(도시되지 않음)으로부터 절연시킨다. 절연층(608, 610)은 MOSFET 부분으로부터 금속층을 절연시킨다.
패시베이션층(616)은 산화층(610)의 최상부층 위와 본딩 패드(614)와 원천 금속(도시되지 않음) 사이에 선택적으로 형성될 수 있다. 본딩 패드(614)는 원천 금속과 같은 금속층으로부터 형성될 수 있다. 폴리실리콘 트레이스(612)는 표준 폴리실리콘 ESD 다이오드나 폴리실리콘 저항과 같은 층으로부터 형성될 수 있다. 기술분야에 통상의 지식을 가진 자에게는 폴리실리콘 ESD 다이오드(또는 폴리실리콘 저항)의 장치에 이미 만들어져 있다면, 이 구체예는 어떠한 다른 마스크 단계도 필 요하지 않다는 것은 자명하다. 그것은 단지 기존 마스크의 일부만의 변화를 필요로 한다. 폴리실리콘 도전성 트레이스(612)는 MOSFET의 총 셀의 수에서 영향을 받은 셀의 비율이 매우 작은 비중을 차지하는 것처럼 MOSFET 장치의 성능을 상당히 저하시키지는 않는다. 정확한 비율은 총 활성 라우팅 영역에 의존한다.
상기 설명한 구체예는 다양한 변화들이 가능하다. 예를 들면, 상기 설명한 해법은 미국 특허출원 20060145318에 설명된 DFN 반도체 패키지에서 충족될 수 있다. 지정 DFN은 유명한 패키지, 이중 평탄 무연 패키지(dual flat non-lead package)라고 불린다. 해법은 다른 패키지 타입을 이용하여 충족될 수도 있다.
상기 논의했듯, 다이는 도전성 물질층으로부터 형성된 절연된 도전성 트레이스를 포함할 수 있다. 도전성 트레이스는 제1 본드 와이어와 제2 본드 와이어 사이에 도전 경로를 제공하도록 설정될 수 있다. 도전 경로는 제1 또는 제2 본드 와이어가 제3 본드 와이어와 교차되는 것을 막기 위해 제3 본드 와이어의 아래로 지날 수 있다. 대신, 또는 추가적으로, 도전 경로는 예정된 최대 길이보다 짧게 제1 및 제2 본드 와이어를 축소시킨다.
본 발명의 구체예는 또한 반도체 패키지 조립체를 형성하는 방법을 포함한다. 도3A 및 도3B에 도시된 방법은 다음 순서를 따른다.
a) 버티컬 디스크리트 반도체 장치는 리드 프레임에 결합된다.
b) 전력 제어 집적 회로(IC)는 버티컬 디스크리트 반도체 장치의 최상부층 위에 절연되어 놓인다.
c) 전력 제어 IC에 의해 덮이지 못한 버티컬 디스크리트 반도체의 최상부는 도전성 트레이스를 형성하기 위해 이용된다. 이 순서는 a) 나 b) 앞에 위치할 수 있다.
d) 제1 본드 와이어는 도전성 트레이스의 제1 말단에 결합하고, 제2 결합 와이어는 도전성 트레이스의 제2 말단에 결합한다. 제3 본드 와이어는 제1 및 제2 본드 와이어가 제3 본드 와이어와 교차하는 것을 피하기 위해 도전성 트레이스와 교차한다.
한정되지 않은 한 가지 예로, 상기 언급된 버티컬 디스크리트 반도체 장치는 수직 MOSFET일 수 있다. 반도체 패키지 장치는 배터리 보호 회로 모듈일 수 있다.
본 발명이 현재 바람직한 실시예로서 기술되었더라도, 상기의 개시를 읽고서 다양한 변형 및 수정들이 당해 기술 분야에 속하는 숙련된 자들에게 명백할 것이다. 따라서 첨부된 청구항들은 본 발명의 실질적 사상과 범위에 포함되는 것으로 모든 변경과 수정을 커버하여 해석되는 것으로 의도된다.
본 발명은 와이어 접합에 관한 문제점들을 해결한 반도체 패키지 조립체를 제공해 준다. 본 발명은 재설계 없이 본드 와이어 교차 문제를 해결하기 위한 반도체 장치를 제공한다. 본 발명은 본드 와이어 교차 문제를 해결한 반도체 장치를 제조하는 방법을 제공한다.
본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의 하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.

Claims (28)

  1. 제1 다이 본딩 패드와 복수의 리드를 포함하는 리드 프레임;
    상기 제1 다이 본딩 패드에 접합되고 버티컬 디스크리트(vertical discrete) 반도체 장치를 포함하는 제1 반도체 장치로, 상기 버티컬 디스크리트 반도체 장치가 이중 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET)를 포함하는 것을 특징으로 하는 제1 반도체 장치; 및
    상기 버티컬 디스크리트 반도체 장치 최상부 내의 도전성 물질층으로부터 형성되는 절연된 도전성 트레이스;
    를 포함하며,
    상기 도전성 트레이스가 상기 MOSFET 내의 상기 도전성 물질층 및 활성 장치 구역으로부터 절연되고, 상기 도전성 트레이스가 상기 도전성 물질층과 같은 평면상에 위치하고, 상기 도전성 트레이스가 제1 본드 와이어와 제2 본드 와이어 사이에 도전 경로를 제공하도록 구성되고, 상기 제1 본드 와이어가 상기 절연된 도전성 트레이스의 제1 말단부를 상기 복수의 리드들의 제1 리드들에 연결하고, 상기 제2 본드 와이어가 상기 절연된 도전성 트레이스의 제2 말단부에 연결되고, 상기 도전 경로는 제3 본드 와이어가 다른 본드 와이어와 교차하는 것을 피하도록 제3 본드 와이어 아래로 지나거나, 또는 상기 도전 경로는 상기 제1 또는 제2 본드 와이어의 길이를 예정 최대 길이보다 짧게 하며, 그리고 상기 도전성 트레이스 아래의 상기 이중 공통 드레인 MOSFET 영역이 비활성 셀이나 셀이 없는 구역을 더 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
  2. 제1항에 있어서, 상기 도전성 트레이스는 금속 트레이스를 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
  3. 제1항에 있어서, 상기 도전성 트레이스는 도전성 폴리실리콘 트레이스를 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
  4. 제1항에 있어서, 부분적으로 버티컬 디스크리트 반도체 장치와 리드 프레임을 덮도록 설정된 캡슐화제를 더 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 제2 반도체 장치를 더 포함하며, 상기 제2 본드 와이어가 상기 도전성 트레이스의 제2 말단과 상기 제2 반도체 장치 사이에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 조립체.
  8. 제7항에 있어서, 상기 제2 반도체 장치는 전력 제어(power control) IC를 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
  9. 제8항에 있어서, 상기 전력 제어 IC가 이중 공통 드레인 MOSFET의 최상부에 수직으로 쌓여 있는 것을 특징으로 하는 반도체 패키지 조립체.
  10. 제9항에 있어서, 상기 전력 제어 IC가 이중 공통 드레인 MOSFET의 최상부에 절연되어 부착된 것을 특징으로 하는 반도체 패키지 조립체.
  11. 제7항에 있어서, 상기 리드 프레임이 제2 다이 본딩 패드를 더 포함하고, 상기 제1 및 제2 다이 본딩 패드가 이들 사이에 측면 간격을 가지며, 상기 제2 반도체 장치가 상기 제2 다이 본딩 패드에 접합되는 것을 특징으로 하는 반도체 패키지 조립체.
  12. 삭제
  13. 제11항에 있어서, 상기 제2 반도체 장치가 집적 회로인 것을 특징으로 하는 반도체 패키지 조립체.
  14. 삭제
  15. 제7항에 있어서, 상기 제1 반도체 장치의 제조가 추가적인 마스킹 단계를 필요로 하지 않는 것을 특징으로 하는 반도체 패키지 조립체.
  16. 제1항에 있어서, 상기 도전성 트레이스의 전체 영역은 버티컬 디스크리트 MOSFET의 활성 영역의 5%보다 작은 것을 특징으로 하는 반도체 패키지 조립체.
  17. 제7항에 있어서, 상기 버티컬 디스크리트 반도체 장치, 상기 제2 반도체 장치 및 상기 리드 프레임을 적어도 부분적으로 덮는 캡슐화제를 더 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
  18. 리드 프레임;
    배터리 전력 제어 집적 회로(IC); 및
    상기 배터리 전력 제어 IC에 전기적으로 연결된 제1 및 제2 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET);
    를 포함하며,
    상기 배터리 전력 제어 IC 및 상기 제1 및 제2 공통 드레인 MOSFET가 상기 리드 프레임의 다이 패드 위에 함께 포장되어 있고, 상기 배터리 전력 제어 IC가 상기 제1 및 제2 공통 드레인 MOSFET 중 하나의 최상단에 수직으로 쌓여 있고, 상기 제1 및/또는 제2 MOSFET가 도전성 물질층으로부터 형성된 하나 이상의 절연된 도전성 트레이스를 포함하고, 상기 도전성 트레이스가 상기 MOSFET 내의 상기 도전성 물질층 및 활성 장치 구역으로부터 절연되고, 상기 도전성 트레이스가 상기 도전성 물질층과 같은 평면상에 위치하고, 상기 도전성 트레이스가 제1 본드 와이어 및 제2 본드 와이어 사이의 도전 경로를 제공하도록 구성되고, 상기 도전 경로는 제3 본드 와이어와 다른 본드 와이어가 교차하지 않도록 제3 본드 와이어 아래로 지나거나, 또는 상기 도전 경로는 상기 제1 및 제2 본드 와이어의 길이를 예정 최대 길이보다 짧게 하며, 그리고 상기 도전성 트레이스 아래의 상기 이중 공통 드레인 MOSFET 영역이 비활성 셀이나 셀이 없는 구역을 더 포함하는 것을 특징으로 하는 배터리 보호 패키지 조립체.
  19. a) 이중 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET)를 포함하는 버티컬 디스크리트 반도체 장치를 리드프레임에 결합하고, 여기에서 상기 버티컬 디스크리트 반도체 장치 최상부 내의 도전성 물질층으로부터 형성될 도전성 트레이스 아래의 상기 이중 공통 드레인 MOSFET 영역이 비활성 셀이나 셀이 없는 구역을 포함하는 것을 특징으로 하며;
    b) 상기 버티컬 디스크리트 반도체 장치의 최상부에 집적 회로(IC)를 절연하여 쌓고;
    c) 상기 도전성 트레이스가 상기 MOSFET 내의 상기 도전성 물질층 및 활성 장치 구역으로부터 절연되고 상기 도전성 트레이스가 상기 도전성 물질층과 같은 평면상에 위치하도록, 상기 집적 회로에 의하여 덮이지 않은 상기 버티컬 디스크리트 반도체 장치의 최상부 내의 전도성 물질층을 사용하여 상기 도전성 트레이스를 형성하고; 그리고
    d) 상기 도전성 트레이스의 제1 말단에 제1 본드 와이어를 결합하고 상기 도전성 트레이스의 제2 말단에 제2 본드 와이어를 결합하고, 제3 본드 와이어가 다른 본드 와이어와 교차하지 않도록 제3 본드 와이어가 상기 도전성 트레이스의 위를 지나도록 하거나, 또는 도전 경로가 제1 및 제2 본드 와이어의 길이를 예정된 최대 길이보다 짧아지도록 하는;
    단계를 포함하는 반도체 패키지 조립체의 제조방법.
  20. 삭제
  21. 적어도 하나 이상의 활성 장치 구역과 적어도 하나 이상의 도전층을 포함하는 복수의 물질층;
    디스크리트 반도체 장치의 표면에 형성된 제1 및 제2 와이어 본딩 패드; 및
    상기 디스크리트 반도체 장치 최상부 내의 상기 도전층 중 하나로부터 형성되는 도전성 트레이스;
    를 포함하며,
    상기 디스크리트 반도체 장치가 이중 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET)를 포함하고, 상기 도전성 트레이스가 상기 제1 및 제2 본딩 패드 사이에 도전 경로를 제공함으로서 그들 사이를 전기적으로 연결시켜 주고, 상기 도전성 트레이스가 상기 적어도 하나 이상의 도전층으로부터 절연되고, 형성된 도전층의 남은 부분을 포함하고, 상기 적어도 하나 이상의 활성 장치 구역으로부터 절연되며, 제1 본드 와이어가 상기 제1 와이어 본딩 패드에 연결되고, 제2 본드 와이어가 상기 제2 와이어 본딩 패드에 연결되고, 상기 도전 경로는 제3 본드 와이어가 다른 본드 와이어와 교차하는 것을 피하기 위해 제3 본드 와이어의 아래로 지나가도록 위치하거나, 또는 상기 도전 경로는 상기 제1 또는 제2 본드 와이어의 길이가 예정된 최대 길이보다 짧게 되도록 크기와 위치가 정해지며, 상기 도전성 트레이스가 상기 디스크리트 반도체 장치 최상부 내의 도전층과 같은 평면상에 위치하고, 그리고 상기 도전성 트레이스 아래의 상기 이중 공통 드레인 MOSFET 영역이 비활성 셀이나 셀이 없는 구역을 더 포함하는 것을 특징으로 하는 디스크리트 반도체 장치.
  22. 삭제
  23. 삭제
  24. 제21항에 있어서, 상기 도전성 트레이스는 금속의 최상부층으로부터 형성된 것을 특징으로 하는 디스크리트 반도체 장치.
  25. 제24항에 있어서, 상기 도전성 트레이스 금속은 원천 금속(source metal)의 최상부층 금속과 같은 금속으로부터 형성되고, 상기 금속의 최상부층은 패턴화된 것을 특징으로 하는 디스크리트 반도체 장치.
  26. 제21항에 있어서, 상기 도전성 트레이스는 장치내의 도전성 폴리실리콘 층으로부터 형성된 것을 특징으로 하는 디스크리트 반도체 장치.
  27. 삭제
  28. 삭제
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