CN101673723B - 使用分立导电层重新选择键合线路径的半导体器件封装 - Google Patents

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Abstract

本发明公开了一种使用分立导电层重新选择键合线路径的半导体器件封装，其包含一个引线框架，该引线框架具有一个芯片键合衬垫和耦合到第一芯片键合衬垫的若干引脚。一个垂直半导体器件键合到该芯片键合衬垫。该垂直半导体器件具有一个导电衬垫，该导电衬垫通过第一键合线连接一个引脚。在第一半导体器件的导电材料层中形成有一个电绝缘的导电线路。该导电线路提供第一键合线与第二键合线之间的导电路径。或者该导电路径设置在第三键合线下方传导，以此避免了第三键合线和其他键合线之间的交叉，或者导电路径使得第一和第二键合线的长度短于最大的预设长度。

Description

使用分立导电层重新选择键合线路径的半导体器件封装
技术领域
本发明涉及半导体器件封装，具体来说，是为了避免在半导体器件封装中导线键合所产生的问题。 
背景技术
半导体器件一般被封装在引线框架的芯片衬垫上。引线框架提供引脚以实现器件封装与该器件或系统的其它组件之间的电连接。通过键合线实现了从引线框架的引脚到半导体器件的导电衬底之间的电连接。有大量影响键合线路径选择的规则。规则之一是两个键合线不能交叉。另外一个规则是键合线必须短于预定的最大长度。一般情况下，键合线的最大长度是200～300mils。当半导体器件封装由一个制造商制造且所使用两个或两个以上不同制造商制造的半导体器件组件时，这些规则会产生问题。而电池控制电路就是会产生此种问题的一个例子。 
用于便携式电子装置的典型电池包中具有若干裸电池(bare cells)、一个保护电路模块(PCM)，在该保护电路模块中形成一个控制裸电池充电和放电的保护电路，一个终端线，该终端线使裸电池和保护电路彼此电连接。裸电池、PCM、终端线可在预设的情况下调节。 
电荷管理系统和电池保护集成电路提供了广泛的电池过电压和过电流保护，电池预先调整和百分之一的充电电压精确度(charger voltage accuracy)。他们被放置在一个小的热增强引线框架封装包中，该封装包是一个小的表面安装器件(SMD)。 
现有技术在进一步减少电池保护集成电路(IC)的尺寸上受到一些技术上的困难和限制。传统的电池保护集成电路一般包含一个功率控制集成电路和集成的双通道共漏金属氧化物半导体场效应晶体管(MOSFET)，其封装在具有尺寸为2×5毫米的小型引脚(foot print)的引线框架封装包中。包括一个功率控制集成电路的合成物或者组合封装器件用来贴附安装所有配置的 MOSFET，该功率控制集成电路堆栈在集成双信道共漏MOSFET的顶部上方或者交叉重迭在两个具有共同芯片衬垫的分立MOSFET上。图1A是一个现有技术中的封装器件100的俯视图。 
如图1A所示，双通道共漏MOSFE106和108，由单一的半导体芯片制造，可具有同样的源极和栅极尺寸，且贴附在位于引线框架104上的芯片衬垫101上。芯片衬垫101可与引线框架104分离，或者也可是引线框架的整个平面部分。双通道共漏MOSFET 106、108可以是由一个包含单一双信道共漏MOSFET芯片的单一半导体芯片制造的。双通道共漏MOSFET的源极和栅极可沿着这2个MOSFET的中心线对称排列。功率控制集成电路102堆栈在双信道共漏MOSFET106和108的顶部上方。在一个优选实施例中，功率控制集成电路102非传导地堆栈在双信道MOSFET106和108的顶部上方。功率控制集成电路102的衬底电绝缘于双通道共漏MOSFET 106和108的顶部。功率控制集成电路102的电压监视VM和供应电压VDD的输入衬垫分别通过键合线112和113电连接于引线框架104上的VM引脚和VCC引脚。在图1所示的例子中，输入衬垫DP(缩短延迟时间的测试引脚)通过键合线109电连接到引线框架104上相应的DP引脚上。功率控制集成电路102的输出CO和DO衬垫分别通过键合线114和115电连接于MOSFET106和108的栅极衬垫G1和G2。功率控制集成电路102的VSS衬垫通过键合线116电连接于VSS引脚。MOSFET 106的源极衬垫S1和MOSFET 108的源极衬垫S2分别通过多个键合线110和122电连接于OUTM引脚以及VSS引脚和VSS1引脚。 
然而，作为电池PCM的部分应用需要，PCM的制造商通常使用一个特殊布局来设置控制集成电路102和MOSFET 106、108，且MOSFET 106、108与集成电路制造商提供的标准控制集成电路102的引脚是不兼容的。例如，在如图1A所示的情形中，在控制集成电路102的引脚分布上，DP衬垫位于VM和OUTM衬垫之间。此种引脚分布以及在芯片衬垫101和引线框架104上的集成电路102以及MOSFET106、108的布局结果，如图1A所示，会造成键合线109和112的交叉。此种键合线交叉在标准导线键合规则中是被禁止的，因为其会导致短路的风险。此规则同样也适用于一个键合线在另外一个键合线的下方选择路径，以避免两个键合线相接触情况。 
解决如图1A中所描述的键合线交叉问题的直接办法是如图1B所示，将集成电路102上的衬垫重新布局，因此DP和VM衬垫的位置被互换。如图1B所示，键合线109和112互相不交叉。然而，此方法需要重新设计控制集成电路102。虽然看似直接，此方法也需花费大量的精力，例如，需要可行性分析、成本、研发时间来重新布局在集成电路102上的各个衬垫引脚的分布。如此增加了封装100的成本。而且，集成电路制造商也未必愿意重新设计他们的集成电路。 
另一个解决键合线交叉问题的方法在美国专利第11/944,313号中进行过描述。如图2A和2B所示，在该专利中使用了不同的控制集成电路202。图2A是俯视图，图2B是图2A所示的半导体封装的沿B-B线的剖视图。在这个例子中，控制集成电路202可为不包括DP衬垫的标准集成电路。如图2A所示，双通道共漏MOSFET 206和208可具有同样的源极和栅极尺寸，且贴附安装在芯片衬垫200上。双通道MOSFET的源极和栅极布局沿着这2个MOSFET的中心线对称排列。功率控制集成电路202堆栈在双信道共漏206和208的顶部上方，且迭放在MOSFET206和208的源极区域而非栅极区域部分之上。绝缘粘结层203，例如使用不导电环氧层将功率集成电路202粘附在MOSFET206和208之上。MOSFET206和208的共漏衬垫通过导电键合介质201被贴附到芯片衬垫200上。功率控制集成电路202的电压检测VM输入衬垫以及供应电压VCC的输入衬垫分别通过键合线212和213电连接于封装包的VM和VCC引脚。功率控制集成电路202的输出CO、DO衬垫分别通过键合线214和215电连接于MOSFET206和208的栅极衬垫G1和G2。功率控制集成电路202的VSS衬垫通过键合线216电连接于MOSFET208的顶部源极衬垫S2。MOSFET206的源极衬垫S1和MOSFET208的顶部源极衬垫S2分别通过多个键合线210和222连接于熔线(fused)OUTM引脚218和熔线VSS和VSS1引脚220。 
虽然该方法避免了键合线交叉的问题，但是芯片衬垫200与图1A-1B的芯片衬垫104相比具有不同的引脚分布。通常封装组件100的制造商对芯片衬垫有特定的引脚分布需求，除非对整个封装组件进行实质上的再设计，否则该引脚分布不能被改变。而且顾客一般不愿意去购买具有非标准的引脚布局的零件。另外，封装组件100的制造商可能需要使用特定的控制集成电路 102和DP输出。在此情形下，图2A-2B所示的类型的替代可能是不现实的。 
理想的情况是设计一种封装，为集成双通道共漏MOSFET封装提供同样或者更小的封装，同时避免键合线交叉问题。最好能生产具有更薄的封装厚度的封装。最好能实施一种方法，该方法不需要改变控制集成电路的引脚分布或者芯片衬垫布局。如果该方法能被MOSFET的制造商实施则最理想了。 
发明内容
本发明提供了一种使用分立导电层重新选择键合线路径的半导体器件封装，使用该种封装的目的在于不改变控制集成电路的引脚分布或者芯片衬垫布局的情况下，而避免健合线的交叉问题。 
为了达到上述目的，本发明提供了一种半导体封装组件，包含：具有第一芯片键合衬垫和若干引脚的引线框架；一键合到第一芯片键合衬垫的第一半导体器件；所述的第一半导体器件包含一垂直分立半导体器件；以及一电绝缘导电线路，该电绝缘导电线路由设置在垂直分立半导体器件顶部的导电材料层中形成；其中，该导电线路被设置为提供第一键合线和第二键合线之间的导电路径；所述的第一键合线将电绝缘导电线路的第一末端连接于若干引脚中的第一引脚，第二键合线连接于电绝缘导电线路的第二末端；所述的导电路径设置在第三键合线的下方传导，以避免第三键合线和其它键合线交叉；或者所述的导电路径使得第一或第二键合线的长度短于预设的最大长度。 
所述的导电线路包含一金属线路。 
所述的导电线路包含一导电多晶硅线路。 
所述的半导体封装组件，还包含一个封装物，该封装物至少部分的覆盖垂直分立半导体器件和引线框架。 
所述的垂直分立半导体器件是一个垂直金属氧化物半导体场效应晶体管。 
所述的垂直分立半导体器件包含双通道共漏金属氧化物半导体场效应晶体管。 
所述的半导体封装组件还包含一个第二半导体器件，所述的第二键合线电耦合在导电线路的第二末端和第二半导体器件之间。 
所述的第二半导体器件包含一个功率控制集成电路，所述的垂直分立半 导体器件包含双通道共漏金属氧化物场效应晶体管。 
所述的功率控制集成电路垂直堆栈在双信道共漏金属氧化物场效应晶体管的顶部上方。 
所述的功率控制集成电路非导电地贴附设置在双通道共漏金属氧化物场效应晶体管的顶部上方。 
所述的引线框架还包含一个第二芯片键合衬垫，该第一和第二芯片键合衬垫之间具有一横向间距，所述的第二半导体器件键合到第二芯片键合衬垫。 
所述的第一半导体器件是一个垂直分立金属氧化物半导体场效应晶体管。 
所述的第二半导体器件是一集成电路。 
所述的位于导电线路下方的双通道共漏金属氧化物场效应晶体管区域还包含无源单元或者不包含单元。 
所述的第一半导体器件的制造不需要额外的掩模步骤。 
所述的导电线路的全部区域少于垂直分立金属氧化物场效应晶体管的所有有源区域的5％。 
所述的半导体封装组件，还包含一个封装物，该封装物至少部分的覆盖垂直分立半导体器件、第二半导体器件和引线框架。 
本发明还提供了一种电池保护封装组件，包含： 
一引线框架；一电池功率控制集成电路；电耦合于电池功率控制集成电路的第一和第二共漏金属氧化物半导体场效应晶体管；其中，所述的电池功率控制集成电路和第一和第二共漏金属氧化物半导体场效应晶体管共同封装到引线框架的芯片衬垫上，所述的功率控制集成电路垂直堆栈在第一和第二共漏金属氧化物场效应晶体管的其中至少一个的顶部上方；所述的第一和/或第二金属氧化物场效应晶体管包含一个或者多个电绝缘导电线路，该电绝缘导电线路形成于导电材料层中，所述导电线路被配置为提供第一键合线和第二键合线之间的导电路径；所述的导电路径设置在第三键合线的下方传导，以避免第三键合线和另外两个键合线之间的交叉，或者所述的导电路径使得第一或第二键合线的长度短于预设的最大长度。 
本发明还提供了一种形成半导体封装组件的方法，包含： 
a)将垂直分立半导体器件贴附安装到引线框架上； 
b)将集成电路非传导地堆栈到垂直分立半导体器件的顶部上方； 
c)使用垂直分立半导体器件顶部未被功率控制集成电路覆盖的一部分来形成一个导电路径； 
d)将第一键合线贴附安装到导电线路的第一末端，将第二键合线贴附到导电线路的第二末端，所述的第三键合线由导电线路上方穿过，以避免第三键合线和其它键合线之间的交叉，或者所述的导电线路使得第一和第二键合线的长度短于预设的最大长度。 
所述的垂直分立半导体器件为一个垂直金属氧化物半导体场效应晶体管。 
本发明还提供了一种由若干层材料构成的分立半导体器件，其包含一个或多个有源器件区域以及一个或多个导电层；形成在半导体器件表面上的第一和第二键合线衬垫；以及由导电层中形成的导电线路；所述的导电线路电连接于第一和第二键合衬垫，提供了二者之间的导电路径；所述的导电线路和一个或多个导电层，包括生成该导电线路的导电层中的其它部分电绝缘，该导电线路还与一个或多个有源器件区域电绝缘。 
所述的器件是一个垂直半导体器件。 
所述的器件是一个垂直分立金属氧化物场效应晶体管。 
所述的导电线路形成在一顶部金属层中。 
所述的导电线路金属形成在和源极金属同样的顶部金属层中，所述的顶部金属层是图案化的。 
所述的导电线路形成在器件内部的导电多晶硅层中。 
所述的导电线路提供了第一键合线和第二键合线之间的导电路径，所述的导电路径设置在第三键合线下方，以避免该第三键合线和其它键合线之间的交叉。 
所述的导电线路提供了第一键合线和第二键合线之间的导电路径，所述的导电路径的尺寸和位置使得第一和第二键合线的长度短于预设的最大长度。 
本发明具有以下优点： 
1.不需要改变控制集成电路的引脚分布或者芯片衬垫布局； 
2.避免了键合线的交叉问题； 
3.使键合线的长度小于预设的最大长度。 
附图说明
图1A-1B是现有技术中半导体封装组件的俯视图； 
图2A是现有技术中另一个半导体封装组件的俯视图； 
图2B是图2A所示的半导体封装沿B-B线的剖视图； 
图3A是本发明的一个实施例中具有键合线路径的半导体封装组件的俯视图； 
图3B是图3A所示的半导体封装的剖视图； 
图4是本发明的另一实施例中具有键合线路径的半导体封装的剖视图； 
图5是本发明的另一实施例中具有键合线路径的MOSFET顶层结构的俯视图； 
图6是本发明的另一实施例中具有键合线路径的MOSFET顶层结构的俯视图。 
具体实施方式
为了说明，虽然以下的详细描述中包含很多具体细节，但本领域的普通技术人员都将理解对以下细节的许多变化和替换都在本发明的范围之内。因此，以下描述的本发明的实施例并不丧失一般性，且并未对本发明的权利要求造成限制。 
本发明的实施例通过使用一种半导体器件而克服了上述问题，该半导体器件包含电绝缘导电线路(conductive trace)，该电绝缘导电线路形成在位于器件上部的导电材料层上。导电线路被设置为提供在第一键合线和第二键合线之间的导电路径。导电路径位于第三键合线下方，因此避免了第三键合线和另外键合线交叉的情形。会与第三键合线交叉的键合线被第一键合线、第二键合线以及导电线路替代。作为选择，或者说另外，导电路径可能导致减少第一或者第二键合线的长度，使其短于预设的最大长度。 
图3A是根据本发明的实施例所示的具有键合线路径的半导体封装组件300的俯视图。该半导体封装300和上述半导体封装100的结构相似。如图3A所示，半导体封装300包括贴附在芯片衬垫101上的双通道共漏MOSFET106和108，其中，该芯片衬垫101设置于引线框架104上。MOSFET 106和108可由单件半导体芯片制造得到，且具有相同的源极和栅极尺寸。双通道MOSFET 106、108的源极和栅极布局沿着这2个MOSFET的中心线对称分布。功率控制集成电路102堆栈在双信道MOSFET 106、108之上。在优选实施例中，功率控制集成电路102可非传导地堆栈在双信道MOSFET 106、108之上。 
功率控制集成电路102的用于供给电压VDD的输入衬垫通过键合线113连接到引线框架104的VCC引脚。输入衬垫DP通过键合线109电连接DP引脚。功率控制集成电路102的输出CO衬垫和输出DO衬垫分别通过键合线114和115连接到MOSEFT 106、108的栅极衬垫G1、G2。功率控制集成电路102的VSS衬垫通过键合线116电连接VSS引脚。MOSFET 106的源极衬垫S1和MOSFET 108的源极衬垫S2通过若干键合线110和122分别电连接至OUTM引脚和VSS、VSS1引脚。 
在本实施例中，电绝缘导电线路302，例如，金属线路(metal trace)或者导电多线路(conductive poly trace)，形成在一个或两个共漏MOSFET106、108的导电层之中。举例说明，导电线路302形成在器件的顶部金属层，如，源极金属层之中。如图3A-3B所示，线路302包括末端衬垫303(有时候被认为是键合线衬垫)，该末端衬垫303的大小和形状设置为可以允许通过传统键合技术来粘附键合线。导电线路302形成在导电层以及MOSFET内的有源器件区域之上且与其绝缘。 
特别的，导电线路和导电层中的其它区域电绝缘，该导电线路形成于所述导电层中。例如，如果导电线路302形成在顶部金属层中，则其和顶部金属层的其它区域电绝缘。导电线路302可由钝化层(passivation)覆盖，仅仅末端衬垫303暴露在外，以用于和键合线键合。功率控制集成电路102的输入衬垫VM通过键合线306、导电线路302和键合线304连接于引线框架104的VM引脚。此配置中，集成电路102上的DP衬垫和引线框架104的DP引脚之间的键合线，也就是键合线109，将不会与键合线306或键合线304 相交叉。另外，线路302提供了位于键合线109下方的导电路径。在图3A-3B中所述的例子中，导电线路302提供了键合线304、306之间的导电路径，其提供了引线框架104上的VM引脚和控制集成电路102上的VM输入衬垫之间的电连接，且不违反禁止键合线交叉的键合规则，并且不需要改变控制集成电路102或引线框架104的引脚分布。 
图3B是图3A所示的半导体封装的剖面图。如图3B所示，导电线路302设置在双通道共漏MOSFET106、108的顶表面，因此，导电线路302和源极金属层308共面，且和源极金属层308绝缘。举例说明，并且不作为限制，当源极金属层在MOSFET106的制造过程中被图案化时，导电线路302可由作为源极金属层308的这一金属层中形成。如图3B所示，导电线路302通过电绝缘材料(图中未显示)，例如氧化物(硅氧化物)或者氮化物(硅氮化物)和位于其下面的其它层电绝缘。该绝缘层也可使源极金属308与MOSFET106、108的其中部分绝缘，而绝缘层具有开口(openings)使源极金属308和MOSFET106、108的其它部分电连接，如标准MOSFET。图5所示为绝缘层的例子。导电线路302通过形成图案化的沟槽与源极金属层308绝缘，该图案化沟槽穿过金属层直至围设在导电线路302周围的绝缘材料，且将导电线路302同源极金属层308的其余部分物理上分隔。这些沟槽也可被另外的电绝缘材料填充。 
MOSFET106的制造商在制造MOSFET106时使用与制造标准MOSFET(例如MOSFET 108)时同样的制造工序。主要区别在于，使用不同的掩模来图案化源极金属层308，而在标准MOSFET，例如MOSFET108中使用标准掩模来图案化源极金属层。和不采用导电线路302的标准MOSFET的制造工艺相比，并不需要额外的掩模步骤。这在成本和效率上是很有利的。在一些情况下，有必要使位于线路302下的MOSFET单元绝缘或者无源(inactivate)。这需要改变一个或者多个另外的掩模层(例如，绝缘层掩模)。然而，制造MOSFET器件的基本制程会有些许改变。对MOSFET制造商来讲，此种解决键合线键合问题的方法比控制集成电路102的再设计更容易实施且更便宜。导电线路302并没有明显降低MOSFET器件的性能，因为MOSFET中被影响的单元在总数单元中所占的百分比很小。确切百分比取决于总实际键合面积。但是少于总有源单元区域的百分之五。在另外一个情况 下，使用多个导电线路，可能使用多于总有源单元区域的百分之五。 
上述讨论的实施例可有很多变化。例如，如图3B所示，有个可选的封装物310，其覆盖MOSFET106、108、控制集成电路102、键合线和芯片衬垫101，来构成一个封装主体。另外，虽然图3A-3B和本文其它地方所描述的MOSFET是形成有导电线路的半导体器件，但本领域的普通技术人员都理解本发明的实施例包含在任何种类的垂直分立半导体器件上使用导电线路来解决键合线键合问题。适合的半导体器件的例子包括，但是不限制于场效应晶体管、二极管、绝缘栅双极晶体管(IGBT)。而且，本发明适用于底部源极MOSFET，该MOSFET的漏极和栅极设置在其顶部，源极设置在其底部。这些半导体器件中的一些可能具有有效的导电层，和一个设置在该导电层以及器件有源半导体区域之间的绝缘层。例如，MOSFET器件通常具有一个源极金属层，该源极金属层可用来形成线路。该源极金属层一般通过一个例如由氧化物构成的绝缘层，与部分的有源半导体层(例如，栅极)绝缘。绝缘层上具有开口以允许该开口内部与源极和本体区域接触。其它的器件，例如二极管可能需要在有源半导体材料的上方设置额外的绝缘材料层，以及设置在该绝缘材料层上方的金属层，并可在该金属层中形成导电线路。控制集成电路也可被其它的器件替换，该器件和第一半导体器件(MOSFET或者其它)都需要对键合线进行重新键合(re-routing)。 
图4是本发明的另一个实施例中，具有键合线路径的半导体封装400的剖视图。该半导体封装400和美国专利公布的第2007/0145609号描述的发明类似。 
如图4所示，半导体封装400包括一个或者多个半导体器件，该半导体器件贴附并电连接到引线框架403的第一芯片衬垫414上。举例说明，一对共漏MOSFET408、410可被键合到第一芯片衬垫上。一个第二半导体器件，例如，功率集成电路401，可被键合到引线框架的第二芯片衬垫412上。第一和第二芯片衬垫414和412之间具有横向间距。绝缘导电线路402与MOSFET408、410的源极金属层411共面且电绝缘。功率控制集成电路401上的导电衬垫通过键合线406、404电连接于引线框架403的引脚416，该键合线406、404之间通过导电线路402连接。该配置方法可以消除了上文所描述的键合线的交叉问题或避免违反禁止键合线超过预设最大长度的规定，例如大约200-300密尔的规定。在这个例子中，导电线路402提供了导电路径，该导电路径使得键合线404、406短于预设的最大长度，而仍然实现在集成电路401和引脚416之间的连接。封装物418覆盖了MOSFET408、410、功率集成电路401、键合线、第一和第二芯片衬垫412、414，提供了一个封装主体。
图5是本发明的另一个实施例中具有键合线路径的MOSFET顶层结构的剖视图。如图5所示，顶部源极金属层506包括一个源极触点508，该源极触点508形成在MOSFET器件内部的有源单元区域502之上。此处所使用的术语单元(cell)一般涉及MOSFET器件内部的结构，该结构起到场效应晶体管的作用。在这个实施例中，以金属线路形式存在的导电线路512形成在MOSFET器件的区域504之上的，该区域504包含无源单元或不包含单元(contain inactive cells and no cells)的。如果没有电连接到该单元，则他们是无源的(inactive)。在有源区域中的氧化物层510上设有开口，该开口允许源极金属506形成源极触点508。在该实施例中，在导电线路512下的氧化物层510上没有开口。作为替换或者另外，工艺掩模(process masks)能被改变，因此在导电线路512下没有形成单元。导电线路512通过氧化物层510和无源区域或者无单元区域绝缘，可选的，还可进一步通过钝化层524和源极金属层506绝缘。有源单元区域502和无源/无单元区域504可形成在半导体衬底516上。背金属层518沉积在衬底516的底表面。导电线路512没有明显降低MOSFET器件的性能，由于MOSFET中被影响的单元在总单元数中所占的百分比很小。确切百分比取决于总的实际键合面积。该总的实际键合面积被保持在一个最小值，且一般少于有源单元区域的百分之五。 
图6是本发明另一个实施例中的具有键合线路径的MOSFET顶层结构的剖视图。在该实施例中，导电线路612由多晶硅层代替金属层制成。该导电多晶硅线路612形成在包含无源单元或者不包含单元的区域606之上。线路612通过绝缘层608(例如氧化物)与无源单元区域/无单元区域606绝缘。电绝缘过孔(vias)613是由例如是金属的导电材料填充，其穿过MOSFET形成以提供多晶硅线路和键合线衬垫614之间的电连接。绝缘层610(例如硼磷硅玻璃BPSG或四乙基原硅酸盐TEOS)使得过孔613、键合衬垫614、多晶硅线路612与MOSFET的源极金属(未显示)绝缘。绝缘层608、610使金属层与MOSFET的其中一部分电绝缘。可选地钝化层616形成在氧化物层610之上，且位于键合衬垫614之间，以及位于键合衬垫614和源极金属(未显示)之间。键合衬垫614和源极金属可能由同样的金属层构成。多晶硅线路612和标准多晶硅ESD二极管或多晶硅电阻由同一层构成。对本领域的普通技术人员来说，如果多晶硅ESD二极管(或者多晶硅电阻)已经设置在器件上，该实施例则不需要任何额外的掩模步骤——仅仅需要对一些已存在的掩模作些改变。多晶硅导电线路612没有明显降低MOSFET器件的性能，因为MOSFET中被影响的单元在总单元数中所占的百分比很小。确切百分比取决于总共的实际键合面积。 
对上述的实施例，存在大量不同的可能的变化。例如，以上提到的解决方法可能使用DFN半导体封装，此在美国专利申请公布号20060145318中描述过。DFN是指一种非常流行并受欢迎的封装，即双侧扁平无引脚封装(dualflat non-lead package)。该方法还可以使用其它封装形式实现。 
如上文所讨论的，芯片可能包含形成在导电材料层上的电绝缘导电线路。该导电线路可被配置为提供第一键合线和第二键合线之间的导电路径。该导电路径可在第三键合线下实现传导，以此避免第一或者第二键合线和第三键合选之间的交叉。选择地或者另外地，导电路径导使得第一和第二键合线的长度短于预设的最大长度。 
本发明的实施例还包含形成半导体封装的方法。如图3A和图3B所示，该方法包含以下步骤： 
a)将垂直分立半导体器件贴附安装在引线框架上； 
b)功率控制集成电路(IC)可不导电地堆栈在垂直分立半导体器件的上方； 
c)垂直分立半导体器件顶部上方未被功率控制集成电路覆盖的部分可用于形成导电线路。注意本步骤可在步骤a)或步骤b)之前进行； 
d)第一键合线贴附安装在导电线路的第一末端，第二键合线段贴附安装在导电线路的第二末端。第三键合线在导电线路的上方穿过，因此避免了第一或者第二键合线与第三键合线之间的交叉。 
举例说明，并且不作为限制，上文提到的垂直分立半导体器件可以是垂直MOSFET。该半导体封装组件可为电池保护电路模块。 
以上是本发明的优选实施方式的详细描述，可以使用各种替代物、变形物和等效物。因此，本发明的范围不应通过上文的描述确定，而是应该通过附后的权利要求及其等效内容的全部范围确定。任何技术特征不论是否优选都可以和任何其它不论是否优选的技术特征组合。在附后的权利要求中，除非另有明确的指定，原文中的不定冠词″A″或″An″指该冠词之后的项目的数量为一个或多个。附后的权利要求不应解释为其包括方法加功能的限制，除非这样的限制在所给出的权利要求中明确地指出。 

Claims (28)

1.一种半导体封装组件，其特征在于，包含：
具有第一芯片键合衬垫和若干引脚的引线框架；
一键合到第一芯片键合衬垫的第一半导体器件；所述的第一半导体器件包含一垂直分立半导体器件；以及
一电绝缘导电线路，该电绝缘导电线路由设置在垂直分立半导体器件顶部的导电材料层中形成；其中，该导电线路被设置为提供第一键合线和第二键合线之间的导电路径；所述的第一键合线将电绝缘导电线路的第一末端连接于若干引脚中的第一引脚，第二键合线连接于电绝缘导电线路的第二末端；所述的导电路径设置在第三键合线的下方传导，以避免第三键合线和其它键合线交叉；或者所述的导电路径使得第一或第二键合线的长度短于预设的最大长度。
2.如权利要求1所述的半导体封装组件，其特征在于，所述的导电线路包含一金属线路。
3.如权利要求1所述的半导体封装组件，其特征在于，所述的导电线路包含一导电多晶硅线路。
4.如权利要求1所述的半导体封装组件，其特征在于，还包含一个封装物，该封装物至少部分的覆盖垂直分立半导体器件和引线框架。
5.如权利要求1所述的半导体封装组件，其特征在于，所述的垂直分立半导体器件是一个垂直金属氧化物半导体场效应晶体管。
6.如权利要求1所述的半导体封装组件，其特征在于，所述的垂直分立半导体器件包含双通道共漏金属氧化物半导体场效应晶体管。
7.如权利要求1所述的半导体封装组件，其特征在于，还包含一个第二半导体器件，所述的第二键合线电耦合在导电线路的第二末端和第二半导体器件之间。
8.如权利要求7所述的半导体封装组件，其特征在于，所述的第二半导体器件包含一个功率控制集成电路，所述的垂直分立半导体器件包含双通道共漏金属氧化物场效应晶体管。
9.如权利要求8所述的半导体封装组件，其特征在于，所述的功率控制集成电路垂直堆栈在双信道共漏金属氧化物场效应晶体管的顶部上方。
10.如权利要求9所述的半导体封装组件，其特征在于，所述的功率控制集成电路非导电地贴附设置在双通道共漏金属氧化物场效应晶体管的顶部上方。
11.如权利要求7所述的半导体封装组件，其特征在于，所述的引线框架还包含一个第二芯片键合衬垫，该第一和第二芯片键合衬垫之间具有一横向间距，所述的第二半导体器件键合到第二芯片键合衬垫。
12.如权利要求11所述的半导体封装组件，其特征在于，所述的第一半导体器件是一个垂直分立金属氧化物半导体场效应晶体管。
13.如权利要求12所述的半导体封装组件，其特征在于，所述的第二半导体器件是一集成电路。
14.如权利要求6所述的半导体封装组件，其特征在于，位于导电线路下方的双通道共漏金属氧化物场效应晶体管的区域还包含无源单元或者不包含单元。
15.如权利要求7所述的半导体封装组件，其特征在于，所述的第一半导体器件的制造不需要额外的掩模步骤。
16.如权利要求1所述的半导体封装组件，其特征在于，所述的导电线路的全部区域少于垂直分立金属氧化物场效应晶体管的所有有源区域的5％。
17.如权利要求7所述的半导体封装组件，其特征在于，还包含一个封装物，该封装物至少部分的覆盖垂直分立半导体器件、第二半导体器件和引线框架。
18.一种电池保护封装组件，其特征在于，包含：
一引线框架；
一电池功率控制集成电路；
电耦合于电池功率控制集成电路的第一和第二共漏金属氧化物半导体场效应晶体管；其中，
所述的电池功率控制集成电路和第一和第二共漏金属氧化物半导体场效应晶体管共同封装到引线框架的芯片衬垫上，所述的功率控制集成电路垂直堆栈在第一和第二共漏金属氧化物场效应晶体管的其中至少一个的顶部上方；所述的第一和/或第二金属氧化物场效应晶体管包含一个或者多个电绝缘导电线路，该电绝缘导电线路形成于导电材料层中，所述导电线路被配置为提供第一键合线和第二键合线之间的导电路径；所述的导电路径设置在第三键合线的下方传导，以避免第三键合线和另外两个键合线之间的交叉，或者所述的导电路径使得第一或第二键合线的长度短于预设的最大长度。
19.一种形成半导体封装组件的方法，其特征在于，包含：
a)将垂直分立半导体器件贴附安装到引线框架上；
b)将集成电路非传导地堆栈到垂直分立半导体器件的顶部上方；
c)使用垂直分立半导体器件顶部未被功率控制集成电路覆盖的一部分来形成一个导电线路；
d)将第一键合线贴附安装到导电线路的第一末端，将第二键合线贴附到导电线路的第二末端，所述的第三键合线由导电线路上方穿过，以避免第三键合线和其它键合线之间的交叉，或者所述的导电线路使得第一和第二键合线的长度短于预设的最大长度。
20.如权利要求19所述方法，其特征在于，所述的垂直分立半导体器件为一个垂直金属氧化物半导体场效应晶体管。
21.一种由若干层材料构成的分立半导体器件，其特征在于，包含一个或多个有源器件区域以及一个或多个导电层；形成在半导体器件表面上的第一和第二键合线衬垫；以及由导电层中形成的导电线路；所述的导电线路电连接于第一和第二键合衬垫，提供了二者之间的导电路径；所述的导电线路和生成该导电线路的导电层中的其它部分电绝缘，该导电线路还与一个或多个有源器件区域电绝缘。
22.如权利要求21所述的分立半导体器件，其特征在于，所述的分立半导体器件是一个垂直半导体器件。
23.如权利要求22所述的分立半导体器件，其特征在于，所述的分立半导体器件是一个垂直分立金属氧化物场效应晶体管。
24.如权利要求21所述的分立半导体器件，其特征在于，所述的导电线路形成在一顶部金属层中。
25.如权利要求24所述的分立半导体器件，其特征在于，所述的导电线路金属形成在和源极金属同样的顶部金属层中，所述的顶部金属层是图案化的。
26.如权利要求21所述的分立半导体器件，其特征在于，所述的导电线路形成在器件内部的导电多晶硅层中。
27.如权利要求21所述的分立半导体器件，其特征在于，所述的导电线路提供了第一键合线和第二键合线之间的导电路径，所述的导电路径设置在第三键合线下方，以避免该第三键合线和其它键合线之间的交叉。
28.如权利要求21所述的分立半导体器件，其特征在于，所述的导电线路提供了第一键合线和第二键合线之间的导电路径，所述的导电路径的尺寸和位置使得第一和第二键合线的长度短于预设的最大长度。
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