TWI397163B - 使用分立導電層重新選擇鍵合線路徑的半導體裝置封裝 - Google Patents

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Xiaobin Wang
Allen Chang
Mansheng Hu
Xiaotian Zhang
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Description

使用分立導電層重新選擇鍵合線路徑的半導體裝置封裝
本發明涉及半導體器件封裝，具體來說，是為了避免在半導體器件封裝中導線鍵合所產生的問題。
半導體器件一般被封裝在引線框架的晶片襯墊上。引線框架提供引腳以實現器件封裝與該器件或系統的其他元件之間的電連接。通過鍵合線實現了從引線框架的引腳到半導體器件的導電襯底之間的電連接。有大量影響鍵合線路徑選擇的規則。規則之一是兩個鍵合線不能交叉。另外一個規則是鍵合線必須短於預定的最大長度。一般情況下，鍵合線的最大長度是200~300mils。當半導體器件封裝由一個製造商製造且所使用兩個或兩個以上不同製造商製造的半導體器件元件時，這些規則會產生問題。而電池控制電路就是會產生此種問題的一個例子。
用於可擕式電子裝置的典型電池包中具有若干裸電池(bare cells)、一個保護電路模組(PCM)，在該保護電路模組中形成一個控制裸電池充電和放電的保護電路，一個終端線，該終端線使裸電池和保護電路彼此電連接。裸電池、PCM、終端線可在預設的情況下調節。
電荷管理系統和電池保護積體電路提供了廣泛的電池過電壓和過電流保護，電池預先調整和百分之一的充電電壓精確度(charger voltage accuracy)。他們被放置在一個小的熱增強引線框架封裝包中，該封裝包是一個小的表面安裝器件(SMD)。
現有技術在進一步減少電池保護積體電路(IC)的尺寸上受 到一些技術上的困難和限制。傳統的電池保護積體電路一般包含一個功率控制積體電路和集成的雙通道共漏金屬氧化物半導體場效應電晶體(MOSFET)，其封裝在具有尺寸為2×5毫米的小型引腳(foot print)的引線框架封裝包中。包括一個功率控制積體電路的合成物或者組合封裝器件用來貼附安裝所有配置的MOSFET，該功率控制積體電路堆疊在集成雙通道共漏MOSFET的頂部上方或者交叉重迭在兩個具有共同晶片襯墊的分立MOSFET上。第1A圖是一個現有技術中的封裝器件100的俯視圖。
如第1A圖所示，雙通道共漏MOSFE106和108，由單一的半導體晶片製造，可具有同樣的源極和柵極尺寸，且貼附在位於引線框架104上的晶片襯墊101上。晶片襯墊101可與引線框架104分離，或者也可是引線框架的整個平面部分。雙通道共漏MOSFET 106、108可以是由一個包含單一雙通道共漏MOSFET晶片的單一半導體晶片製造的。雙通道共漏MOSFET的源極和柵極可沿著這2個MOSFET的中心線對稱排列。功率控制積體電路102堆疊在雙通道共漏MOSFET106和108的頂部上方。在一個優選實施例中，功率控制積體電路102非傳導地堆疊在雙通道MOSFET106和108的頂部上方。功率控制積體電路102的襯底電絕緣於雙通道共漏MOSFET 106和108的頂部。功率控制積體電路102的電壓監視VM和供應電壓VDD的輸入襯墊分別通過鍵合線112和113電連接於引線框架104上的VM引腳和VCC引腳。在第1圖所示的例子中，輸入襯墊DP(縮短延遲時間的測試引腳)通過鍵合線109電連接到引線框架104上相應的DP引腳上。功率控制積體電路102的輸出CO和DO襯墊分別通過鍵合線114和115電連接於MOSFET 106和108的柵極襯墊G1和G2。功率控制積體電路102的VSS襯墊通過鍵合線116電連接於VSS引腳。MOSFET 106的源極襯墊S1和MOSFET 108的源極襯墊S2分別通過多個鍵合線110和122電連接於OUTM引腳以及VSS引腳和VSS1引腳。
然而，作為電池PCM的部分應用需要，PCM的製造商通常使用一個特殊佈局來設置控制積體電路102和MOSFET 106、108，且MOSFET 106、108與積體電路製造商提供的標準控制積體電路102的引腳是不相容的。例如，在如第1A圖所示的情形中，在控制積體電路102的引腳分佈上， DP襯墊位於VM和OUTM襯墊之間。此種引腳分佈以及在晶片襯墊101和引線框架104上的積體電路102以及MOSFET106、108的佈局結果，如第1A圖所示，會造成鍵合線109和112的交叉。此種鍵合線交叉在標準導線鍵合規則中是被禁止的，因為其會導致短路的風險。此規則同樣也適用於一個鍵合線在另外一個鍵合線的下方選擇路徑，以避免兩個鍵合線相接觸情況。
解決如第1A圖中所描述的鍵合線交叉問題的直接辦法是如第1B圖所示，將積體電路102上的襯墊重新佈局，因此DP和VM襯墊的位置被互換。如第1B圖所示，鍵合線109和112互相不交叉。然而，此方法需要重新設計控制積體電路102。雖然看似直接，此方法也需花費大量的精力，例如，需要可行性分析、成本、研發時間來重新佈局在積體電路102上的各個襯墊引腳的分佈。如此增加了封裝100的成本。而且，積體電路製造商也未必願意重新設計他們的積體電路。
另一個解決鍵合線交叉問題的方法在美國專利第11/944，313號中進行過描述。如第2A圖和第2B圖所示，在該專利中使用了不同的控制積體電路202。第2A圖是俯視圖，第2B圖是第2A圖所示的半導體封裝的沿B-B線的剖視圖。在這個例子中，控制積體電路202可為不包括DP襯墊的標準積體電路。如第2A圖所示，雙通道共漏MOSFET 206和208可具有同樣的源極和柵極尺寸，且貼附安裝在晶片襯墊200上。雙通道MOSFET的源極和柵極佈局沿著這2個MOSFET的中心線對稱排列。功率控制積體電路202堆疊在雙通道共漏206和208的頂部上方，且迭放在MOSFET206和208的源極區域而非柵極區域部分之上。絕緣粘結層203，例如使用不導電環氧層將功率積體電路202粘附在MOSFET206和208之上。MOSFET206和208的共漏襯墊通過導電鍵合介質201被貼附到晶片襯墊200上。功率控制積體電路202的電壓檢測VM輸入襯墊以及供應電壓VCC的輸入襯墊分別通過鍵合線212和213電連接于封裝包的VM和VCC引腳。功率控制積體電路202的輸出CO、DO襯墊分別通過鍵合線214和215電連接於MOSFET206和208的柵極襯墊G1和G2。功率控制積體電路202的VSS襯墊通過鍵合線216電連接於MOSFET208的頂部源極襯墊S2。 MOSFET206的源極襯墊S1和MOSFET208的頂部源極襯墊S2分別通過多個鍵合線210和222連接於熔線(fused)OUTM引腳218和熔線VSS和VSS1引腳220。
雖然該方法避免了鍵合線交叉的問題，但是晶片襯墊200與第1A圖-第1B圖的晶片襯墊104相比具有不同的引腳分佈。通常封裝元件100的製造商對晶片襯墊有特定的引腳分佈需求，除非對整個封裝元件進行實質上的再設計，否則該引腳分佈不能被改變。而且顧客一般不願意去購買具有非標準的引腳佈局的零件。另外，封裝元件100的製造商可能需要使用特定的控制積體電路102和DP輸出。在此情形下，第2A圖-第2B圖所示的類型的替代可能是不現實的。
理想的情況是設計一種封裝，為集成雙通道共漏MOSFET封裝提供同樣或者更小的封裝，同時避免鍵合線交叉問題。最好能生產具有更薄的封裝厚度的封裝。最好能實施一種方法，該方法不需要改變控制積體電路的引腳分佈或者晶片襯墊佈局。如果該方法能被MOSFET的製造商實施則最理想了。
本發明提供了一種使用分立導電層重新選擇鍵合線路徑的半導體器件封裝，使用該種封裝的目的在於不改變控制積體電路的引腳分佈或者晶片襯墊佈局的情況下，而避免健合線的交叉問題。
為了達到上述目的，本發明提供了一種半導體封裝元件，包含：具有第一晶片鍵合襯墊和若干引腳的引線框架；一鍵合到第一晶片鍵合襯墊的第一半導體器件；所述的第一半導體器件包含一垂直分立半導體器件；以及一電絕緣導電線路，該電絕緣導電線路由設置在垂直分立半導體器件頂部的導電材料層中形成；其中，該導電線路被設置為提供第一鍵合線和第二鍵合線之間的導電路徑；所述的第一鍵合線將電絕緣導電線路的第一末端連接於若干引腳中的第一引腳，第二鍵合線連接於電絕緣導電線路的第二末端；所述的導電路徑設置在第三鍵合線的下方傳導，以避免第三鍵合線和其他鍵合線交叉；或者所述的導電路徑使得第一或第二鍵合 線的長度短於預設的最大長度。
所述的導電線路包含一金屬線路。
所述的導電線路包含一導電多晶矽線路。
所述的半導體封裝元件，還包含一個封裝物，該封裝物至少部分的覆蓋垂直分立半導體器件和引線框架。
所述的垂直分立半導體器件是一個垂直金屬氧化物半導體場效應電晶體。
所述的垂直分立半導體器件包含雙通道共漏金屬氧化物半導體場效應電晶體。
所述的半導體封裝元件還包含一個第二半導體器件，所述的第二鍵合線電耦合在導電線路的第二末端和第二半導體器件之間。
所述的第二半導體器件包含一個功率控制積體電路，所述的垂直分立半導體器件包含雙通道共漏金屬氧化物場效應電晶體。
所述的功率控制積體電路垂直堆疊在雙通道共漏金屬氧化物場效應電晶體的頂部上方。
所述的功率控制積體電路非導電地貼附設置在雙通道共漏金屬氧化物場效應電晶體的頂部上方。
所述的引線框架還包含一個第二晶片鍵合襯墊，該第一和第二晶片鍵合襯墊之間具有一橫向間距，所述的第二半導體器件鍵合到第二晶片鍵合襯墊。
所述的第一半導體器件是一個垂直分立金屬氧化物半導體場效應電晶體。
所述的第二半導體器件是一積體電路。
所述的位於導電線路下方的雙通道共漏金屬氧化物場效應電晶體區域還包含無源單元或者不包含單元。
所述的第一半導體器件的製造不需要額外的掩模步驟。
所述的導電線路的全部區域少於垂直分立金屬氧化物場效應電晶體的所有有源區域的5%。
所述的半導體封裝元件，還包含一個封裝物，該封裝物至少 部分的覆蓋垂直分立半導體器件、第二半導體器件和引線框架。
本發明還提供了一種電池保護封裝元件，包含：一引線框架；一電池功率控制積體電路；電耦合於電池功率控制積體電路的第一和第二共漏金屬氧化物半導體場效應電晶體；其中，所述的電池功率控制積體電路和第一和第二共漏金屬氧化物半導體場效應電晶體共同封裝到引線框架的晶片襯墊上，所述的功率控制積體電路垂直堆疊在第一和第二共漏金屬氧化物場效應電晶體的其中至少一個的頂部上方；所述的第一和/或第二金屬氧化物場效應電晶體包含一個或者多個電絕緣導電線路，該電絕緣導電線路形成於導電材料層中，所述導電線路被配置為提供第一鍵合線和第二鍵合線之間的導電路徑；所述的導電路徑設置在第三鍵合線的下方傳導，以避免第三鍵合線和另外兩個鍵合線之間的交叉，或者所述的導電路徑使得第一或第二鍵合線的長度短於預設的最大長度。
本發明還提供了一種形成半導體封裝元件的方法，包含：a)將垂直分立半導體器件貼附安裝到引線框架上；b)將積體電路非傳導地堆疊到垂直分立半導體器件的頂部上方；c)使用垂直分立半導體器件頂部未被功率控制積體電路覆蓋的一部分來形成一個導電路徑；d)將第一鍵合線貼附安裝到導電線路的第一末端，將第二鍵合線貼附到導電線路的第二末端，所述的第三鍵合線由導電線路上方穿過，以避免第三鍵合線和其他鍵合線之間的交叉，或者所述的導電線路使得第一和第二鍵合線的長度短於預設的最大長度。
所述的垂直分立半導體器件為一個垂直金屬氧化物半導體場效應電晶體。
本發明還提供了一種由若干層材料構成的分立半導體器件，其包含一個或多個有源器件區域以及一個或多個導電層；形成在半導體器件表面上的第一和第二鍵合線襯墊；以及由導電層中形成的導電線路；所述的導電線路電連接於第一和第二鍵合襯墊，提供了二者之間的導電路徑；所述的導電線路和生成該導電線路的導電層中的其他部分電絕 緣，該導電線路還與一個或多個有源器件區域電絕緣。
所述的器件是一個垂直半導體器件。
所述的器件是一個垂直分立金屬氧化物場效應電晶體。
所述的導電線路形成在一頂部金屬層中。
所述的導電線路金屬形成在和源極金屬同樣的頂部金屬層中，所述的頂部金屬層是圖案化的。
所述的導電線路形成在器件內部的導電多晶矽層中。
所述的導電線路提供了第一鍵合線和第二鍵合線之間的導電路徑，所述的導電路徑設置在第三鍵合線下方，以避免該第三鍵合線和其他鍵合線之間的交叉。
所述的導電線路提供了第一鍵合線和第二鍵合線之間的導電路徑，所述的導電路徑的尺寸和位置使得第一和第二鍵合線的長度短於預設的最大長度。
本發明具有以下優點：1.不需要改變控制積體電路的引腳分佈或者晶片襯墊佈局；2.避免了鍵合線的交叉問題；3.使鍵合線的長度小於預設的最大長度。
101、104、200、412、414‧‧‧晶片襯墊
102、202‧‧‧積體電路
106、108、206、208、408、410‧‧‧雙通道共漏金屬氧化物半導體場效應電晶體
109、110、112、113、114、115、116、122、210、212、213、214、215、216、222、304、306、404、406‧‧‧鍵合線
DP‧‧‧縮短延遲時間的測試引腳
VM‧‧‧電壓監視
VCC、VDD‧‧‧供應電壓
S1、S2‧‧‧源極襯墊
218、220、416‧‧‧引腳
CO、DO、VM‧‧‧襯墊
G1、G2‧‧‧柵極襯墊
201‧‧‧介質
203‧‧‧絕緣粘結層
302‧‧‧電絕緣導電線路
303‧‧‧末端襯墊
308、411、506‧‧‧源極金屬層
310、418‧‧‧封裝物
401‧‧‧功率積體電路
402、512‧‧‧導電線路
403‧‧‧引線框架
502‧‧‧有源單元區域
504、606‧‧‧無源/無單元區域
508‧‧‧源極觸點
510‧‧‧氧化物層
516‧‧‧半導體襯底
518‧‧‧背金屬層
524、616‧‧‧鈍化層
608、610‧‧‧絕緣層
612‧‧‧多晶矽線路
613‧‧‧電絕緣過孔
614‧‧‧鍵合襯墊
第1A圖-第1B圖是現有技術中半導體封裝元件的俯視圖；第2A圖是現有技術中另一個半導體封裝元件的俯視圖；第2B圖是第2A圖所示的半導體封裝沿B-B線的剖視圖；第3A圖是本發明的一個實施例中具有鍵合線路徑的半導體封裝元件的俯視圖；第3B圖是第3A圖所示的半導體封裝的剖視圖；第4圖是本發明的另一實施例中具有鍵合線路徑的半導體封裝的剖 視圖；第5圖是本發明的另一實施例中具有鍵合線路徑的MOSFET頂層結構的俯視圖；第6圖是本發明的另一實施例中具有鍵合線路徑的MOSFET頂層結構的俯視圖。
為了說明，雖然以下的詳細描述中包含很多具體細節，但本領域的普通技術人員都將理解對以下細節的許多變化和替換都在本發明的範圍之內。因此，以下描述的本發明的實施例並不喪失一般性，且並未對本發明的權利要求造成限制。
本發明的實施例通過使用一種半導體器件而克服了上述問題，該半導體器件包含電絕緣導電線路(conductive trace)，該電絕緣導電線路形成在位於器件上部的導電材料層上。導電線路被設置為提供在第一鍵合線和第二鍵合線之間的導電路徑。導電路徑位於第三鍵合線下方，因此避免了第三鍵合線和另外鍵合線交叉的情形。會與第三鍵合線交叉的鍵合線被第一鍵合線、第二鍵合線以及導電線路替代。作為選擇，或者說另外，導電路徑可能導致減少第一或者第二鍵合線的長度，使其短於預設的最大長度。
第3A圖是根據本發明的實施例所示的具有鍵合線路徑的半導體封裝元件300的俯視圖。該半導體封裝300和上述半導體封裝100的結構相似。如第3A圖所示，半導體封裝300包括貼附在晶片襯墊101上的雙通道共漏MOSFET 106和108，其中，該晶片襯墊101設置於引線框架104上。MOSFET 106和108可由單件半導體晶片製造得到，且具有相同的源極和柵極尺寸。雙通道MOSFET 106、108的源極和柵極佈局沿著這2個MOSFET的中心線對稱分佈。功率控制積體電路102堆疊在雙通道MOSFET 106、108之上。在優選實施例中，功率控制積體電路102可非傳導地堆疊在雙通道MOSFET 106、108之上。
功率控制積體電路102的用於供給電壓VDD的輸入襯墊通過鍵合線113連接到引線框架104的VCC引腳。輸入襯墊DP通過鍵合線109電連接DP引腳。功率控制積體電路102的輸出CO襯墊和輸出DO襯墊分別通過鍵合線114和115連接到MOSEFT 106、108的柵極襯墊G1、G2。功率控制積體電路102的VSS襯墊通過鍵合線116電連接VSS引腳。MOSFET 106的源極襯墊S1和MOSFET 108的源極襯墊S2通過若干鍵合線110和122分別電連接至OUTM引腳和VSS、VSS1引腳。
在本實施例中，電絕緣導電線路302，例如，金屬線路(metal trace)或者導電多線路(conductive poly trace)，形成在一個或兩個共漏MOSFET106、108的導電層之中。舉例說明，導電線路302形成在器件的頂部金屬層，如，源極金屬層之中。如第3A圖-第3B圖所示，線路302包括末端襯墊303(有時候被認為是鍵合線襯墊)，該末端襯墊303的大小和形狀設置為可以允許通過傳統鍵合技術來粘附鍵合線。導電線路302形成在導電層以及MOSFET內的有源器件區域之上且與其絕緣。
特別的，導電線路和導電層中的其他區域電絕緣，該導電線路形成於所述導電層中。例如，如果導電線路302形成在頂部金屬層中，則其和頂部金屬層的其他區域電絕緣。導電線路302可由鈍化層(passivation)覆蓋，僅僅末端襯墊303暴露在外，以用於和鍵合線鍵合。功率控制積體電路102的輸入襯墊VM通過鍵合線306、導電線路302和鍵合線304連接於引線框架104的VM引腳。此配置中，積體電路102上的DP襯墊和引線框架104的DP引腳之間的鍵合線，也就是鍵合線109，將不會與鍵合線306或鍵合線304相交叉。另外，線路302提供了位於鍵合線109下方的導電路徑。在第3A圖-第3B圖中所述的例子中，導電線路302提供了鍵合線304、306之間的導電路徑，其提供了引線框架104上的VM引腳和控制積體電路102上的VM輸入襯墊之間的電連接，且不違反禁止鍵合線交叉的鍵合規則，並且不需要改變控制積體電路102或引線框架104的引腳分佈。
第3B圖是第3A圖所示的半導體封裝的剖面圖。如第3B圖所示，導電線路302設置在雙通道共漏MOSFET106、108的頂表面，因 此，導電線路302和源極金屬層308共面，且和源極金屬層308絕緣。舉例說明，並且不作為限制，當源極金屬層在MOSFET106的製造過程中被圖案化時，導電線路302可由作為源極金屬層308的這一金屬層中形成。如第3B圖所示，導電線路302通過電絕緣材料(圖中未顯示)，例如氧化物(矽氧化物)或者氮化物(矽氮化物)和位於其下面的其他層電絕緣。該絕緣層也可使源極金屬308與MOSFET106、108的其中部分絕緣，而絕緣層具有開口(openings)使源極金屬308和MOSFET106、108的其他部分電連接，如標準MOSFET。第5圖所示為絕緣層的例子。導電線路302通過形成圖案化的溝槽與源極金屬層308絕緣，該圖案化溝槽穿過金屬層直至圍設在導電線路302周圍的絕緣材料，且將導電線路302同源極金屬層308的其餘部分物理上分隔。這些溝槽也可被另外的電絕緣材料填充。
MOSFET106的製造商在製造MOSFET106時使用與製造標準MOSFET(例如MOSFET 108)時同樣的製造工序。主要區別在於，使用不同的掩模來圖案化源極金屬層308，而在標準MOSFET，例如MOSFET108中使用標準掩模來圖案化源極金屬層。和不採用導電線路302的標準MOSFET的製造工藝相比，並不需要額外的掩模步驟。這在成本和效率上是很有利的。在一些情況下，有必要使位於線路302下的MOSFET單元絕緣或者無源(inactivate)。這需要改變一個或者多個另外的掩模層(例如，絕緣層掩模)。然而，製造MOSFET器件的基本制程會有些許改變。對MOSFET製造商來講，此種解決鍵合線鍵合問題的方法比控制積體電路102的再設計更容易實施且更便宜。導電線路302並沒有明顯降低MOSFET器件的性能，因為MOSFET中被影響的單元在總數單元中所占的百分比很小。確切百分比取決於總實際鍵合面積。但是少於總有源單元區域的百分之五。在另外一個情況下，使用多個導電線路，可能使用多於總有源單元區域的百分之五。
上述討論的實施例可有很多變化。例如，如第3B圖所示，有個可選的封裝物310，其覆蓋MOSFET106、108、控制積體電路102、鍵合線和晶片襯墊101，來構成一個封裝主體。另外，雖然第3A圖-第3B圖和本文其他地方所描述的MOSFET是形成有導電線路的半導體器件，但本 領域的普通技術人員都理解本發明的實施例包含在任何種類的垂直分立半導體器件上使用導電線路來解決鍵合線鍵合問題。適合的半導體器件的例子包括，但是不限制於場效應電晶體、二極體、絕緣柵雙極電晶體(IGBT)。而且，本發明適用於底部源極MOSFET，該MOSFET的漏極和柵極設置在其頂部，源極設置在其底部。這些半導體器件中的一些可能具有有效的導電層，和一個設置在該導電層以及器件有源半導體區域之間的絕緣層。例如，MOSFET器件通常具有一個源極金屬層，該源極金屬層可用來形成線路。該源極金屬層一般通過一個例如由氧化物構成的絕緣層，與部分的有源半導體層(例如，柵極)絕緣。絕緣層上具有開口以允許該開口內部與源極和本體區域接觸。其他的器件，例如二極體可能需要在有源半導體材料的上方設置額外的絕緣材料層，以及設置在該絕緣材料層上方的金屬層，並可在該金屬層中形成導電線路。控制積體電路也可被其他的器件替換，該器件和第一半導體器件(MOSFET或者其他)都需要對鍵合線進行重新鍵合(re-routing)。
第4圖是本發明的另一個實施例中，具有鍵合線路徑的半導體封裝400的剖視圖。該半導體封裝400和美國專利公佈的第2007/0145609號描述的發明類似。
如第4圖所示，半導體封裝400包括一個或者多個半導體器件，該半導體器件貼附並電連接到引線框架403的第一晶片襯墊414上。舉例說明，一對共漏MOSFET408、410可被鍵合到第一晶片襯墊上。一個第二半導體器件，例如，功率積體電路401，可被鍵合到引線框架的第二晶片襯墊412上。第一和第二晶片襯墊414和412之間具有橫向間距。絕緣導電線路402與MOSFET408、410的源極金屬層411共面且電絕緣。功率控制積體電路401上的導電襯墊通過鍵合線406、404電連接於引線框架403的引腳416，該鍵合線406、404之間通過導電線路402連接。該配置方法可以消除了上文所描述的鍵合線的交叉問題或避免違反禁止鍵合線超過預設最大長度的規定，例如大約200-300密爾的規定。在這個例子中，導電線路402提供了導電路徑，該導電路徑使得鍵合線404、406短於預設的最大長度，而仍然實現在積體電路401和引腳416之間的連接。封裝物418覆 蓋了MOSFET408、410、功率積體電路401、鍵合線、第一和第二晶片襯墊412、414，提供了一個封裝主體。
第5圖是本發明的另一個實施例中具有鍵合線路徑的MOSFET頂層結構的剖視圖。如第5圖所示，頂部源極金屬層506包括一個源極觸點508，該源極觸點508形成在MOSFET器件內部的有源單元區域502之上。此處所使用的術語單元(cell)一般涉及MOSFET器件內部的結構，該結構起到場效應電晶體的作用。在這個實施例中，以金屬線路形式存在的導電線路512形成在MOSFET器件的區域504之上的，該MOSFET器件包含無源單元或不包含單元(contain inactive cells and no cells)的。如果沒有電連接到該單元，則他們是無源的(inactive)。在有源區域中的氧化物層510上設有開口，該開口允許源極金屬506形成源極觸點508。在該實施例中，在導電線路512下的氧化物層510上沒有開口。作為替換或者另外，工藝掩模(process masks)能被改變，因此在導電線路512下沒有形成單元。導電線路512通過氧化物層510和無源區域或者無單元區域絕緣，可選的，還可進一步通過鈍化層524和源極金屬層506絕緣。有源單元區域502和無源/無單元區域504可形成在半導體襯底516上。背金屬層518沉積在襯底516的底表面。導電線路512沒有明顯降低MOSFET器件的性能，由於MOSFET中被影響的單元在總單元數中所占的百分比很小。確切百分比取決於總的實際鍵合面積。該總的實際鍵合面積被保持在一個最小值，且一般少於有源單元區域的百分之五。
第6圖是本發明另一個實施例中的具有鍵合線路徑的MOSFET頂層結構的剖視圖。在該實施例中，導電線路612由多晶矽層代替金屬層製成。該導電多晶矽線路612形成在包含無源單元或者不包含單元的區域606之上。線路612通過絕緣層608(例如氧化物)與無源單元區域/無單元區域606絕緣。電絕緣過孔(vias)613是由例如是金屬的導電材料填充，其穿過MOSFET形成以提供多晶矽線路和鍵合線襯墊614之間的電連接。絕緣層610(例如硼磷矽玻璃BPSG或四乙基原矽酸鹽TEOS)使得過孔613、鍵合襯墊614、多晶矽線路612與MOSFET的源極金屬(未顯示)絕緣。絕緣層608、610使金屬層與MOSFET的其中一部分電絕緣。 可選地鈍化層616形成在氧化物層610之上，且位於鍵合襯墊614之間，以及位於鍵合襯墊614和源極金屬(未顯示)之間。鍵合襯墊614和源極金屬可能由同樣的金屬層構成。多晶矽線路612和標準多晶矽ESD二極體或多晶矽電阻由同一層構成。對本領域的普通技術人員來說，如果多晶矽ESD二極體(或者多晶矽電阻)已經設置在器件上，該實施例則不需要任何額外的掩模步驟一一僅僅需要對一些已存在的掩模作些改變。多晶矽導電線路612沒有明顯降低MOSFET器件的性能，因為MOSFET中被影響的單元在總單元數中所占的百分比很小。確切百分比取決於總共的實際鍵合面積。
對上述的實施例，存在大量不同的可能的變化。例如，以上提到的解決方法可能使用DFN半導體封裝，此在美國專利申請公佈號20060145318中描述過。DFN是指一種非常流行並受歡迎的封裝，即雙側扁平無引腳封裝(dual flat non-lead package)。該方法還可以使用其他封裝形式實現。
如上文所討論的，晶片可能包含形成在導電材料層上的電絕緣導電線路。該導電線路可被配置為提供第一鍵合線和第二鍵合線之間的導電路徑。該導電路徑可在第三鍵合線下實現傳導，以此避免第一或者第二鍵合線和第三鍵合選之間的交叉。選擇地或者另外地，導電路徑導使得第一和第二鍵合線的長度短於預設的最大長度。
本發明的實施例還包含形成半導體封裝的方法。如第3A圖和第3B圖所示，該方法包含以下步驟：a)將垂直分立半導體器件貼附安裝在引線框架上；b)功率控制積體電路(IC)可不導電地堆疊在垂直分立半導體器件的上方；c)垂直分立半導體器件頂部上方未被功率控制積體電路覆蓋的部分可用于形成導電線路。注意本步驟可在步驟a)或步驟b)之前進行；第一鍵合線貼附安裝在導電線路的第一末端，第二鍵合線段貼附安裝在導電線路的第二末端。第三鍵合線在導電線路的上方穿過，因 此避免了第一或者第二鍵合線與第三鍵合線之間的交叉。
舉例說明，並且不作為限制，上文提到的垂直分立半導體器件可以是垂直MOSFET。該半導體封裝元件可為電池保護電路模組。
以上是本發明的優選實施方式的詳細描述，可以使用各種替代物、變形物和等效物。因此，本發明的範圍不應通過上文的描述確定，而是應該通過附後的權利要求及其等效內容的全部範圍確定。任何技術特徵不論是否優選都可以和任何其他不論是否優選的技術特徵組合。在附後的權利要求中，除非另有明確的指定，原文中的不定冠詞"A"或"An"指該冠詞之後的專案的數量為一個或多個。附後的權利要求不應解釋為其包括方法加功能的限制，除非這樣的限制在所給出的權利要求中明確地指出。
101、104‧‧‧晶片襯墊
102、202‧‧‧積體電路
106、108‧‧‧雙通道共漏金屬氧化物半導體 場效應電晶體
109、110、113、114、115、116、122、304、306‧‧‧鍵合線
302‧‧‧電絕緣導電線路
303‧‧‧末端襯墊
308‧‧‧源極金屬層
310‧‧‧封裝物
DP‧‧‧縮短延遲時間的測試引腳
VM‧‧‧電壓監視
VCC、VDD‧‧‧供應電壓
S1、S2‧‧‧源極襯墊

Claims (28)

  1. 一種半導體封裝元件，其特徵在於，包含：具有第一晶片鍵合襯墊和若干引腳的引線框架；一鍵合到第一晶片鍵合襯墊的第一半導體器件；所述的第一半導體器件包含一垂直分立半導體器件；以及一電絕緣導電線路，該電絕緣導電線路由設置在垂直分立半導體器件頂部的導電材料層中形成；其中，該導電線路被設置為提供第一鍵合線和第二鍵合線之間的導電路徑；所述的第一鍵合線將電絕緣導電線路的第一末端連接於若干引腳中的第一引腳，第二鍵合線連接於電絕緣導電線路的第二末端；所述的導電路徑設置在第三鍵合線的下方傳導，以避免第三鍵合線和其他鍵合線交叉；或者所述的導電路徑使得第一或第二鍵合線的長度短於預設的最大長度。
  2. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，所述的導電線路包含一金屬線路。
  3. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，所述的導電線路包含一導電多晶矽線路。
  4. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，還包含一個封裝物，該封裝物至少部分的覆蓋垂直分立半導體器件和引線框架。
  5. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，所述的垂直分立半導體器件是一個垂直金屬氧化物半導體場效應電 晶體。
  6. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，所述的垂直分立半導體器件包含雙通道共漏金屬氧化物半導體場效應電晶體。
  7. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，還包含一個第二半導體器件，所述的第二鍵合線電耦合在導電線路的第二末端和第二半導體器件之間。
  8. 如申請專利範圍第7項所述的半導體封裝元件，其特徵在於，所述的第二半導體器件包含一個功率控制積體電路，所述的垂直分立半導體器件包含雙通道共漏金屬氧化物場效應電晶體。
  9. 如申請專利範圍第8項所述的半導體封裝元件，其特徵在於，所述的功率控制積體電路垂直堆疊在雙通道共漏金屬氧化物場效應電晶體的頂部上方。
  10. 如申請專利範圍第9項所述的半導體封裝元件，其特徵在於，所述的功率控制積體電路非導電地貼附設置在雙通道共漏金屬氧化物場效應電晶體的頂部上方。
  11. 如申請專利範圍第7項所述的半導體封裝元件，其特徵在於，所述的引線框架還包含一個第二晶片鍵合襯墊，該第一和第二晶片鍵合襯墊之間具有一橫向間距，所述的第二半導體器件鍵合到第二 晶片鍵合襯墊。
  12. 如申請專利範圍第11項所述的半導體封裝元件，其特徵在於，所述的第一半導體器件是一個垂直分立金屬氧化物半導體場效應電晶體。
  13. 如申請專利範圍第12項所述的半導體封裝元件，其特徵在於，所述的第二半導體器件是一積體電路。
  14. 如申請專利範圍第6項所述的半導體封裝元件，其特徵在於，所述的位於導電線路下方的雙通道共漏金屬氧化物場效應電晶體區域還包含無源單元或者不包含單元。
  15. 如申請專利範圍第7項所述的半導體封裝元件，其特徵在於，所述的第一半導體器件的製造不需要額外的掩模步驟。
  16. 如申請專利範圍第1項所述的半導體封裝元件，其特徵在於，所述的導電線路的全部區域少於垂直分立金屬氧化物場效應電晶體的所有有源區域的5%。
  17. 如申請專利範圍第7項所述的半導體封裝元件，其特徵在於，還包含一個封裝物，該封裝物至少部分的覆蓋垂直分立半導體器件、第二半導體器件和引線框架。
  18. 一種電池保護封裝元件，其特徵在於，包含：一引線框架； 一電池功率控制積體電路；電耦合於電池功率控制積體電路的第一和第二共漏金屬氧化物半導體場效應電晶體；其中，所述的電池功率控制積體電路和第一和第二共漏金屬氧化物半導體場效應電晶體共同封裝到引線框架的晶片襯墊上，所述的功率控制積體電路垂直堆疊在第一和第二共漏金屬氧化物場效應電晶體的其中至少一個的頂部上方；所述的第一和/或第二金屬氧化物場效應電晶體包含一個或者多個電絕緣導電線路，該電絕緣導電線路形成於導電材料層中，所述導電線路被配置為提供第一鍵合線和第二鍵合線之間的導電路徑；所述的導電路徑設置在第三鍵合線的下方傳導，以避免第三鍵合線和另外兩個鍵合線之間的交叉，或者所述的導電路徑使得第一或第二鍵合線的長度短於預設的最大長度。
  19. 一種形成半導體封裝元件的方法，其特徵在於，包含：a)將垂直分立半導體器件貼附安裝到引線框架上；b)將積體電路非傳導地堆疊到垂直分立半導體器件的頂部上方；c)使用垂直分立半導體器件頂部未被功率控制積體電路覆蓋的一部分來形成一個導電路徑；d)將第一鍵合線貼附安裝到導電線路的第一末端，將第二鍵合線貼附到導電線路的第二末端，所述的第三鍵合線由導電線路上方穿過，以避免第三鍵合線和其他鍵合線之間的交叉，或者所述的導電線路使得第一和第二鍵合線的長度短於預設的最大長度。
  20. 如申請專利範圍第19項所述方法，其特徵在於，所述的垂直分立半導體器件為一個垂直金屬氧化物半導體場效應電晶體。
  21. 一種由若干層材料構成的分立半導體器件，其特徵在於，包含一個或多個有源器件區域以及一個或多個導電層；形成在半導體器件表面上的第一和第二鍵合線襯墊；以及由導電層中形成的導電線路；所述的導電線路電連接於第一和第二鍵合襯墊，提供了二者之間的導電路徑；所述的導電線路和生成該導電線路的導電層中的其他部分電絕緣，該導電線路還與一個或多個有源器件區域電絕緣。
  22. 如申請專利範圍第21項所述的器件，其特徵在於，所述的器件是一個垂直半導體器件。
  23. 如申請專利範圍第22項所述的器件，其特徵在於，所述的器件是一個垂直分立金屬氧化物場效應電晶體。
  24. 如申請專利範圍第21項所述的器件，其特徵在於，所述的導電線路形成在一頂部金屬層中。
  25. 如申請專利範圍第24項所述的器件，其特徵在於，所述的導電線路金屬形成在和源極金屬同樣的頂部金屬層中，所述的頂部金屬層是圖案化的。
  26. 如申請專利範圍第21項所述的導電線路，其特徵在於，所述的導電線路形成在器件內部的導電多晶矽層中。
  27. 如申請專利範圍第21項所述的器件，其特徵在於，所述的導電 線路提供了第一鍵合線和第二鍵合線之間的導電路徑，所述的導電路徑設置在第三鍵合線下方，以避免該第三鍵合線和其他鍵合線之間的交叉。
  28. 如申請專利範圍第21項所述的器件，其特徵在於，所述的導電線路提供了第一鍵合線和第二鍵合線之間的導電路徑，所述的導電路徑的尺寸和位置使得第一和第二鍵合線的長度短於預設的最大長度。
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