JP6420617B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、複数の半導体チップを並べて配置してパッケージ化した半導体装置に好適に利用できるものである。

ダイパッド上に半導体チップを搭載し、半導体チップのパッド電極とリードとをワイヤを介して電気的に接続し、それらを樹脂封止することにより、半導体パッケージ形態の半導体装置を製造することができる。

特開２０１２−８０１１８号公報（特許文献１）には、マイコンチップとＳＤＲＡＭチップとを並べて配置してパッケージ化した半導体装置に関する技術が記載されている。

特開２０１０−８０９１４号公報（特許文献２）には、パワー系半導体チップとコントローラ用半導体チップとを並べて配置してパッケージ化した半導体装置に関する技術が記載されている。

特開２００９−５４８５０号公報（特許文献３）には、ドライバＩＣチップ上にマイコンＩＣチップを実装したスタック型実装方式の半導体装置に関する技術が記載されている。

特開２０１２−８０１１８号公報 特開２０１０−８０９１４号公報 特開２００９−５４８５０号公報

複数の半導体チップを並べて配置してパッケージ化した半導体装置においても、できるだけ信頼性を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１半導体チップと、第２半導体チップと、複数のリードと、複数のワイヤと、それらを封止する封止体とを有している。前記第１半導体チップは、第１パッド、第２パッド、および前記第１パッドと前記第２パッドとを電気的に接続する第１配線を有し、前記第２半導体チップは、第３パッドを有している。前記第２半導体チップの前記第３パッドと前記第１半導体チップの前記第１パッドとは第１ワイヤを介して電気的に接続され、前記第１半導体チップの前記第２パッドは第１リードと第２ワイヤを介して電気的に接続されている。前記第１リードと前記第１半導体チップとの間の距離は、前記第１リードと前記第２半導体チップとの間の距離よりも小さい。そして、前記第１パッド、前記第２パッドおよび前記第１配線は、前記第１半導体チップ内に形成されているいずれの回路とも電気的に接続されていない。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

一実施の形態である半導体装置の上面図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の下面図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の部分拡大平面透視図である。 一実施の形態である半導体装置の説明図である。 一実施の形態である半導体装置の説明図である。 一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 一実施の形態である半導体装置の回路図である。 一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 図２０に示される半導体チップの部分拡大平面図である。 図２０に示される半導体チップの要部断面図である。 図２０に示される半導体チップの要部断面図である。 図２０に示される半導体チップの要部断面図である。 図２４の変形例を示す半導体チップの要部断面図である。 図２４の変形例を示す半導体チップの要部断面図である。 図２１の変形例を示す半導体チップの部分拡大平面図である。 図２１の変形例を示す半導体チップの部分拡大平面図である。 図２７および図２８のＥ−Ｅ線の位置での断面図である。 図２０の変形例を示す半導体チップのチップレイアウトを示す平面図である。 検討例の半導体装置の平面透視図である。 検討例の半導体装置の説明図である。 一実施の形態である半導体装置の説明図である。 図３３の一部を拡大して示した部分拡大平面図である。 一実施の形態である半導体装置の変形例を示す部分拡大平面透視図である。 一実施の形態である半導体装置の変形例を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態）
本発明の一実施の形態の半導体装置を図面を参照して説明する。

＜半導体装置（半導体パッケージ）の構造について＞
図１は、本発明の一実施の形態である半導体装置ＰＫＧの上面図であり、図２〜図４は、半導体装置ＰＫＧの平面透視図であり、図５は、半導体装置ＰＫＧの下面図（裏面図）であり、図６〜図８は、半導体装置ＰＫＧの断面図である。図２には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図３は、図２において、更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図４は、図３において、更に半導体チップＣＰ１，ＣＰ２を透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。なお、図１〜図４では、半導体装置ＰＫＧの向きは同じである。また、図２〜図４では、封止部ＭＲの外周の位置を点線で示してある。また、図１、図２および図５のＡ−Ａ線の位置での半導体装置ＰＫＧの断面が、図６にほぼ対応し、図１、図２および図５のＢ−Ｂ線の位置での半導体装置ＰＫＧの断面が、図７にほぼ対応し、図１、図２および図５のＣ−Ｃ線の位置での半導体装置ＰＫＧの断面が、図８にほぼ対応している。また、図９は、図２の一部を拡大した部分拡大平面透視図である。また、図３においては、半導体チップＣＰ１の辺ＳＤ３の延長線ＥＳを二点鎖線で示してある。

図１〜図９に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＱＦＰ（Quad Flat Package）形態の半導体装置である。以下、図１〜図９を参照しながら、半導体装置ＰＫＧの構成について説明する。

図１〜図９に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２を搭載するダイパッドＤＰと、導電体によって形成された複数のリードＬＤと、半導体チップＣＰ１，ＣＰ２の複数のパッド電極Ｐ１，Ｐ２と複数のリードＬＤとを電気的に接続する複数のワイヤＢＷと、これらを封止する封止部ＭＲとを有している。

封止体としての封止部（封止樹脂部、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。

封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している（図１および図５〜図８参照）。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。なお、平面視において、封止部ＭＲの各側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４は、封止部ＭＲの辺とみなすこともできる。

封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角に丸みを帯びさせることもできる。また、この矩形（平面矩形）の４つの角のうち、任意の角を落とすこともできる。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。

複数のリード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。

なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。

複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤとで構成されている。

封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ２から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ４から封止部ＭＲ外に突出している。

各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。

ダイパッド（チップ搭載部、タブ）ＤＰは、半導体チップＣＰ１および半導体チップＣＰ２を搭載するチップ搭載部である。ダイパッドＤＰの平面形状は、例えば矩形状に形成されている。半導体チップＣＰ１と半導体チップＣＰ２とは、ダイパッドＤＰ上に並んで配置され、封止部ＭＲは、ダイパッドＤＰの一部を封止し、複数のリードＬＤは、ダイパッドＤＰの周囲に配置されている。

ダイパッドＤＰは、側面ＭＲｃ１側の辺（側面）ＤＰ１と、側面ＭＲｃ２側の辺（側面）ＤＰ２と、側面ＭＲｃ３側の辺（側面）ＤＰ３と、側面ＭＲｃ４側の辺（側面）ＤＰ４と、を有している（図１、図３および図４参照）。ダイパッドＤＰの辺（側面）ＤＰ１は、封止部ＭＲの側面ＭＲｃ１に沿った辺（側面）であり、ダイパッドＤＰの辺（側面）ＤＰ２は、封止部ＭＲの側面ＭＲｃ２に沿った辺（側面）であり、ダイパッドＤＰの辺（側面）ＤＰ３は、封止部ＭＲの側面ＭＲｃ３に沿った辺（側面）であり、ダイパッドＤＰの辺（側面）ＤＰ４は、封止部ＭＲの側面ＭＲｃ４に沿った辺（側面）である。

封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤは、ダイパッドＤＰの辺（側面）ＤＰ１に沿って配置（配列）され、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤは、ダイパッドＤＰの辺（側面）ＤＰ２に沿って配置（配列）されている。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤは、ダイパッドＤＰの辺（側面）ＤＰ３に沿って配置（配列）され、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤは、ダイパッドＤＰの辺（側面）ＤＰ４に沿って配置（配列）されている。

すなわち、ダイパッドＤＰの辺（側面）ＤＰ１と封止部ＭＲの側面ＭＲｃ１との間に、封止部ＭＲの側面ＭＲｃ１に沿って、複数のリードＬＤ（のインナリード部）が配置（配列）され、ダイパッドＤＰの辺（側面）ＤＰ２と封止部ＭＲの側面ＭＲｃ２との間に、封止部ＭＲの側面ＭＲｃ２に沿って、複数のリードＬＤ（のインナリード部）が配置（配列）されている。また、ダイパッドＤＰの辺（側面）ＤＰ３と封止部ＭＲの側面ＭＲｃ３との間に、封止部ＭＲの側面ＭＲｃ３に沿って、複数のリードＬＤ（のインナリード部）が配置（配列）され、ダイパッドＤＰの辺（側面）ＤＰ４と封止部ＭＲの側面ＭＲｃ４との間に、封止部ＭＲの側面ＭＲｃ４に沿って、複数のリードＬＤ（のインナリード部）が配置（配列）されている。

封止部ＭＲの下面ＭＲｂでは、ダイパッドＤＰの下面（裏面）が露出されている。封止部ＭＲの上面ＭＲａでは、ダイパッドＤＰは露出されていない。

ダイパッドＤＰは導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧを構成するダイパッドＤＰおよび複数のリードＬＤが同じ材料（同じ金属材料）で形成されていれば、より好ましい。これにより、ダイパッドＤＰおよび複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。

ダイパッドＤＰの平面形状を構成する矩形の四隅には、それぞれ吊りリードＴＬが一体的に形成されている。各吊りリードＴＬは、ダイパッドＤＰと同じ材料によりダイパッドＤＰと一体的に形成されている。ダイパッドＤＰの外縁の四隅のそれぞれに、吊りリードＴＬが一体的に形成され、各吊りリードＴＬのダイパッドＤＰに接続されている側とは反対側の端部が平面矩形状の封止部ＭＲの四隅（角部）側面に達するまで、封止部ＭＲ内を延在している。吊りリードＴＬは、封止部ＭＲの形成後に封止部ＭＲから突出する部分が切断されており、吊りリードＴＬの切断により生じた切断面（端面）が封止部ＭＲの四隅側面で露出している。

ダイパッドＤＰの上面（主面）上には、半導体チップＣＰ１が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰに向けた状態で搭載されている（図２、図３、図６、図７および図９参照）。また、ダイパッドＤＰの上面（主面）上には、半導体チップＣＰ２が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰに向けた状態で搭載されている（図２、図３、図６、図８および図９参照）。ダイパッドＤＰの上面において、半導体チップＣＰ１が搭載された領域と半導体チップＣＰ２が搭載された領域とは、互いに離間しており、従って、半導体チップＣＰ１と半導体チップＣＰ２とは、平面視において、互いに離間している。

すなわち、半導体チップＣＰ１と半導体チップＣＰ２とは、ダイパッドＤＰの上面上に並んで配置されている。つまり、半導体チップＣＰ１と半導体チップＣＰ２とは、互いに積み重ねられてはおらず、ダイパッドＤＰの上面上に互いに離間して並んで配置されている。ダイパッドＤＰの平面寸法（平面積）は、半導体チップＣＰ１，ＣＰ２の各平面寸法（平面積）よりも大きく、平面視において、半導体チップＣＰ１および半導体チップＣＰ２は、ダイパッドＤＰの上面に内包されているが、半導体チップＣＰ１と半導体チップＣＰ２とは重なってはいない。

半導体チップＣＰ１の裏面は、接合材（接合材層、接着層）ＢＤ１を介してダイパッドＤＰの上面に接着（接合）されて固定され、半導体チップＣＰ２の裏面は、接合材（接合材層、接着層）ＢＤ２を介してダイパッドＤＰの上面に接着（接合）されて固定されている（図６〜図８参照）。半導体チップＣＰ１，ＣＰ２は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。

半導体チップＣＰ１は、その裏面（ダイパッドＤＰに接着される側の主面）に裏面電極ＢＥが形成されている（図６および図７参照）。このため、半導体チップＣＰ１を接着するための接合材ＢＤ１は導電性を有しており、この導電性の接合材ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥがダイパッドＤＰに接合されて固定されるとともに、電気的に接続されている。このため、ダイパッドＤＰから導電性の接合材ＢＤ１を介して半導体チップＣＰ１の裏面電極ＢＥに、所望の電位を供給することができる。半導体チップＣＰ１の裏面電極ＢＥは、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１に対応）のドレインに電気的に接続されている。接合材ＢＤ１は、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。

一方、半導体チップＣＰ２の裏面には裏面電極は形成されていない（図６および図７参照）。半導体チップＣＰ２を接着するための接合材ＢＤ２は、絶縁性を有することが好ましい。すなわち、接合材ＢＤ２は、絶縁性の接着材からなることが好ましい。これにより、ダイパッドＤＰと半導体チップＣＰ２とは、絶縁性の接合材ＢＤ２を介して絶縁されることになり、ダイパッドＤＰから導電性の接合材ＢＤ１を介して半導体チップＣＰ１の裏面電極ＢＥに供給する電位は、半導体チップＣＰ２の裏面には供給されなくなる。

ダイパッドＤＰは、半導体チップＣＰ１で発生した熱を放散するためのヒートシンクとしての機能を有することもできる。半導体チップＣＰ１で発生した熱は、接合材ＢＤ１を介してダイパッドＤＰに伝導され、封止部ＭＲから露出されるダイパッドＤＰの下面（裏面）から、半導体装置ＰＫＧの外部に放散することができる。半導体チップＣＰ１とダイパッドＤＰとの間に介在する接合材ＢＤ１は、導電性を有しているため、半導体チップＣＰ２とダイパッドＤＰとの間に介在する絶縁性の接合材ＢＤ２に比べて、熱伝導率が高くなる。半導体チップＣＰ１とダイパッドＤＰとの間に介在する接合材ＢＤ１の熱伝導率が高いことは、半導体チップＣＰ１で発生した熱を、接合材ＢＤ１およびダイパッドＤＰを介して半導体装置ＰＫＧの外部に放散させる上では、有利に作用する。

一方、半導体チップＣＰ２の発熱量は、半導体チップＣＰ１の発熱量よりも小さい。これは、後述のように、半導体チップＣＰ１は大電流が流れるパワートランジスタを内蔵しているのに対して、半導体チップＣＰ２は、そのようなパワートランジスタを内蔵しておらず、半導体チップＣＰ１に流れる電流に比べて、半導体チップＣＰ２に流れる電流が小さいためである。このため、半導体チップＣＰ２とダイパッドＤＰとの間に介在する接合材ＢＤ２が、絶縁性を有することで熱伝導率が低くなったとしても、半導体チップＣＰ２の発熱に関連した問題は生じにくい。

半導体チップＣＰ１，ＣＰ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップＣＰ１，ＣＰ２は、その厚さと交差する平面形状が矩形（四角形）である。

半導体チップＣＰ１は、ＩＰＤ（Intelligent Power Device）チップである。このため、詳細は後述するが、半導体チップＣＰ１は、パワートランジスタ（後述のパワーＭＯＳＦＥＴＱ１に対応）と、そのパワートランジスタを制御する制御回路（後述の制御回路ＣＬＣに対応）とを有している。半導体チップＣＰ２は、マイコンチップである。このため、半導体チップＣＰ２は、半導体チップＣＰ１（特に半導体チップＣＰ１の制御回路ＣＬＣ）を制御する回路を有しており、例えば演算回路（ＣＰＵ）やメモリ回路などを有している。半導体チップＣＰ２は、半導体チップＣＰ１を制御する制御用チップ（制御用の半導体チップ）として用いることができる。すなわち、半導体チップＣＰ２は、半導体チップＣＰ１を制御するための半導体チップである。

半導体チップＣＰ１は半導体チップＣＰ２よりも平面積が大きいが、この平面積の違いは、以下の理由からである。すなわち、半導体チップＣＰ２は、半導体装置ＰＫＧ全体の寸法を考慮して、できるだけ外形サイズを小さくしたい。これに対し、半導体チップＣＰ１は、パワートランジスタが形成されているが、このパワートランジスタでは、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗の低減は、パワートランジスタを構成する複数の単位トランジスタセルのチャネル幅を広げることで実現できる。このため、半導体チップＣＰ１の外形サイズは、半導体チップＣＰ２の外形サイズよりも大きくなっている。

半導体チップＣＰ１の表面（主面、上面）には、複数のパッド電極（パッド、ボンディングパッド、端子）Ｐ１が形成されている（図２、図３、図６、図７および図９参照）。なお、以下では、「パッド電極」を単に「パッド」と称する場合もある。また、半導体チップＣＰ２の表面（主面、上面）には、複数のパッド電極（パッド、ボンディングパッド、端子）Ｐ２が形成されている（図２、図３、図６、図８および図９参照）。

ここで、半導体チップＣＰ１において、互いに反対側に位置する２つの主面のうち、複数のパッド電極Ｐ１が形成されている側の主面を半導体チップＣＰ１の表面と呼び、この表面とは反対側でかつダイパッドＤＰに対向する側の主面を半導体チップＣＰ１の裏面と呼ぶものとする。同様に、半導体チップＣＰ２において、互いに反対側に位置する２つの主面のうち、複数のパッド電極Ｐ２が形成されている側の主面を半導体チップＣＰ２の表面と呼び、この表面とは反対側でかつダイパッドＤＰに対向する側の主面を半導体チップＣＰ２の裏面と呼ぶものとする。

半導体チップＣＰ１の表面は、辺（チップ辺）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を有する矩形状の平面形状を有している（図３および図９参照）。なお、半導体チップＣＰ１の表面において、辺ＳＤ１と辺ＳＤ３とは互いに対向し、辺ＳＤ２と辺ＳＤ４とは互いに対向し、辺ＳＤ１と辺ＳＤ３とは互いに平行で、辺ＳＤ２と辺ＳＤ４とは互いに平行で、辺ＳＤ１は辺ＳＤ２，ＳＤ４と直交し、辺ＳＤ３は辺ＳＤ２，ＳＤ４と直交している。

また、半導体チップＣＰ２の表面は、辺（チップ辺）ＳＤ５，ＳＤ６，ＳＤ７，ＳＤ８を有する矩形状の平面形状を有している（図３および図９参照）。なお、半導体チップＣＰ２の表面において、辺ＳＤ５と辺ＳＤ７とは互いに対向し、辺ＳＤ６と辺ＳＤ８とは互いに対向し、辺ＳＤ５と辺ＳＤ７とは互いに平行で、辺ＳＤ６と辺ＳＤ８とは互いに平行で、辺ＳＤ５は辺ＳＤ６，ＳＤ８と直交し、辺ＳＤ７は辺ＳＤ６，ＳＤ８と直交している。

半導体チップＣＰ１および半導体チップＣＰ２は、半導体チップＣＰ１の辺ＳＤ３と半導体チップＣＰ２の辺ＳＤ５とが対向するように、ダイパッドＤＰの上面上に搭載されている（図３および図９参照）。半導体チップＣＰ１の辺ＳＤ３と半導体チップＣＰ２の辺ＳＤ５とが対向しているが、半導体チップＣＰ１の辺ＳＤ３と半導体チップＣＰ２の辺ＳＤ５とは、略平行とすることができる。

半導体チップＣＰ１において、辺ＳＤ１は、封止部ＭＲの側面ＭＲｃ１に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ１に沿った辺でもある（図１、図３および図９参照）。また、半導体チップＣＰ１において、辺ＳＤ２は、封止部ＭＲの側面ＭＲｃ２に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ２に沿った辺でもある。また、半導体チップＣＰ１において、辺ＳＤ３は、封止部ＭＲの側面ＭＲｃ３に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ３に沿った辺でもある。また、半導体チップＣＰ１において、辺ＳＤ４は、封止部ＭＲの側面ＭＲｃ４に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ４に沿った辺でもある。また、半導体チップＣＰ２において、辺ＳＤ５は、封止部ＭＲの側面ＭＲｃ１に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ１に沿った辺でもある。また、半導体チップＣＰ２において、辺ＳＤ６は、封止部ＭＲの側面ＭＲｃ２に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ２に沿った辺でもある。また、半導体チップＣＰ２において、辺ＳＤ７は、封止部ＭＲの側面ＭＲｃ３に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ３に沿った辺でもある。また、半導体チップＣＰ２において、辺ＳＤ８は、封止部ＭＲの側面ＭＲｃ４に沿った辺であり、また、ダイパッドＤＰの辺（側面）ＤＰ４に沿った辺でもある。

ダイパッドＤＰの上面上において、半導体チップＣＰ１，ＣＰ２のうち、半導体チップＣＰ１が封止部ＭＲの側面ＭＲｃ１に近い側に配置され、半導体チップＣＰ２が封止部ＭＲの側面ＭＲｃ３に近い側に配置されている。すなわち、ダイパッドＤＰの上面上において、半導体チップＣＰ１，ＣＰ２のうち、半導体チップＣＰ１がダイパッドＤＰの辺（側面）ＤＰ１に近い側に配置され、半導体チップＣＰ２がダイパッドＤＰの辺（側面）ＤＰ３に近い側に配置されている。つまり、平面視において、封止部ＭＲの側面ＭＲｃ１と半導体チップＣＰ２との間に半導体チップＣＰ１が配置され、封止部ＭＲの側面ＭＲｃ３と半導体チップＣＰ１との間に半導体チップＣＰ２が配置されている。言い換えると、平面視において、ダイパッドＤＰの辺ＤＰ１と半導体チップＣＰ２との間に半導体チップＣＰ１が配置され、ダイパッドＤＰの辺ＤＰ３と半導体チップＣＰ１との間に半導体チップＣＰ２が配置されている。

平面視において、半導体チップＣＰ１の辺ＳＤ１は、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤ（のインナリード部）と対向し、半導体チップＣＰ１の辺ＳＤ２は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤ（のインナリード部）と対向している。また、半導体チップＣＰ１の辺ＳＤ３は、半導体チップＣＰ２の辺ＳＤ５と対向し、半導体チップＣＰ１の辺ＳＤ４は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤ（のインナリード部）と対向している。また、平面視において、半導体チップＣＰ２の辺ＳＤ５は、半導体チップＣＰ１の辺ＳＤ３と対向し、半導体チップＣＰ２の辺ＳＤ６は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤ（のインナリード部）と対向している。また、半導体チップＣＰ２の辺ＳＤ７は、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤ（のインナリード部）と対向し、半導体チップＣＰ２の辺ＳＤ８は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤ（のインナリード部）と対向している。

このため、半導体チップＣＰ１の辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４のうち、辺ＳＤ１は、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤに対向する側の辺であり、辺ＳＤ２は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに対向する側の辺である。また、半導体チップＣＰ１の辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４のうち、辺ＳＤ３は、半導体チップＣＰ２（の辺ＳＤ５）に対向する側の辺であり、辺ＳＤ４は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに対向する側の辺である。また、半導体チップＣＰ２の辺ＳＤ５，ＳＤ６，ＳＤ７，ＳＤ８のうち、辺ＳＤ５は、半導体チップＣＰ１（の辺ＳＤ３）に対向する側の辺であり、辺ＳＤ６は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに対向する側の辺である。また、半導体チップＣＰ２の辺ＳＤ５，ＳＤ６，ＳＤ７，ＳＤ８のうち、辺ＳＤ７は、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤに対向する側の辺であり、辺ＳＤ８は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに対向する側の辺である。

半導体チップＣＰ１，ＣＰ２の複数のパッド電極Ｐ１，Ｐ２と、複数のリードＬＤと、が、複数のワイヤ（ボンディングワイヤ）ＢＷを介してそれぞれ電気的に接続され、また、半導体チップＣＰ１の複数のパッド電極Ｐ１と半導体チップＣＰ２の複数のパッド電極Ｐ２とが、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。

つまり、半導体チップＣＰ１の複数のパッド電極Ｐ１は、ワイヤＢＷを介してリードＬＤに電気的に接続されたパッド電極Ｐ１と、ワイヤＢＷを介して半導体チップＣＰ２のパッド電極Ｐ２に電気的に接続されたパッド電極Ｐ１とからなる。また、半導体チップＣＰ２の複数のパッド電極Ｐ２は、ワイヤＢＷを介してリードＬＤに電気的に接続されたパッド電極Ｐ２と、ワイヤＢＷを介して半導体チップＣＰ１のパッド電極Ｐ１に電気的に接続されたパッド電極Ｐ２とからなる。また、半導体装置ＰＫＧは、複数のワイヤＢＷを有しているが、それら複数のワイヤＢＷは、半導体チップＣＰ１のパッド電極Ｐ１とリードＬＤとを電気的に接続するワイヤＢＷと、半導体チップＣＰ２のパッド電極Ｐ２とリードＬＤとを電気的に接続するワイヤＢＷと、半導体チップＣＰ１のパッド電極Ｐ１と半導体チップＣＰ２のパッド電極Ｐ２とを電気的に接続するワイヤＢＷとからなる。

このため、半導体チップＣＰ１のパッド電極Ｐ１とリードＬＤとを接続するワイヤＢＷにおいては、各ワイヤＢＷの一端は、半導体チップＣＰ１のパッド電極Ｐ１に接続され、各ワイヤＢＷの他端は、リードＬＤに接続されており、それによって、半導体チップＣＰ１のパッド電極Ｐ１とリードＬＤとがワイヤＢＷを介して電気的に接続される。また、半導体チップＣＰ２のパッド電極Ｐ２とリードＬＤとを接続するワイヤＢＷにおいては、各ワイヤＢＷの一端は、半導体チップＣＰ２のパッド電極Ｐ２に接続され、各ワイヤＢＷの他端は、リードＬＤに接続されており、それによって、半導体チップＣＰ２のパッド電極Ｐ２とリードＬＤとがワイヤＢＷを介して電気的に接続される。また、半導体チップＣＰ１のパッド電極Ｐ１と半導体チップＣＰ２のパッド電極Ｐ２とを接続するワイヤＢＷにおいては、各ワイヤＢＷの一端は、半導体チップＣＰ１のパッド電極Ｐ１に接続され、各ワイヤＢＷの他端は、半導体チップＣＰ２のパッド電極Ｐ２に接続され、それによって、パッド電極Ｐ１とパッド電極Ｐ２とがワイヤＢＷを介して電気的に接続される。

なお、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうち、辺ＳＤ１に沿って配置された複数のパッド電極Ｐ１は、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうち、辺ＳＤ２に沿って配置された複数のパッド電極Ｐ１は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうち、辺ＳＤ４に沿って配置された複数のパッド電極Ｐ１は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうち、辺ＳＤ６に沿って配置された複数のパッド電極Ｐ２は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうち、辺ＳＤ７に沿って配置された複数のパッド電極Ｐ２は、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうち、辺ＳＤ８に沿って配置された複数のパッド電極Ｐ２は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１のうちの辺ＳＤ３に沿って配置された複数のパッド電極Ｐ１と、半導体チップＣＰ２の表面に形成された複数のパッド電極Ｐ２のうちの辺ＳＤ５に沿って配置された複数のパッド電極Ｐ２とは、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。

また、半導体チップＣＰ１の表面に形成された複数のパッド電極Ｐ１は、複数のソース用パッド電極Ｐ１Ｓを含んでいる（図９参照）。半導体チップＣＰ１の表面において、ソース用パッド電極Ｐ１Ｓは、辺ＳＤ１に沿って複数配置されており、それぞれ、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤにワイヤＢＷを介して電気的に接続されている。このため、ソース用パッド電極Ｐ１Ｓは、ワイヤＢＷを介してリードＬＤに電気的に接続されたパッド電極Ｐ１に含まれている。ソース用パッド電極Ｐ１Ｓは、ソース用のパッド電極（パッド、ボンディングパッド）であり、半導体チップＣＰ１内に形成されたパワートランジスタ（後述のパワーＭＯＳＦＥＴＱ１に対応）のソースに電気的に接続されている。ソース用パッド電極Ｐ１Ｓは、半導体チップＣＰ１の表面において、辺ＳＤ１に沿って複数配置することができるが、辺ＳＤ１からある程度離間して配置することもできる。

ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。

上述のように、ワイヤＢＷには、半導体チップＣＰ１のパッド電極Ｐ１とリードＬＤとを電気的に接続するワイヤＢＷと、半導体チップＣＰ２のパッド電極Ｐ２とリードＬＤとを電気的に接続するワイヤＢＷと、半導体チップＣＰ１のパッド電極Ｐ１と半導体チップＣＰ２のパッド電極Ｐ２とを電気的に接続するワイヤＢＷとがある。

半導体装置ＰＫＧが有する複数のワイヤＢＷ（図２に示されるワイヤＢＷに対応）において、全てのワイヤＢＷを同じ太さ（直径）にすることもできる。しかしながら、半導体装置ＰＫＧが有する複数のワイヤＢＷ（図２に示されるワイヤＢＷに対応）において、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷ（図１０に示されるワイヤＢＷに対応）の太さ（直径）を、他のワイヤＢＷ（図１１に示されるワイヤＢＷに対応）の太さ（直径）よりも大きくすれば、より好ましい。すなわち、半導体装置ＰＫＧが有する複数のワイヤＢＷ（図２に示されるワイヤＢＷに対応）のうち、ソース用パッド電極Ｐ１Ｓに接続されたワイヤＢＷ（図１０に示されるワイヤＢＷに対応）の太さ（直径）を、ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１，Ｐ２に接続されたワイヤＢＷ（図１１に示されるワイヤＢＷに対応）の太さ（直径）よりも大きくすれば、より好ましい。

ここで、図１０および図１１は、本実施の形態の半導体装置ＰＫＧの説明図である。このうち、図１０は、上記図２において、ワイヤＢＷのうち、太さ（直径）が大きなワイヤＢＷは図示し、太さ（直径）が小さなワイヤＢＷは図示を省略したものであり、図１１は、上記図２において、ワイヤＢＷのうち、太さ（直径）が大きなワイヤＢＷは図示を省略し、太さ（直径）が小さなワイヤＢＷは図示したものである。すなわち、図２に示されるワイヤＢＷのうち、太さ（直径）が大きなワイヤＢＷを示したものが図１０であり、太さ（直径）が小さなワイヤＢＷを示したものが図１１である。従って、図２に示される複数のワイヤＢＷのうち、図１０に示されるワイヤＢＷの太さ（直径）は、図１１に示されるワイヤＢＷの太さ（直径）よりも、大きくなっている。そうする理由は、次のようなものである。

すなわち、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷ（図１０に示されるワイヤＢＷに対応）は、他のワイヤＢＷ（図１１に示されるワイヤＢＷに対応）に比べて大きな電流が流れるため、太さ（直径）を大きくすることで、抵抗を低減してロス（損失）をすくなくすることができる。一方、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷ以外のワイヤＢＷ（図１１に示されるワイヤＢＷに対応）については、それほど大きな電流は流れないため、ワイヤＢＷの太さ（直径）を小さくすることで、そのワイヤＢＷに接続されるパッド電極Ｐ１，Ｐ２の寸法を小さくすることが可能になり、半導体チップＣＰ１，ＣＰ２の小型化に有利となる。一例を挙げれば、ソース用パッド電極Ｐ１Ｓに接続されたワイヤＢＷ（図１０に示されるワイヤＢＷに対応）の直径を３５μｍ程度とし、ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１，Ｐ２に接続されたワイヤＢＷ（図１１に示されるワイヤＢＷに対応）の直径は、２０μｍ程度とすることができる。

ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。

また、上述のように、ソース用パッド電極Ｐ１Ｓに接続されたワイヤＢＷ（図１０に示されるワイヤＢＷに対応）については、太さ（直径）を大きくするとともに銅ワイヤを使用し、ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１，Ｐ２に接続されたワイヤＢＷ（図１１に示されるワイヤＢＷに対応）については、太さ（直径）を小さくするとともに金ワイヤを使用することもできる。つまり、ソース用パッド電極Ｐ１Ｓに接続されたワイヤＢＷ（図１０に示されるワイヤＢＷに対応）と、ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１，Ｐ２に接続されたワイヤＢＷ（図１１に示されるワイヤＢＷに対応）とで材料を異ならせ、前者については、直径が大きな銅（Ｃｕ）ワイヤを使用し、後者については直径が小さな金（Ａｕ）ワイヤを使用することができる。直径が大きなワイヤＢＷ（すなわちソース用パッド電極Ｐ１Ｓに接続されたワイヤＢＷ）には、銅（Ｃｕ）ワイヤを使用することで、半導体装置ＰＫＧの製造コストを抑制することができる。また、直径が小さなワイヤＢＷ（すなわちソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１，Ｐ２に接続されたワイヤＢＷ）には、金（Ａｕ）ワイヤを使用することで、そのワイヤＢＷを接続するパッド電極Ｐ１，Ｐ２の寸法を小さくしたとしても、小さなパッド電極Ｐ１，Ｐ２に対してワイヤＢＷを容易かつ的確に接続することができるようになる。これは、小さなパッドに対しては、銅ワイヤよりも金ワイヤの方が接続しやすいためである。これにより、製造コストを抑制しながら、ワイヤＢＷの接続信頼性の向上を図ることができる。

また、パッド電極Ｐ１，Ｐ２の寸法などの面で、パッド電極Ｐ１，Ｐ２に対して銅ワイヤを接続することに問題がなければ、ソース用パッド電極Ｐ１Ｓに接続されたワイヤＢＷだけでなく、ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１，Ｐ２に接続されたワイヤＢＷについても銅（Ｃｕ）ワイヤを使用することができる。すなわち、半導体装置ＰＫＧが有する全てのワイヤＢＷについて、銅（Ｃｕ）ワイヤを使用することもできる。これにより、半導体装置ＰＫＧの製造コストを更に抑制することができる。

また、本実施の形態では、半導体チップＣＰ１において、図９に示されるように、半導体チップＣＰ１が有する複数のパッド電極Ｐ１のうちの複数のパッド電極Ｐ１ａと、半導体チップＣＰ１が有する複数のパッド電極Ｐ１のうちの複数のパッド電極Ｐ１ｂとが、半導体チップＣＰ１の内部配線ＮＨを介してそれぞれ電気的に接続されている。そして、半導体チップＣＰ１の複数のパッド電極Ｐ１ａは、半導体チップＣＰ２の複数のパッド電極Ｐ２のうちの複数のパッド電極Ｐ２ａに、複数のワイヤＢＷ（ＢＷ１）を介してそれぞれ電気的に接続され、また、半導体チップＣＰ１の複数のパッド電極Ｐ１ｂは、複数のリードＬＤに、複数のワイヤＢＷ（ＢＷ２）を介してそれぞれ電気的に接続されている。

ここで、半導体装置ＰＫＧが有する複数のワイヤＢＷのうち、半導体チップＣＰ１のパッド電極Ｐ１ａと半導体チップＣＰ２のパッド電極Ｐ２ａとの間を電気的に接続するワイヤＢＷを、符号ＢＷ１を付してワイヤＢＷ１と称し、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤとを電気的に接続するワイヤＢＷを、符号ＢＷ２を付してワイヤＢＷ２と称することとする。各ワイヤＢＷ１の一端は、半導体チップＣＰ１のパッド電極Ｐ１ａに接続され、各ワイヤＢＷ１の他端は、半導体チップＣＰ２のパッド電極Ｐ２ａに接続されている。また、各ワイヤＢＷ２の一端は、半導体チップＣＰ１のパッド電極Ｐ１ｂに接続され、各ワイヤＢＷ２の他端は、リードＬＤ（後述のリードＬＤ１）に接続されている。

内部配線ＮＨは、半導体チップＣＰ１内に形成され、かつ、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとの間を電気的に接続する配線であり、パッド電極Ｐ１ａと半導体チップＣＰ１内の回路とを接続する配線ではなく、また、パッド電極Ｐ１ｂと半導体チップＣＰ１内の回路とを接続する配線でもない。半導体チップＣＰ１において、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとの間を接続する内部配線ＮＨは、半導体チップＣＰ１内のいずれの回路とも電気的に接続されていない。従って、半導体チップＣＰ１において、パッド電極Ｐ１ａと、パッド電極Ｐ１ｂと、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとの間を接続する内部配線ＮＨとは、半導体チップＣＰ１内のいずれの回路とも電気的に接続されていない。なお、半導体チップＣＰ１において、内部配線ＮＨは、後述の保護膜１３で覆われているため、露出されていない。

そして、内部配線ＮＨを介して互いに電気的に接続されたパッド電極Ｐ１ａ，Ｐ１ｂのうち、パッド電極Ｐ１ａが、ワイヤＢＷ１を介して半導体チップＣＰ２のパッド電極Ｐ２ａと電気的に接続され、パッド電極Ｐ１ｂが、ワイヤＢＷ２を介してリードＬＤ（後述のリードＬＤ１）と電気的に接続されている。このため、半導体チップＣＰ２の各パッド電極Ｐ２ａは、ワイヤＢＷ１を経由して半導体チップＣＰ１のパッド電極Ｐ１ａに電気的に接続され、更に半導体チップＣＰ１の内部配線ＮＨを経由して半導体チップＣＰ１のパッド電極Ｐ１ｂに電気的に接続され、更にワイヤＢＷ２を経由してリードＬＤ（後述のリードＬＤ１）に電気的に接続されている。従って、半導体チップＣＰ２の各パッド電極Ｐ２ａは、ワイヤＢＷ１と、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨおよびパッド電極Ｐ１ｂと、ワイヤＢＷ２とを介して、半導体装置ＰＫＧのリードＬＤ（後述のリードＬＤ１）に電気的に接続されることになる。

半導体チップＣＰ２において、パッド電極Ｐ２ａは、半導体チップＣＰ１に対向する辺である辺ＳＤ５側に配置され、半導体チップＣＰ１において、パッド電極Ｐ１ａは、半導体チップＣＰ２に対向する辺である辺ＳＤ３側に配置されている。このため、半導体チップＣＰ１においてパッド電極Ｐ１ａが配置された側の辺ＳＤ３と、半導体チップＣＰ２においてパッド電極Ｐ２ａが配置された側の辺ＳＤ５とは、互いに対向しているため、半導体チップＣＰ１の各パッド電極Ｐ１ａと半導体チップＣＰ２の各パッド電極Ｐ２ａとを、ワイヤＢＷ１で容易かつ的確に接続することができる。

また、半導体チップＣＰ１において、パッド電極Ｐ１ａが配置された辺（ここでは辺ＳＤ３）と、パッド電極Ｐ１ｂが配置された辺（ここでは辺ＳＤ２，ＳＤ４）とは、相違している。すなわち、半導体チップＣＰ１において、パッド電極Ｐ１ａは、半導体チップＣＰ２に対向する辺ＳＤ３側に配置され、パッド電極Ｐ１ｂは、半導体チップＣＰ１に対向する辺ＳＤ３以外の辺（ここでは辺ＳＤ２，ＳＤ４）側に配置されている。

半導体チップＣＰ１において、辺ＳＤ２側に配置されたパッド電極Ｐ１ｂは、封止部ＭＲの側面ＭＲｃ２側に配置されたリードＬＤ（すなわち辺ＳＤ２に対向する側に配置されたリードＬＤ）に、ワイヤＢＷを介して接続されている。また、辺ＳＤ４側に配置されたパッド電極Ｐ１ｂは、封止部ＭＲの側面ＭＲｃ４側に配置されたリードＬＤ（すなわち辺ＳＤ４に対向する側に配置されたリードＬＤ）に、ワイヤＢＷ２を介して接続されている。このため、半導体チップＣＰ１の各パッド電極Ｐ１ｂとリードＬＤとを、ワイヤＢＷ２で容易かつ的確に接続することができる。

なお、図９の場合は、半導体チップＣＰ１において、６つのパッド電極Ｐ１ａと６つのパッド電極Ｐ１ｂとがそれぞれ内部配線ＮＨを介して電気的に接続されている。そして、半導体チップＣＰ１の６つのパッド電極Ｐ１ｂが６つのリードＬＤ１とそれぞれワイヤＢＷ２を介して電気的に接続され、半導体チップＣＰ１の６つのパッド電極Ｐ１ａが半導体チップＣＰ２の６つのパッド電極Ｐ２ａとそれぞれワイヤＢＷ１を介して電気的に接続されている。従って、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線との組が、合計６組、半導体チップＣＰ１に設けられている。

しかしながら、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとの組は、半導体チップＣＰ１に１組以上設けられることが必要であるが、その数は６組に限定されない。すなわち、半導体装置ＰＫＧにおいて、パッド電極Ｐ２ａ、ワイヤＢＷ１、パッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂ、ワイヤＢＷ２およびリードＬＤ１からなる導電経路は、図２および図９の場合は合計６つ設けられているが、６つに限定されず、１つ以上設けられている。

＜半導体装置の製造工程について＞
次に、上記図１〜図９に示される半導体装置ＰＫＧの製造工程について説明する。図１２は、上記図１〜図９に示される半導体装置ＰＫＧの製造工程を示すプロセスフロー図である。また、図１３〜図１８は、半導体装置ＰＫＧの製造工程中の断面図である。なお、図１３〜図１８には、上記図６に相当する断面が示されている。

半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦおよび半導体チップＣＰ１，ＣＰ２を準備する（図１２のステップＳ１）。

図１３に示されるように、リードフレームＬＦは、フレーム枠（図示せず）と、フレーム枠に連結された複数のリードＬＤと、フレーム枠に複数の上記吊りリードＴＬ（図示せず）を介して連結されたダイパッドＤＰとを、一体的に有している。

ステップＳ１では、リードフレームＬＦの準備と、半導体チップＣＰ１の準備と、半導体チップＣＰ２の準備とは、いずれの順序で行ってもよく、また、同時に行ってもよい。

次に、半導体チップＣＰ１のダイボンディング工程を行って、図１４に示されるように、リードフレームのダイパッドＤＰ上に半導体チップＣＰ１を導電性の接合材ＢＤ１を介して搭載して接合する（図１２のステップＳ２）。すなわち、ステップＳ２では、半導体チップＣＰ１の裏面電極ＢＥを、導電性の接合材ＢＤ１を介してダイパッドＤＰに接合する。

ステップＳ２は、例えば次のようにして行うことができる。すなわち、まず、ダイパッドＤＰの上面の半導体チップＣＰ１搭載予定領域に導電性の接合材ＢＤ１を供給する。接合材ＢＤ１は、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接着材などからなる。それから、ダイパッドＤＰの上面上に接合材ＢＤ１を介して半導体チップＣＰ１を搭載する。その後、接合材ＢＤ１を熱処理などにより硬化させる。これにより、半導体チップＣＰ１は、リードフレームのダイパッドＤＰ上に接合材ＢＤ１を介して搭載されて固定される。接合材ＢＤ１として、半田を用いることも可能であり、その場合は、半導体チップＣＰ１の搭載後に、半田リフロー処理を行えばよい。

次に、半導体チップＣＰ２のダイボンディング工程を行って、図１５に示されるように、リードフレームのダイパッドＤＰ上に半導体チップＣＰ２を絶縁性の接合材ＢＤ２を介して搭載して接合する（図１２のステップＳ３）。すなわち、ステップＳ３では、半導体チップＣＰ２の裏面を、絶縁性の接合材ＢＤ２を介してダイパッドＤＰに接合する。

ステップＳ３は、例えば次のようにして行うことができる。すなわち、まず、ダイパッドＤＰの上面の半導体チップＣＰ２搭載予定領域に絶縁性の接合材ＢＤ２を供給する。接合材ＢＤ２は、例えば絶縁性ペースト型の接着材などからなる。それから、ダイパッドＤＰの上面上に接合材ＢＤ２を介して半導体チップＣＰ２を搭載する。その後、接合材ＢＤ２を熱処理などにより硬化させる。これにより、半導体チップＣＰ２は、リードフレームのダイパッドＤＰ上に接合材ＢＤ２を介して搭載されて固定される。

ステップＳ２の半導体チップＣＰ１のダイボンディング工程とステップＳ３の半導体チップＣＰ２のダイボンディング工程とは、どちらを先に行うことも可能であるが、ステップＳ２の半導体チップＣＰ１のダイボンディング工程を先に行った後に、ステップＳ３の半導体チップＣＰ２のダイボンディング工程を行うことが、より好ましい。その理由は、次のようなものである。

すなわち、半導体チップＣＰ１は、裏面電極ＢＥを有しており、その裏面電極ＢＥをダイパッドＤＰに電気的に接続する必要がある。一方、半導体チップＣＰ２は、裏面電極は有しておらず、半導体チップＣＰ２はダイパッドＤＰに電気的に接続する必要はない。このため、ダイパッドＤＰに対する半導体チップＣＰ１の接合の信頼性の要求水準は、ダイパッドＤＰに対する半導体チップＣＰ２の接合の信頼性の要求水準よりも高い。また、２つの半導体チップ（ＣＰ１，ＣＰ２）をダイパッドＤＰ上にダイボンディングする場合、先に行うダイボンディング工程でダイパッドＤＰの表面が酸化したり、あるいはダイパッドＤＰの表面の汚染が生じる虞があるため、先に行うダイボンディング工程よりも後から行うダイボンディング工程の方が、半導体チップの接合の信頼性が低くなりやすい。このため、半導体チップＣＰ１，ＣＰ２のうち、より高い接合信頼性が要求される半導体チップＣＰ１を先にダイパッドＤＰ上に導電性の接合材ＢＤ１を介して接合してから、その後で、半導体チップＣＰ２をダイパッドＤＰ上に絶縁性の接合材ＢＤ２を介して接合する。これにより、半導体チップＣＰ１の裏面電極ＢＥとダイパッドＤＰとの電気的接続の信頼性を向上させることができるため、半導体装置ＰＫＧの信頼性を、より向上させることができる。このため、先にステップＳ２を行ってから、その後でステップＳ３を行うことが好ましい。

次に、図１６に示されるように、ワイヤボンディング工程を行う（図１２のステップＳ４）。

このステップＳ４では、半導体チップＣＰ１の複数のパッド電極Ｐ１とリードフレームＬＦの複数のリードＬＤとの間、半導体チップＣＰ２の複数のパッド電極Ｐ２とリードフレームＬＦの複数のリードＬＤとの間、および、半導体チップＣＰ１の複数のパッド電極Ｐ１と半導体チップＣＰ２の複数のパッド電極Ｐ２との間を、複数のワイヤＢＷを介してそれぞれ電気的に接続する。

上述のように、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳとリードＬＤとを接続するワイヤＢＷの太さ（直径）を、他のワイヤＢＷの太さ（直径）よりも大きくする場合は、ステップＳ４では、ワイヤボンディング工程を２段階で行うことが好ましい。すなわち、まず１段階目として、直径が大きなワイヤＢＷを用いるワイヤボンディングを行ってから、２段階目として、直径が小さなワイヤＢＷを用いるワイヤボンディングを行う。

具体的には、まず１段階目として、上記図１０に示されるワイヤＢＷについてのワイヤボンディングを行う。これにより、半導体チップＣＰ１の複数のソース用パッド電極Ｐ１Ｓと複数のリードＬＤとの間を、直径が大きなワイヤＢＷを介してそれぞれ電気的に接続する。その後、上記図１１に示されるワイヤＢＷについてのワイヤボンディングを行う。これにより、ソース用パッド電極Ｐ１Ｓ以外の半導体チップＣＰ１の複数のパッド電極Ｐ１と複数のリードＬＤとの間、半導体チップＣＰ２の複数のパッド電極Ｐ２と複数のリードＬＤとの間、および、半導体チップＣＰ１の複数のパッド電極Ｐ１と半導体チップＣＰ２の複数のパッド電極Ｐ２との間を、直径が小さなワイヤＢＷを介してそれぞれ電気的に接続する。

直径が大きなワイヤよりも直径が小さなワイヤの方が変形しやすい。このため、ステップＳ４において、先に、直径が大きなワイヤＢＷを用いるワイヤボンディングを行ってから、その後で、直径が小さなワイヤＢＷを用いるワイヤボンディングを行うことにより、ステップＳ４のワイヤボンディング工程でワイヤＢＷが変形する可能性を低減することができる。

次に、モールド工程（樹脂成形工程）による樹脂封止を行って、図１７に示されるように、半導体チップＣＰ１，ＣＰ２およびそれに接続された複数のワイヤＢＷを封止部（封止体、封止樹脂部）ＭＲによって封止する（図１２のステップＳ５）。このステップＳ５のモールド工程によって、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ、複数のリードＬＤのインナリード部、複数のワイヤＢＷおよび吊りリードＴＬを封止する封止部ＭＲが形成される。

次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき処理を施してから、封止部ＭＲの外部において、リードＬＤおよび吊りリードＴＬを所定の位置で切断して、リードフレームＬＦのフレーム枠から分離する（図１２のステップＳ６）。

次に、図１８に示されるように、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する（図１２のステップＳ７）。

このようにして、上記図１〜図９に示されるような半導体装置ＰＫＧが製造される。

＜半導体装置の回路構成について＞
次に、図１９を参照しながら、半導体装置ＰＫＧの回路構成について説明する。図１９は、半導体装置ＰＫＧの回路図（回路ブロック図）である。

上述のように、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２を内蔵している。半導体チップＣＰ１内には、パワートランジスタとしてのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｑ１と、パワーＭＯＳＦＥＴＱ１に流れる電流を検知するためのセンスＭＯＳＦＥＴＱ２と、制御回路ＣＬＣとが形成されている。パワーＭＯＳＦＥＴＱ１は、スイッチ用のパワートランジスタとして機能することができる。

なお、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。

制御回路ＣＬＣは、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２を駆動するドライバ回路（駆動回路）を含んでいる。このため、制御回路ＣＬＣは、半導体チップＣＰ１の外部から制御回路ＣＬＣに供給された信号に応じて、パワーＭＯＳＦＥＴＱ１のゲート端子（後述のゲート電極８に対応）の電位を制御し、パワーＭＯＳＦＥＴＱ１の動作を制御することができる。すなわち、パワーＭＯＳＦＥＴＱ１のゲート（後述のゲート電極８に対応）は、制御回路ＣＬＣに接続されており、制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオン信号（パワーＭＯＳＦＥＴＱ１をオン状態とするゲート電圧）を供給することで、パワーＭＯＳＦＥＴＱ１をオン状態とすることができるようになっている。

制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱ１がオン状態になると、電源ＢＡＴの電圧がパワーＭＯＳＦＥＴＱ１から出力されて負荷ＬＯＤに供給される。制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱ１がオフ状態になると、電源ＢＡＴから負荷ＬＯＤへの電圧の供給が停止される。このような半導体チップＣＰ１のパワーＭＯＳＦＥＴＱ１のオン／オフの制御は、半導体チップＣＰ１の制御回路ＣＬＣによって行われる。

このように、半導体装置ＰＫＧは、電源ＢＡＴから負荷ＬＯＤへの電圧の印加のオン・オフの切換を行う、スイッチ用の半導体装置として機能することができる。また、半導体チップＣＰ１のパワーＭＯＳＦＥＴＱ１はスイッチ素子（スイッチング素子）として機能することができる。また、パワーＭＯＳＦＥＴＱ１の出力が負荷ＬＯＤに供給されるため、パワーＭＯＳＦＥＴＱ１は出力回路とみなすこともできる。また、負荷ＬＯＤとしては、スイッチ用の半導体装置ＰＫＧを介して電源ＢＡＴに接続することが望まれる任意の電子装置（または電子部品）を適用することができる。例えば、モータ、ランプあるいはヒータなどを、負荷ＬＯＤとして用いることができる。

また、半導体装置ＰＫＧの半導体チップＣＰ１内には、電流検知用のセンスＭＯＳＦＥＴＱ２が設けられている。パワーＭＯＳＦＥＴＱ１に流れる電流はセンスＭＯＳＦＥＴＱ２により検知され、センスＭＯＳＦＥＴＱ２を流れる電流に応じて、パワーＭＯＳＦＥＴＱ１が制御される。例えば、センスＭＯＳＦＥＴＱ２を流れる電流により、パワーＭＯＳＦＥＴＱ１に過剰な電流が流れている（規定値以上の電流が流れている）と判断（検知）したときには、制御回路ＣＬＣは、パワーＭＯＳＦＥＴＱ１のゲート電圧を制御して、パワーＭＯＳＦＥＴＱ１の電流を所定値以下に制限したり、あるいは、パワーＭＯＳＦＥＴＱ１を強制的にオフする。これにより、パワーＭＯＳＦＥＴＱ１に過剰な電流が流れるのを防止することができ、半導体装置ＰＫＧおよびそれを用いた電子装置を保護することができる。

センスＭＯＳＦＥＴＱ２は、ドレインおよびゲートがパワーＭＯＳＦＥＴＱ１と共通とされている。すなわち、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ１のドレインとセンスＭＯＳＦＥＴＱ２のドレインとは、いずれも半導体チップＣＰ１の上記裏面電極ＢＥに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップＣＰ１の上記裏面電極ＢＥは、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２のドレイン用の裏面電極である。

パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２のドレインが接続された半導体チップＣＰ１の裏面電極ＢＥは、半導体装置ＰＫＧの端子ＴＥ１に接続されている。上記ダイパッドＤＰがこの端子ＴＥ１に対応している。半導体装置ＰＫＧの端子ＴＥ１（すなわちダイパッドＤＰ）から、上記接合材ＢＤ１および半導体チップＣＰ１の裏面電極ＢＥを介して、センスＭＯＳＦＥＴＱ２のドレインおよびパワーＭＯＳＦＥＴＱ１のドレインに同じ電位が供給されるようになっている。端子ＴＥ１（ダイパッドＤＰ）は、半導体装置ＰＫＧの外部に配置された電源（バッテリ）ＢＡＴと接続されているため、電源ＢＡＴの電圧が、半導体装置ＰＫＧの端子ＴＥ１（すなわちダイパッドＤＰ）から、上記接合材ＢＤ１および半導体チップＣＰ１の裏面電極ＢＥを介して、パワーＭＯＳＦＥＴＱ１のドレインおよびセンスＭＯＳＦＥＴＱ２のドレインに供給される。

また、センスＭＯＳＦＥＴＱ２とパワーＭＯＳＦＥＴＱ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートが制御回路ＣＬＣに接続されて、制御回路ＣＬＣからセンスＭＯＳＦＥＴＱ２のゲートおよびパワーＭＯＳＦＥＴＱ１のゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。具体的には、半導体チップＣＰ１内に形成されたセンスＭＯＳＦＥＴＱ２のゲート（ゲート電極）とパワーＭＯＳＦＥＴＱ１のゲート（ゲート電極）は、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内の制御回路ＣＬＣに電気的に接続されている。

一方、センスＭＯＳＦＥＴＱ２のソースはパワーＭＯＳＦＥＴＱ１のソースと共通ではなく、パワーＭＯＳＦＥＴＱ１のソースとセンスＭＯＳＦＥＴＱ２のソースとの間は短絡されていない。

パワーＭＯＳＦＥＴＱ１のソースは、半導体装置ＰＫＧの端子ＴＥ２に接続され、この端子ＴＥ２には、半導体装置ＰＫＧの外部に配置された負荷ＬＯＤに接続されている。すなわち、パワーＭＯＳＦＥＴＱ１のソースは、負荷ＬＯＤに接続されている。半導体装置ＰＫＧが有する複数のリードＬＤのうち、半導体チップＣＰ１のソース用パッド電極Ｐ１ＳにワイヤＢＷを介して電気的に接続されたリードＬＤが、この端子ＴＥ２に対応している。具体的には、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ１のソースは、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１のソース用パッド電極Ｐ１Ｓに電気的に接続され、このソース用パッド電極Ｐ１Ｓは、ワイヤＢＷを介して端子ＴＥ２（リードＬＤ）に電気的に接続され、この端子ＴＥ２（リードＬＤ）に、負荷ＬＯＤが接続されている。このため、制御回路ＣＬＣからパワーＭＯＳＦＥＴＱ１のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱ１がオン状態（導通状態）になると、電源ＢＡＴの電圧が、オン状態（導通状態）のパワーＭＯＳＦＥＴＱ１を介して、負荷ＬＯＤに供給されることになる。

一方、センスＭＯＳＦＥＴＱ２のソースは、制御回路ＣＬＣに接続されている。具体的には、半導体チップＣＰ１内に形成されたセンスＭＯＳＦＥＴＱ２のソースは、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内の制御回路ＣＬＣに電気的に接続されている。

なお、図１９において、符合のＤ１はパワーＭＯＳＦＥＴＱ１のドレインを示し、符号のＳ１はパワーＭＯＳＦＥＴＱ１のソースを示し、符合のＤ２はセンスＭＯＳＦＥＴＱ２のドレインを示し、符号のＳ２はセンスＭＯＳＦＥＴＱ２のソースを示している。

センスＭＯＳＦＥＴＱ２は、パワーＭＯＳＦＥＴＱ１とともに、半導体チップＣＰ１内に形成されており、このセンスＭＯＳＦＥＴＱ２は、半導体チップＣＰ１内でパワーＭＯＳＦＥＴＱ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＦＥＴＱ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能である。

また、半導体チップＣＰ１内に形成された制御回路ＣＬＣは、半導体装置ＰＫＧの複数の端子ＴＥ３に接続されている。半導体装置ＰＫＧが有する複数のリードＬＤのうちのいくつかのリードＬＤが、この複数の端子ＴＥ３に対応している。具体的には、半導体チップＣＰ１内に形成された制御回路ＣＬＣに半導体チップＣＰ１の内部配線を介して電気的に接続されたパッド電極Ｐ１が、ワイヤＢＷを介して端子ＴＥ３（リードＬＤ）に電気的に接続されている。半導体装置ＰＫＧの複数の端子ＴＥ３（リードＬＤ）は、入力用の端子、出力用の端子およびグランド用の端子を含んでおり、これらの端子ＴＥ３から、制御回路ＣＬＣに信号（入力信号）やグランド電位が入力または供給され、また、制御回路ＣＬＣから出力された信号（出力信号）が、これらの端子ＴＥ３から出力される。

半導体チップＣＰ２は、マイコンチップ（制御用チップ）であり、半導体チップＣＰ１の動作を制御する制御用の半導体チップとして機能することができる。

図１９では、半導体チップＣＰ２内の回路は示していないが、実際には、半導体チップＣＰ２内には、半導体チップＣＰ１（半導体チップＣＰ１内の回路）を制御する回路が形成されている。すなわち、半導体チップＣＰ１内に形成された制御回路ＣＬＣを制御する回路が、半導体チップＣＰ２内に形成されている。

半導体チップＣＰ２の複数のパッド電極Ｐ２のうち、パッド電極Ｐ２ａ以外の複数のパッド電極Ｐ２は、半導体装置ＰＫＧの複数の端子ＴＥ４にそれぞれ接続されている。また、半導体装置ＰＫＧが有する複数のリードＬＤのうちのいくつかのリードＬＤが、この複数の端子ＴＥ４に対応している。具体的には、半導体チップＣＰ２内に形成された回路（内部回路）に半導体チップＣＰ２の内部配線を介して電気的に接続されたパッド電極Ｐ２が、ワイヤＢＷを介して端子ＴＥ４（リードＬＤ）に電気的に接続されている。

半導体装置ＰＫＧの複数の端子ＴＥ４（リードＬＤ）は、入力用の端子、出力用の端子およびグランド用の端子を含んでおり、これらの端子ＴＥ４から、半導体チップＣＰ２内の回路（内部回路）に信号（入力信号）やグランド電位が入力または供給され、また、半導体チップＣＰ２内の回路（内部回路）から出力された信号（出力信号）が、これらの端子ＴＥ４（リードＬＤ）から出力される。

半導体装置ＰＫＧの複数の端子ＴＥ４（リードＬＤ）のいずれかは、半導体装置ＰＫＧの外部に配置された電源（バッテリ）ＢＡＴにレギュレータＲＥＧを介して接続されている。電源ＢＡＴの電圧は、レギュレータＲＥＧで半導体チップＣＰ２の電源電圧として相応しい電圧に変換されてから、レギュレータＲＥＧが接続された端子ＴＥ４に供給され、その端子ＴＥ４に接続されたワイヤＢＷを介して半導体チップＣＰ２に供給されるようになっている。

半導体チップＣＰ２の複数のパッド電極Ｐ２のうちの複数のパッド電極Ｐ２ａは、半導体チップＣＰ１の複数のパッド電極Ｐ１のうちの複数のパッド電極Ｐ１ａと、複数のワイヤＢＷ（ＢＷ１）を介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の複数のパッド電極Ｐ１のうちの複数のパッド電極Ｐ１ａは、半導体チップＣＰ１の複数のパッド電極Ｐ１のうちの複数のパッド電極Ｐ１ｂと、半導体チップＣＰ１の内部配線ＮＨを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ１の複数のパッド電極Ｐ１のうちの複数のパッド電極Ｐ１ｂは、半導体装置ＰＫＧの複数の端子ＴＥ５と、複数のワイヤＢＷ（ＢＷ２）を介してそれぞれ電気的に接続されている。半導体装置ＰＫＧが有する複数のリードＬＤのうちのいくつかのリードＬＤ（ＬＤ１）が、この複数の端子ＴＥ５に対応している。

すなわち、半導体チップＣＰ２の各パッド電極Ｐ２ａは、ワイヤＢＷ（ＢＷ１）を介して半導体チップＣＰ１のパッド電極Ｐ１ａに電気的に接続され、更に半導体チップＣＰ１の内部配線ＮＨを介して半導体チップＣＰ１のパッド電極Ｐ１ｂに電気的に接続され、更にワイヤＢＷ（ＢＷ２）を介して端子ＴＥ５（リードＬＤ）に電気的に接続されている。

半導体チップＣＰ１には、少なくとも一つの回路が形成されており、好ましくは複数の回路（ここでは制御回路ＣＬＣ、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２など）が形成されているが、内部配線ＮＨは、半導体チップＣＰ１に形成されたいずれの回路にも電気的に接続されていない。従って、半導体チップＣＰ１において、パッド電極Ｐ１ａと、パッド電極Ｐ１ｂと、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとの間を接続する内部配線ＮＨとは、半導体チップＣＰ１内のいずれの回路（制御回路ＣＬＣ、パワーＭＯＳＦＥＴＱ１、センスＭＯＳＦＥＴＱ２など）とも電気的に接続されていない。

半導体チップＣＰ２のパッド電極Ｐ２に接続された端子ＴＥ４，ＴＥ５は、半導体装置ＰＫＧの外部において、必要に応じて端子ＴＥ３に電気的に接続される。例えば、半導体装置ＰＫＧを配線基板（実装基板）に実装し、この配線基板において、半導体装置ＰＫＧの端子ＴＥ４，ＴＥ５と半導体装置ＰＫＧの端子ＴＥ３とを、その配線基板の配線などを介して電気的に接続することができる。これにより、半導体チップＣＰ２の内部回路を、半導体装置ＰＫＧの外部の配線（例えば半導体装置ＰＫＧを実装した配線基板の配線）などを経由して、半導体チップＣＰ１の制御回路ＣＬＣに電気的に接続することができ、半導体チップＣＰ１の制御回路ＣＬＣを、半導体チップＣＰ２の内部回路によって制御することができるようになる。

ここで、半導体チップＣＰ１の内部回路とは、半導体チップＣＰ１内に形成された回路に対応し、半導体チップＣＰ２の内部回路とは、半導体チップＣＰ２内に形成された回路に対応する。半導体チップＣＰ１の内部配線とは、半導体チップＣＰ１内に形成された配線に対応し、半導体チップＣＰ２の内部配線とは、半導体チップＣＰ２内に形成された配線に対応する。制御回路ＣＬＣ、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２は、いずれも半導体チップＣＰ１内に形成されているため、半導体チップＣＰ１の内部回路である。

＜半導体チップの構造について＞
次に、半導体チップＣＰ１の構造について説明する。

図２０は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、図２１は、半導体チップＣＰ１の部分拡大平面図（要部平面図）であり、図２２〜図２４は、半導体チップＣＰ１の要部断面図である。このうち、図２１は、図２０において一点鎖線で囲まれた領域ＲＧ３を拡大した部分拡大平面図であり、パッド電極Ｐ１、内部配線ＮＨおよびシールリングＳＲの平面レイアウトが示されている。また、図２２は、半導体チップＣＰ１において、上記パワーＭＯＳＦＥＴＱ１を構成するトランジスタが形成されている領域（パワーＭＯＳＦＥＴ形成領域ＲＧ１）の要部断面図が示されている。また、図２３は、半導体チップＣＰ１において、上記センスＭＯＳＦＥＴＱ２を構成するトランジスタが形成されている領域（センスＭＯＳＦＥＴ形成領域ＲＧ２）の要部断面図が示されている。また、図２４は、半導体チップＣＰ１において、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとそれらの間を接続する内部配線ＮＨとに沿った断面図が示されている。

ここで、半導体チップＣＰ１において、上記パワーＭＯＳＦＥＴＱ１を構成するトランジスタが形成されている領域（平面領域）を、パワーＭＯＳＦＥＴ形成領域ＲＧ１と称することとする。また、半導体チップＣＰ１において、上記センスＭＯＳＦＥＴＱ２を構成するトランジスタが形成されている領域（平面領域）を、センスＭＯＳＦＥＴ形成領域ＲＧ２と称することとする。また、半導体チップＣＰ１において、上記制御回路ＣＬＣが形成されている領域（平面領域）を、制御回路形成領域ＲＧ４と称することとする。なお、図２０においては、パワーＭＯＳＦＥＴ形成領域ＲＧ１を二点鎖線で示し、センスＭＯＳＦＥＴ形成領域ＲＧ２および制御回路形成領域ＲＧ４をそれぞれ点線で示してある。

図２０と上記図２、図３および図９とを比べると分かるように、半導体チップＣＰ１，ＣＰ２は、パワーＭＯＳＦＥＴ形成領域ＲＧ１よりも制御回路形成領域ＲＧ４が半導体チップＣＰ２に近くなるように、並んで配置されている。言い換えると、半導体チップＣＰ１，ＣＰ２は、パワーＭＯＳＦＥＴ形成領域ＲＧ１が制御回路形成領域ＲＧ４よりも半導体チップＣＰ２から遠くなるように、並んで配置されている。つまり、半導体チップＣＰ１と半導体チップＣＰ２とは並んで配置されているが、平面視において、半導体チップＣＰ１に形成されたパワーＭＯＳＦＥＴ形成領域ＲＧ１と半導体チップＣＰ２との間に、半導体チップＣＰ１に形成された制御回路形成領域ＲＧ４が存在している。

まず、半導体チップＣＰ１において、上記パワーＭＯＳＦＥＴＱ１を構成するトランジスタが形成されている領域（平面領域）の構造について説明する。

上記パワーＭＯＳＦＥＴＱ１は、半導体チップＣＰ１を構成する半導体基板１の主面に形成されている。

図２２〜図２４にも示されるように、半導体チップＣＰ１を構成する半導体基板１は、例えばヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板１として、ｎ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ⁻型の単結晶シリコンからなるエピタキシャル層（半導体層）を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。

半導体基板１の主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２が形成されている。フィールド絶縁膜２は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。フィールド絶縁膜２は、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて形成することができる。他の形態として、フィールド絶縁膜２の代わりに、ＳＴＩ（Shallow Trench Isolation）法を用いて形成した素子分離絶縁膜を用いることもできる。

パワーＭＯＳＦＥＴ形成領域ＲＧ１において、フィールド絶縁膜２で囲まれた活性領域に、パワーＭＯＳＦＥＴＱ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴＱ１は、パワーＭＯＳＦＥＴ形成領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳＦＥＴ形成領域ＲＧ２において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとで囲まれた活性領域に、センスＭＯＳＦＥＴＱ２を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＦＥＴＱ２は、センスＭＯＳＦＥＴ形成領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。

パワーＭＯＳＦＥＴ形成領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳＦＥＴ形成領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、パワーＭＯＳＦＥＴ形成領域ＲＧ１とセンスＭＯＳＦＥＴ形成領域ＲＧ２とは、その面積が相違している。具体的には、パワーＭＯＳＦＥＴ形成領域ＲＧ１はセンスＭＯＳＦＥＴ形成領域ＲＧ２よりも面積が大きい。換言すれば、センスＭＯＳＦＥＴ形成領域ＲＧ２はパワーＭＯＳＦＥＴ形成領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＦＥＴＱ１とセンスＭＯＳＦＥＴＱ２とで異なり、センスＭＯＳＦＥＴＱ２を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＦＥＴＱ１を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＦＥＴＱ２とパワーＭＯＳＦＥＴＱ１とでソース電位が同じであれば、センスＭＯＳＦＥＴＱ２には、パワーＭＯＳＦＥＴＱ１に流れる電流よりも小さな電流が流れるようになっている。パワーＭＯＳＦＥＴ形成領域ＲＧ１およびセンスＭＯＳＦＥＴ形成領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。

半導体基板１は、上記単位トランジスタセルのドレイン領域としての機能を有している。半導体基板１（半導体チップＣＰ１）の裏面全体に、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＰＫＧにおいては、半導体チップＣＰ１のこの裏面電極ＢＥは、上記接合材ＢＤ１を介して上記ダイパッドＤＰに接合されて電気的に接続される。

また、パワーＭＯＳＦＥＴ形成領域ＲＧ１およびセンスＭＯＳＦＥＴ形成領域ＲＧ２において、半導体基板１中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ^＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域４はソース用の半導体領域である。また、ｐ型の半導体領域３の上部であってｎ^＋型の半導体領域４の隣接間に、ｐ^＋型の半導体領域５が形成されている。このｐ^＋型の半導体領域５の不純物濃度は、ｐ型の半導体領域３の不純物濃度よりも高い。

また、パワーＭＯＳＦＥＴ形成領域ＲＧ１およびセンスＭＯＳＦＥＴ形成領域ＲＧ２において、半導体基板１には、その主面から半導体基板１の厚さ方向に延びる溝（トレンチ）６が形成されている。溝６は、ｎ^＋型の半導体領域４の上面からｎ^＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層の半導体基板１中で終端するように形成されている。この溝６の底面および側面には、酸化シリコンなどからなるゲート絶縁膜７が形成されている。また、溝６内には、上記ゲート絶縁膜７を介してゲート電極８が埋め込まれている。ゲート電極８は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極８は、上記単位トランジスタセルのゲート電極としての機能を有している。

半導体基板１の主面上には、ゲート電極８を覆うように、層間絶縁膜９が形成されている。層間絶縁膜９には、コンタクトホール（開口部、貫通孔）が形成され、層間絶縁膜９に形成された各コンタクトホールには、導電性のプラグ（ビア部）１０が埋め込まれている。

プラグ１０が埋めこまれた層間絶縁膜９上には、配線Ｍ１が形成されている。配線Ｍ１は、第１層目の配線層の配線である。

層間絶縁膜９上には、配線Ｍ１を覆うように、層間絶縁膜１１が形成されている。層間絶縁膜１１には、スルーホール（開口部、貫通孔）が形成され、層間絶縁膜１１に形成された各スルーホールには、導電性のプラグ（ビア部）１２が埋め込まれている。

プラグ１２が埋めこまれた層間絶縁膜１１上には、配線Ｍ２およびパッド電極（ボンディングパッド）Ｐ１が形成されている。配線Ｍ２は、第２層目の配線層の配線である。

配線Ｍ１は、導電膜からなるが、具体的には金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。同様に、配線Ｍ２およびパッド電極Ｐ１は、導電膜からなるが、具体的には金属膜からり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。

配線Ｍ１は、ゲート配線（図示せず）と、ソース配線Ｍ１Ｓ１と、ソース配線Ｍ１Ｓ２とを含んでおり、後述の図２５または図２６の場合は、配線Ｍ１は後述の配線Ｍ１Ａも含んでいる。配線Ｍ２は、ゲート配線（図示せず）と、ソース配線Ｍ２Ｓ１と、ソース配線Ｍ２Ｓ２と、配線Ｍ２Ａとを含んでいる。このうち、配線Ｍ２Ａおよび後述の配線Ｍ１Ａは、上記内部配線ＮＨを構成する配線であり、パワーＭＯＳＦＥＴ形成領域ＲＧ１およびセンスＭＯＳＦＥＴ形成領域ＲＧ２には形成されていない。一方、ソース配線Ｍ１Ｓ１およびソース配線Ｍ２Ｓ１は、パワーＭＯＳＦＥＴ形成領域ＲＧ１に形成され、ソース配線Ｍ１Ｓ２およびソース配線Ｍ２Ｓ２は、センスＭＯＳＦＥＴ形成領域ＲＧ２に形成されている。

パワーＭＯＳＦＥＴ形成領域ＲＧ１において、ソース用のｎ^＋型の半導体領域４は、半導体領域４上に配置されたプラグ１０を介して、ソース配線Ｍ１Ｓ１に電気的に接続され、そのソース配線Ｍ１Ｓ１に、ｐ^＋型の半導体領域５が、半導体領域５上に配置されたプラグ１０を介して電気的に接続されている。すなわち、パワーＭＯＳＦＥＴ形成領域ＲＧ１において、互いに隣り合う半導体領域４と半導体領域５とは、それぞれプラグ１０を介して共通のソース配線Ｍ１Ｓ１に電気的に接続されている。そして、このソース配線Ｍ１Ｓ１は、ソース配線Ｍ１Ｓ１とソース配線Ｍ２Ｓ１との間に配置されたプラグ１２を介して、ソース配線Ｍ２Ｓ１と電気的に接続されている。また、パワーＭＯＳＦＥＴ形成領域ＲＧ１において、ｐ^＋型の半導体領域５は、ｐ型の半導体領域３と同じ導電型でかつｐ型の半導体領域３と接しているため、ｐ^＋型の半導体領域５はｐ型の半導体領域３と電気的に接続されている。このため、ソース配線Ｍ２Ｓ１は、パワーＭＯＳＦＥＴ形成領域ＲＧ１に形成されたプラグ１２、ソース配線Ｍ１Ｓ１およびプラグ１０を通じて、パワーＭＯＳＦＥＴ形成領域ＲＧ１に形成されているソース用のｎ^＋型の半導体領域４と電気的に接続されるとともに、パワーＭＯＳＦＥＴ形成領域ＲＧ１におけるチャネル形成用のｐ型の半導体領域３にも電気的に接続されている。ソース配線Ｍ２Ｓ１は、パワーＭＯＳＦＥＴ形成領域ＲＧ１のほぼ全体に形成されている。ソース配線Ｍ２Ｓ１は、一部が保護膜１３の開口部１４から露出されており、ソース配線Ｍ２Ｓ１の露出部によって上記ソース用パッド電極Ｐ１Ｓが形成されている。

センスＭＯＳＦＥＴ形成領域ＲＧ２において、ソース用のｎ^＋型の半導体領域４は、半導体領域４上に配置されたプラグ１０を介して、ソース配線Ｍ１Ｓ２に電気的に接続され、そのソース配線Ｍ１Ｓ２に、ｐ^＋型の半導体領域５が、半導体領域５上に配置されたプラグ１０を介して電気的に接続されている。すなわち、センスＭＯＳＦＥＴ形成領域ＲＧ２において、互いに隣り合う半導体領域４と半導体領域５とは、それぞれプラグ１０を介して共通のソース配線Ｍ１Ｓ２に電気的に接続されている。そして、このソース配線Ｍ１Ｓ２は、ソース配線Ｍ１Ｓ２とソース配線Ｍ２Ｓ２との間に配置されたプラグ１２を介して、ソース配線Ｍ２Ｓ２と電気的に接続されている。また、センスＭＯＳＦＥＴ形成領域ＲＧ２において、ｐ^＋型の半導体領域５は、ｐ型の半導体領域３と同じ導電型でかつｐ型の半導体領域３と接しているため、ｐ^＋型の半導体領域５はｐ型の半導体領域３と電気的に接続されている。このため、ソース配線Ｍ２Ｓ２は、センスＭＯＳＦＥＴ形成領域ＲＧ２に形成されたプラグ１２、ソース配線Ｍ１Ｓ２およびプラグ１０を通じて、センスＭＯＳＦＥＴ形成領域ＲＧ２に形成されているソース用のｎ^＋型の半導体領域４と電気的に接続されるとともに、センスＭＯＳＦＥＴ形成領域ＲＧ２におけるチャネル形成用のｐ型の半導体領域３にも電気的に接続されている。ソース配線Ｍ２Ｓ２は、センスＭＯＳＦＥＴ形成領域ＲＧ２のほぼ全体に形成されている。ソース配線Ｍ２Ｓ２は保護膜１３で覆われている。ソース配線Ｍ１Ｓ２，Ｍ２Ｓ２は、半導体チップＣＰ１内に形成された制御回路ＣＬＣに電気的に接続されている。

また、パワーＭＯＳＦＥＴ形成領域ＲＧ１およびセンスＭＯＳＦＥＴ形成領域ＲＧ２に形成されている複数のゲート電極８は、互いに電気的に接続されるとともに、プラグ１０、配線Ｍ１のうちのゲート配線（図示せず）、プラグ１２、および配線Ｍ２のうちのゲート配線（図示せず）を介して、半導体チップＣＰ１内に形成された制御回路ＣＬＣに電気的に接続されている。

また、ここでは、プラグ１０が配線Ｍ１とは別々に形成されている場合について図示および説明している。同様に、ここでは、プラグ１２が配線Ｍ２とは別々に形成されている場合について図示および説明している。この場合、層間絶縁膜９にコンタクトホールを形成してから、コンタクトホール内を埋め込むプラグ１０を形成した後、プラグ１０が埋め込まれた層間絶縁膜９上に配線Ｍ１用の導電膜（金属膜）を形成してから、その導電膜をパターニングすることにより、配線Ｍ１を形成することができる。このため、配線Ｍ１は、パターニングされた導電膜により形成されている。同様に、層間絶縁膜１１にスルーホールを形成してから、スルーホール内を埋め込むプラグ１２を形成した後、プラグ１２が埋め込まれた層間絶縁膜１１上に配線Ｍ２用とパッド電極Ｐ１用とを兼ねた導電膜（金属膜）を形成してから、その導電膜をパターニングすることにより、配線Ｍ２と、パッド電極Ｐ１を構成する導体パターンとを、形成することができる。このため、配線Ｍ２と、パッド電極Ｐ１を構成する導体パターンとは、パターニングされた導電膜により形成されている。

他の形態として、プラグ１０が配線Ｍ１と一体的に形成されていてもよく、また、プラグ１２が配線Ｍ２と一体的に形成されていてもよい。この場合、層間絶縁膜９にコンタクトホールを形成した後、コンタクトホール内を含む層間絶縁膜９上に配線Ｍ１用の導電膜（金属膜）を形成してから、その導電膜をパターニングすることにより、配線Ｍ１を形成することができる。この場合、層間絶縁膜９のコンタクトホールは、配線Ｍ１の一部（プラグ１０に相当する部分）で埋め込まれることになる。同様に、層間絶縁膜１１にスルーホールを形成した後、スルーホール内を含む層間絶縁膜１１上に配線Ｍ２用とパッド電極Ｐ１用とを兼ねた導電膜（金属膜）を形成してから、その導電膜をパターニングすることにより、配線Ｍ２と、パッド電極Ｐ１を構成する導体パターンとを、形成することができる。この場合、層間絶縁膜１１のスルーホールは、配線Ｍ２の一部（プラグ１２に相当する部分）、またはパッド電極Ｐ１を構成する導体パターンの一部で埋め込まれることになる。

層間絶縁膜１１上に、配線Ｍ２およびパッド電極Ｐ１を覆うように、絶縁性の保護膜（絶縁膜）１３が形成されている。保護膜１３は、例えば、ポリイミド樹脂などの樹脂膜からなる。この保護膜１３は、半導体チップＣＰ１の最上層の膜（絶縁膜）である。保護膜１３には複数の開口部１４が形成されており、各開口部１４からは、パッド電極Ｐ１を構成する導体パターンの一部あるいはソース配線Ｍ２Ｓ１の一部が露出されている。但し、上記ソース用パッド電極Ｐ１Ｓは、保護膜１３の開口部１４から露出するソース配線Ｍ２Ｓ１によって形成され、上記ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１は、配線Ｍ２と同層に形成された導体パターン（パッド電極Ｐ１電極用の導体パターン）によって形成されている。ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１を構成する導体パターンは、外周部が保護膜１３で覆われ、中央部が保護膜１３の開口部１４から露出されており、そこに上記ワイヤＢＷを接続できるようになっている。

上記ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１を構成する導体パターンは、配線Ｍ２と同層に同工程で形成されており、例えば矩形状の平面形状を有している。すなわち、半導体チップＣＰ１の製造工程において、層間絶縁膜１１上に形成した導電膜をパターニングすることにより、ソース配線Ｍ２Ｓ１，Ｍ２Ｓ２および配線Ｍ２Ａを含む配線Ｍ２と、ソース用パッド電極Ｐ１Ｓ以外のパッド電極Ｐ１を構成する導体パターンとを形成することができる。

上記図２０において、上記パワーＭＯＳＦＥＴＱ１のソース用のパッド電極である複数のソース用パッド電極Ｐ１Ｓは、最上層の保護膜１３によって互いに分離されているが、ソース配線Ｍ２Ｓ１やソース配線Ｍ１Ｓ１を通じて互いに電気的に接続されている。

開口部１４から露出するパッド電極Ｐ１（ソース用パッド電極Ｐ１Ｓも含む）の表面には、メッキ法などで金属層（図示せず）を形成する場合もある。この金属層としては、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などを用いることができる。

このような構成の半導体チップＣＰ１においては、上記パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２の単位トランジスタの動作電流は、ドレイン用のｎ型の半導体基板１とソース用のｎ^＋型の半導体領域４との間をゲート電極８の側面（すなわち、溝６の側面）に沿って半導体基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。

このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。

配線Ｍ２Ａは、上記内部配線ＮＨを構成する配線である。上述のように、半導体チップＣＰ１において、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとは、半導体チップＣＰ１の内部配線ＮＨによって電気的に接続されている。この内部配線ＮＨは、図２１および図２４の場合は、配線Ｍ２Ａによって形成されている。ここで、配線Ｍ２Ａは、第２配線層の配線Ｍ２のうち、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するための配線である。

図２１および図２４の場合は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを接続する内部配線ＮＨが配線Ｍ２Ａによって形成されており、従って、半導体チップＣＰ１においてパッド電極Ｐ１ａとパッド電極Ｐ１ｂとが配線Ｍ２Ａによって接続されている。すなわち、図２１および図２４の場合は、配線Ｍ２Ａの一方の端部がパッド電極Ｐ１ａと一体的に接続され、その配線Ｍ２Ａの他方の端部がパッド電極Ｐ１ｂと一体的に接続され、それによって、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとが、パッド電極Ｐ１ａ，Ｐ１ｂと同層の配線Ｍ２Ａによって電気的に接続されている。このため、図２１および図２４の場合は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するのは配線Ｍ２Ａであり、配線Ｍ１は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するのに寄与していない。

半導体チップＣＰ１は、複数のパッド電極Ｐ１ａと複数のパッド電極Ｐ１ｂとを有しており、それら複数のパッド電極Ｐ１ａと複数のパッド電極Ｐ１ｂとは、半導体チップＣＰ１の内部配線ＮＨを介してそれぞれ電気的に接続されている。図２１の場合は、半導体チップＣＰ１が有する複数のパッド電極Ｐ１ａは、６つの複数のパッド電極Ｐ１ａ１，Ｐ１ａ２，Ｐ１ａ３，Ｐ１ａ４，Ｐ１ａ５，Ｐ１ａ６を含んでおり、半導体チップＣＰ１が有する複数のパッド電極Ｐ１ｂは、６つの複数のパッド電極Ｐ１ｂ１，Ｐ１ｂ２，Ｐ１ｂ３，Ｐ１ｂ４，Ｐ１ｂ５，Ｐ１ｂ６を含んでいる。そして、パッド電極Ｐ１ａ１とパッド電極Ｐ１ｂ１とが、両者を繋ぐ配線Ｍ２Ａを通じて互いに電気的に接続され、また、パッド電極Ｐ１ａ２とパッド電極Ｐ１ｂ２とが、両者を繋ぐ配線Ｍ２Ａを通じて互いに電気的に接続され、また、パッド電極Ｐ１ａ３とパッド電極Ｐ１ｂ３とが、両者を繋ぐ配線Ｍ２Ａを通じて互いに電気的に接続されている。また、パッド電極Ｐ１ａ４とパッド電極Ｐ１ｂ４とが、両者を繋ぐ配線Ｍ２Ａを通じて互いに電気的に接続され、また、パッド電極Ｐ１ａ５とパッド電極Ｐ１ｂ５とが、両者を繋ぐ配線Ｍ２Ａを通じて互いに電気的に接続され、また、パッド電極Ｐ１ａ６とパッド電極Ｐ１ｂ６とが、両者を繋ぐ配線Ｍ２Ａを通じて互いに電気的に接続されている。配線Ｍ２Ａは、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するための配線であり、半導体チップＣＰ１の内部に形成されたいずれの回路にも電気的に接続されていない。

図２１および図２４の場合は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを配線Ｍ２Ａで繋いでその配線Ｍ２Ａを通じて互いに電気的に接続しているが、図２５あるいは図２６に示されるように、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを、配線Ｍ２Ａおよび配線Ｍ１Ａによって電気的に接続する場合もあり得る。図２５および図２６は、図２４の変形例に対応している。ここで、配線Ｍ２Ａは、第２配線層の配線Ｍ２のうち、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するための配線であり、配線Ｍ１Ａは、第１配線層の配線Ｍ１のうち、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するための配線である。配線Ｍ２Ａと配線Ｍ１Ａとは、形成されている配線層は異なるが、どちらもパッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するための配線であり、半導体チップＣＰ１の内部に形成されたいずれの回路にも電気的に接続されていない。

図２５および図２６の場合は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを接続する内部配線ＮＨが配線Ｍ２Ａおよび配線Ｍ１Ａによって形成されており、従って、半導体チップＣＰ１においてパッド電極Ｐ１ａとパッド電極Ｐ１ｂとが配線Ｍ２Ａおよび配線Ｍ１Ａによって接続されている。

図２５の場合は、配線Ｍ２Ａの一方の端部がパッド電極Ｐ１ａと一体的に接続され、その配線Ｍ２Ａの他方の端部が配線Ｍ１Ａの一方の端部とプラグ１２（配線Ｍ１Ａ，Ｍ２Ａ間に配置されたプラグ１２）を介して電気的に接続され、その配線Ｍ１Ａの他方の端部がパッド電極Ｐ１ｂにプラグ１２（配線Ｍ１Ａとパッド電極Ｐ１ｂの間に配置されたプラグ１２）を介して電気的に接続されている。これにより、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとが、配線Ｍ２Ａとプラグ１２（配線Ｍ１Ａと配線Ｍ２Ａとの間に配置されたプラグ１２）と配線Ｍ１Ａとプラグ１２（配線Ｍ１Ａとパッド電極Ｐ１ｂとの間に配置されたプラグ１２）とを介して電気的に接続されている。

図２６の場合は、配線Ｍ２Ａの一方の端部がパッド電極Ｐ１ｂと一体的に接続され、その配線Ｍ２Ａの他方の端部が配線Ｍ１Ａの一方の端部とプラグ１２（配線Ｍ１Ａ，Ｍ２Ａ間に配置されたプラグ１２）を介して電気的に接続され、その配線Ｍ１Ａの他方の端部がパッド電極Ｐ１ａにプラグ１２（配線Ｍ１Ａとパッド電極Ｐ１ａの間に配置されたプラグ１２）を介して電気的に接続されている。これにより、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとが、配線Ｍ２Ａとプラグ１２（配線Ｍ１Ａと配線Ｍ２Ａとの間に配置されたプラグ１２）と配線Ｍ１Ａとプラグ１２（配線Ｍ１Ａとパッド電極Ｐ１ａとの間に配置されたプラグ１２）とを介して電気的に接続されている。

このため、上記図２４の場合は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを配線Ｍ２Ａによって繋いで電気的に接続していたのに対して、図２５の場合と図２６の場合は、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するのに、配線Ｍ２Ａと配線Ｍ１Ａとが寄与している。

このように、半導体チップＣＰ１において、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとは、半導体チップＣＰ１の内部配線ＮＨによって電気的に接続されており、この内部配線ＮＨは、配線Ｍ２Ａと配線Ｍ１Ａのうちの一方または両方により形成することができる。すなわち、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを接続する内部配線ＮＨは、一層の配線または複数層の配線により形成することができる。

また、図２５や図２６において、配線Ｍ１Ａと配線Ｍ２Ａとの間に配置されて配線Ｍ１Ａと配線Ｍ２Ａとを電気的に接続するプラグ（ビア部）１２も、配線の一部とみなすことができる。また、図２６において、配線Ｍ１Ａとパッド電極Ｐ１ａとの間に配置されて配線Ｍ１Ａとパッド電極Ｐ１ａとを電気的に接続するプラグ（ビア部）１２も、配線の一部とみなすことができる。また、図２５において、配線Ｍ１Ａとパッド電極Ｐ１ｂとの間に配置されて配線Ｍ１Ａとパッド電極Ｐ１ｂとを電気的に接続するプラグ（ビア部）１２も、配線の一部とみなすことができる。すなわち、プラグ（ビア部）１２は、ビア配線として機能することができ、配線の一部とみなすことができる。従って、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを接続する内部配線ＮＨは、プラグ１２のようなビア配線を含むこともできる。なお、ビア配線は、層間絶縁膜に形成されたスルーホール（孔部）内を埋め込む導電体により形成されている。

図２７および図２８は、図２１の変形例に対応しており、図２７には、配線Ｍ２と同層のパターンが示され、図２８には、配線Ｍ１と同層のパターンが示されている。

図２７および図２８の場合は、パッド電極Ｐ１ａ１とパッド電極Ｐ１ｂ５とが、配線Ｍ１Ａおよび配線Ｍ２Ａを介して電気的に接続されており、これは図２６の接続関係に対応している。また、パッド電極Ｐ１ａ２とパッド電極Ｐ１ｂ６とが、配線Ｍ１Ａおよび配線Ｍ２Ａを介して電気的に接続されており、これは図２６の接続関係に対応している。また、パッド電極Ｐ１ａ３とパッド電極Ｐ１ｂ１とが、配線Ｍ２Ａを介して電気的に接続されており、これは図２４の接続関係に対応している。また、パッド電極Ｐ１ａ４とパッド電極Ｐ１ｂ２とが、配線Ｍ２Ａを介して電気的に接続されており、これは図２４の接続関係に対応している。また、パッド電極Ｐ１ａ５とパッド電極Ｐ１ｂ３とが、配線Ｍ２Ａを介して電気的に接続されており、これは図２４の接続関係に対応している。また、パッド電極Ｐ１ａ６とパッド電極Ｐ１ｂ４とが、配線Ｍ２Ａおよび配線Ｍ１Ａを介して電気的に接続されており、これは図２５の接続関係に対応している。

図２９は、図２７および図２８のＥ−Ｅ線の位置での断面図である。パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを配線Ｍ１Ａおよび配線Ｍ２Ａによって電気的に接続する場合、図２７〜図２９からも分かるように、配線Ｍ２Ａの幅Ｗ２よりも、配線Ｍ１Ａの幅Ｗ１を大きくすることが好ましい（すなわちＷ２＜Ｗ１）。言い換えると、配線Ｍ１Ａの幅Ｗ１よりも、配線Ｍ２Ａの幅Ｗ２を小さくすることが好ましい。ここで、配線Ｍ１Ａの幅Ｗ１は、半導体基板１の主面に平行な方向で、かつ配線Ｍ１の延在方向に略垂直な方向の幅（寸法）に対応し、また、配線Ｍ２Ａの幅Ｗ２は、半導体基板１の主面に平行な方向で、かつ配線Ｍ２の延在方向に略垂直な方向の幅（寸法）に対応している。

配線Ｍ２Ａの幅Ｗ２よりも、配線Ｍ１Ａの幅Ｗ１を大きく（Ｗ２＜Ｗ１）することが好ましい理由は、次のようなものである。すなわち、配線Ｍ１の厚みに比べて、配線Ｍ２の厚みが大きくなっている。配線Ｍ２の厚みが大きければ、配線Ｍ２と同層に形成されたパッド電極Ｐ１を構成する導体パターンの厚みも大きくなるため、パッド電極Ｐ１に上記ワイヤＢＷをより的確に接続することができるようになる。このため、配線Ｍ１Ａの厚み（Ｔ１）に比べて、配線Ｍ２Ａの厚み（Ｔ２）が大きくなっている（すなわちＴ１＜Ｔ２）。言い換えると、配線Ｍ２Ａの厚み（Ｔ２）に比べて、配線Ｍ１Ａの厚み（Ｔ１）が小さくなっている。配線Ｍ１Ａ，Ｍ２Ａは、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続するための配線であり、抵抗（配線抵抗）はある程度小さくしたい。配線Ｍ２Ａは、厚み（Ｔ２）が大きいため、配線抵抗を低くしやすいが、配線Ｍ１Ａは、配線Ｍ２Ａよりも厚みが薄い分、配線抵抗が大きくなりやすいため、配線Ｍ１Ａの幅Ｗ１を大きくすることにより、配線Ｍ１Ａの配線抵抗の低減を図ることができる。本実施の形態では、配線Ｍ２Ａに比べて厚みが小さな配線Ｍ１Ａについては、配線Ｍ１Ａの幅Ｗ１を大きくすることにより、配線Ｍ１Ａの抵抗（配線抵抗）を抑制し、配線Ｍ１Ａに比べて厚みが大きな配線Ｍ２Ａについては、配線Ｍ２Ａの幅Ｗ２を小さくすることで、配線Ｍ２Ａを配置するのに要する平面領域の面積を抑制することができる。これにより、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとの間を、低抵抗で接続することができるとともに、半導体チップＣＰ１の小型化（小面積化）を図ることができる。

また、半導体チップＣＰ１は、シールリングＳＲを有することもできる。シールリングは、ガードリングと称する場合もある。図２１、図２７〜図２９に示されるように、シールリングＳＲは、半導体チップＣＰ１の外周部に形成される。具体的には、シールリングＳＲは、平面視において、半導体チップＣＰ１の外周部に、半導体チップＣＰ１の外周に沿って周回するように、形成されている。このため、平面視において、シールリングＳＲは、半導体チップＣＰ１の外周に沿って環状（リング状）に形成されているが、半導体チップＣＰ１の外形が略矩形であることに対応して、シールリングＳＲの外形は、略矩形か、あるいは、その矩形の角に丸みを持たせた形状または矩形の角を落とした形状とすることができる。半導体チップＣＰ１において、平面視で、シールリングＳＲで囲まれた領域内に、種々の回路が形成されている。このため、上記制御回路ＣＬＣ、上記パワーＭＯＳＦＥＴ形成領域ＲＧ１（パワーＭＯＳＦＥＴＱ１を構成するトランジスタ）、センスＭＯＳＦＥＴ形成領域ＲＧ２（センスＭＯＳＦＥＴＱ２を構成するトランジスタ）、配線Ｍ１，Ｍ２およびパッド電極Ｐ１用の導体パターンは、半導体チップＣＰ１において、平面視で、シールリングＳＲで囲まれた領域内に形成（配置）されている。

シールリングＳＲは、金属パターンＳＲ１ａ，ＳＲ１，ＳＲ２ａ，ＳＲ２により形成されている（図２９参照）。シールリング用の金属パターンＳＲ１は、配線Ｍ１と同層に同工程で同材料により形成され、シールリング用の金属パターンＳＲ２は、配線Ｍ２と同層に同工程で同材料により形成されている。また、シールリング用の金属パターンＳＲ１ａは、上記プラグ１０と同層に同工程で同材料により形成され、シールリング用の金属パターンＳＲ２ａは、上記プラグ１２と同層に同工程で同材料により形成されている。なお、図２９において、符号ＳＤは、半導体チップＣＰ１の側面に対応している。

シールリングＳＲは、これらシールリング用の金属パターンＳＲ１ａ，ＳＲ１，ＳＲ２ａ，ＳＲ２により、金属の壁状に形成されている。すなわち、シールリングＳＲは、シールリング用の金属パターンＳＲ１ａと金属パターンＳＲ１と金属パターンＳＲ２ａと金属パターンＳＲ２とが上下方向に並ぶことにより、金属の壁状に形成されている。つまり、シールリング用の金属パターンＳＲ１ａと金属パターンＳＲ１と金属パターンＳＲ２ａと金属パターンＳＲ２とは、形成されている層が相違し、この順で下から上に積み重ねられ、全体としてシールリングＳＲを形成している。従って、シールリング用の金属パターンＳＲ１ａと金属パターンＳＲ１と金属パターンＳＲ２ａと金属パターンＳＲ２とは、それぞれ、平面視において半導体チップＣＰ１の外周部に、半導体チップＣＰ１の外周に沿って周回するように、形成されている。

シールリングＳＲを設けたことにより、半導体チップＣＰ１の製造時のダイシング工程（切断工程）において、ダイシングブレードによって切断面にクラックが生じた場合に、そのクラックの伸展を、シールリングＳＲによって停止させることができる。また、半導体チップＣＰ１の切断面（側面ＳＤに対応）からの水分の侵入をシールリングＳＲによって停止させることができる。

このため、シールリング用の金属パターンＳＲ１ａ，ＳＲ１，ＳＲ２ａ，ＳＲ２は、素子または回路の間を結線するために形成したものではなく、また、パッド電極Ｐ１と回路との間を結線するために形成したものでもなく、また、パッド電極Ｐ１間を結線するために形成したものでもなく、シールリングＳＲを形成するために形成したものである。

また、半導体チップＣＰ１において、制御回路形成領域ＲＧ４には、上記制御回路ＣＬＣを構成する複数のトランジスタや配線Ｍ１，Ｍ２が形成されているが、ここではその図示および説明は省略する。

また、半導体チップＣＰ１において、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨ、すなわち配線Ｍ２Ａや配線Ｍ１Ａは、半導体チップＣＰ１の外周に沿って形成されている。また、半導体チップＣＰ１にシールリングＳＲを形成した場合は、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨ、すなわち配線Ｍ２Ａや配線Ｍ１Ａは、半導体チップＣＰ１において、シールリングＳＲの内側に、シールリングＳＲに沿って形成されている。すなわち、半導体チップＣＰ１において、内部配線ＮＨを構成する配線Ｍ２Ａは、シールリングＳＲを構成する金属パターンＳＲ２の内側に、その金属パターンＳＲ２に沿って形成される。但し、配線Ｍ２Ａと金属パターンＳＲ２とは、互いに分離されている。また、半導体チップＣＰ１において、内部配線ＮＨを構成する配線Ｍ１Ａは、シールリングＳＲを構成する金属パターンＳＲ１の内側に、その金属パターンＳＲ１に沿って形成される。但し、配線Ｍ１Ａと金属パターンＳＲ１とは、互いに分離されている。このようにすることで、半導体チップＣＰ１にパッド電極Ｐ１ａ，Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとを設けたことに伴う半導体チップＣＰ１の面積の増加を抑制することができ、半導体チップＣＰ１の小型化（小面積化）を図ることができる。

また、半導体チップＣＰ１は、上記パワーＭＯＳＦＥＴＱ１を複数内蔵することもできる。その場合、半導体チップＣＰ１は、上記パワーＭＯＳＦＥＴ形成領域ＲＧ１を複数有したものとなる。例えば、図３０の場合は、上記パワーＭＯＳＦＥＴ形成領域ＲＧ１として、パワーＭＯＳＦＥＴ形成領域ＲＧ１ａとパワーＭＯＳＦＥＴ形成領域ＲＧ１ｂとを有している。図３０は、図２０の変形例に対応している。図３０において、パワーＭＯＳＦＥＴ形成領域ＲＧ１ａに設けられた複数の単位トランジスタセルが並列に接続されることで、パワーＭＯＳＦＥＴが形成され、パワーＭＯＳＦＥＴ形成領域ＲＧ１ｂに設けられた複数の単位トランジスタセルが並列に接続されることで、パワーＭＯＳＦＥＴが形成される。パワーＭＯＳＦＥＴ形成領域ＲＧ１ａに形成されたパワーＭＯＳＦＥＴと、パワーＭＯＳＦＥＴ形成領域ＲＧ１ｂに形成されたパワーＭＯＳＦＥＴとは、半導体チップＣＰ１内に形成された上記制御回路ＣＬＣによって制御することができる。そして、パワーＭＯＳＦＥＴ形成領域ＲＧ１ａに形成されたパワーＭＯＳＦＥＴ（のソース）と、パワーＭＯＳＦＥＴ形成領域ＲＧ１ｂに形成されたパワーＭＯＳＦＥＴ（のソース）とに、それぞれ負荷（上記負荷ＬＯＤに相当するもの）を接続することができる。

＜検討例について＞
図３１は、本発明者が検討した検討例の半導体装置ＰＫＧ１０１の平面透視図であり、本実施の形態の上記図２に相当するものである。

図３１の半導体装置ＰＫＧ１０１が、本実施の形態の上記半導体装置ＰＫＧと相違しているのは、次の点である。

すなわち、図３１の検討例の半導体装置ＰＫＧ１０１は、上記半導体チップＣＰ１の代わりに、上記半導体チップＣＰ１に相当する半導体チップＣＰ１０１を有しており、この半導体チップＣＰ１０１が半導体チップＣＰ２とともにダイパッドＤＰ上に搭載されている。半導体チップＣＰ１０１は、上記半導体チップＣＰ１が内蔵する回路（上記制御回路ＣＬＣ、パワーＭＯＳＦＥＴＱ１および）と同様の回路を内蔵している。半導体チップＣＰ１０１は、複数のパッド電極Ｐ１を有しているが、本実施の形態の上記パッド電極Ｐ１ａ，Ｐ１ｂに相当するパッド電極は有していない。従って、半導体チップＣＰ１０１は、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する上記内部配線ＮＨ（配線Ｍ２Ａ，Ｍ１Ａ）に相当するものも有していない。半導体チップＣＰ２の構成については、図３１の検討例の半導体装置ＰＫＧ１０１も、本実施の形態の上記半導体装置ＰＫＧと基本的には同じである。

このため、図３１の検討例の半導体装置ＰＫＧ１０１では、半導体チップＣＰ２のパッド電極Ｐ２ａは、半導体チップＣＰ１のパッド電極Ｐ１にワイヤＢＷを介して接続されるのではなく、リードＬＤにワイヤＢＷを介して直接的に接続されている。すなわち、図３１の検討例の半導体装置ＰＫＧ１０１では、一端が半導体チップＣＰ２のパッド電極Ｐ２ａに接続されたワイヤＢＷの他端は、半導体チップＣＰ１のパッド電極Ｐ１ではなく、リードＬＤに接続されている。これにより、半導体チップＣＰ２のパッド電極Ｐ２ａを、ワイヤＢＷを介してリードＬＤに電気的に接続することができる。

図３２は、検討例の半導体装置ＰＫＧ１０１の説明図であり、図３１において、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤとを接続するワイヤＢＷを残し、他のワイヤＢＷの図示を省略したものに対応している。

図３１および図３２に示されるように、半導体チップＣＰ２のパッド電極Ｐ２ａをリードＬＤにワイヤＢＷを介して直接的に接続した場合、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤとを接続するワイヤＢＷの一部が、平面視で半導体チップＣＰ１０１と重なってしまい、そのワイヤＢＷが半導体チップＣＰ１０１に接触して短絡してしまう虞がある。これは、半導体装置ＰＫＧ１０１の信頼性の低下につながる。半導体チップＣＰ１０１と半導体チップＣＰ２との間の距離（間隔）を大きくすれば、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤとを接続するワイヤＢＷが半導体チップＣＰ１０１に重なるのを防ぎやすくなるが、半導体チップＣＰ１０１と半導体チップＣＰ２との間の距離（間隔）を大きくすることは、半導体装置ＰＫＧ１０１の平面寸法を大きくすることにつながる。これは、半導体装置ＰＫＧ１０１の大型化を招いてしまう。

また、図３１および図３２に示されるように、半導体チップＣＰ２のパッド電極Ｐ２ａをリードＬＤにワイヤＢＷを介して直接的に接続した場合、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤとを接続するワイヤＢＷの長さがかなり長くなってしまう。ワイヤＢＷの長さが長いと、封止部ＭＲを形成するモールド工程（上記ステップＳ５）でワイヤＢＷが樹脂材料によって流されてしまう現象（いわゆるワイヤ流れ）が発生しやすくなり、ワイヤＢＷの接続信頼性が低下する。例えば、ワイヤ同士が短絡したり、ワイヤが断線したり、あるいは、ワイヤがパッド電極またはリードから剥離したりする可能性が高くなる。これは、半導体装置ＰＫＧ１０１の信頼性の低下につながる。このため、ワイヤＢＷの長さが長くなることは望ましくない。

＜主要な特徴と効果について＞
図３３は、本実施の形態の半導体装置ＰＫＧの説明図であり、上記図２において、半導体チップＣＰ２のパッド電極Ｐ２ａと半導体チップＣＰ１のパッド電極Ｐ１ａとを接続するワイヤＢＷ（すなわちワイヤＢＷ１）と、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤとを接続するワイヤＢＷ（すなわちワイヤＢＷ２）とを残し、他のワイヤＢＷの図示を省略したものに対応している。図３４は、図３３の一部を拡大して示した部分拡大平面図である。ここで、半導体装置ＰＫＧが有する複数のリードＬＤのうち、ワイヤＢＷ２を介して半導体チップＣＰ１のパッド電極Ｐ１ｂと電気的に接続されたリードＬＤを、符号ＬＤ１を付してリードＬＤ１と称することとする。図３４には、各リードＬＤ１の先端部も示されているが、リードＬＤ１以外のリードＬＤの図示は省略してある。

本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１（第１半導体チップ）と、半導体チップＣＰ２（第２半導体チップ）と、複数のリードＬＤと、複数のワイヤＢＷと、それらを封止する封止部（封止体）ＭＲとを有している。半導体装置ＰＫＧが有する複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲから露出されている。

半導体チップＣＰ１は、パッド電極Ｐ１ａ（第１パッド）、パッド電極Ｐ１ｂ（第２パッド）、および、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとを電気的に接続する内部配線ＮＨ（第１配線）を有し、半導体チップＣＰ２は、パッド電極Ｐ２ａ（第３パッド）を有している。半導体チップＣＰ２のパッド電極Ｐ２ａと、半導体チップＣＰ１のパッド電極Ｐ１ａとは、半導体装置ＰＫＧが有する複数のワイヤＢＷのうちのワイヤＢＷ１（第１ワイヤ）を介して電気的に接続されている。半導体チップＣＰ１のパッド電極Ｐ１ｂは、半導体装置ＰＫＧが有する複数のリードＬＤのうちのリードＬＤ１（第１リード）と、半導体装置ＰＫＧが有する複数のワイヤＢＷのうちのワイヤＢＷ２（第２ワイヤ）を介して電気的に接続されている。そして、リードＬＤ１と半導体チップＣＰ１との間の距離は、リードＬＤ１と半導体チップＣＰ２との間の距離よりも小さく、かつ、パッド電極Ｐ１ａ、パッド電極Ｐ１ｂおよび内部配線ＮＨは、半導体チップＣＰ１内に形成されているいずれの回路とも電気的に接続されていない。

本実施の形態の主要な特徴として、第１、第２および第３の特徴がある。第１の特徴は、半導体チップＣＰ１が、パッド電極Ｐ１ａ，Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとを有し、半導体チップＣＰ２のパッド電極Ｐ２ａと半導体チップＣＰ１のパッド電極Ｐ１ａとがワイヤＢＷ１を介して電気的に接続され、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とがワイヤＢＷ２を介して電気的に接続されていることである。第２の特徴は、パッド電極Ｐ１ａ、パッド電極Ｐ１ｂおよび内部配線ＮＨは、半導体チップＣＰ１内に形成されているいずれの回路とも電気的に接続されていないことである。第３の特徴は、リードＬＤ１と半導体チップＣＰ１との間の距離が、リードＬＤ１と半導体チップＣＰ２との間の距離よりも小さいことである。

本実施の形態では、第１の特徴として、半導体チップＣＰ１が、パッド電極Ｐ１ａと、パッド電極Ｐ１ｂと、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとを有している。そして、半導体チップＣＰ２のパッド電極Ｐ２ａと、半導体チップＣＰ１のパッド電極Ｐ１ａとが、ワイヤＢＷ１を介して電気的に接続され、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とが、ワイヤＢＷ２を介して電気的に接続されている。これにより、半導体チップＣＰ１のパッド電極Ｐ１ａを、ワイヤＢＷ１と、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨおよびパッド電極Ｐ１ｂと、ワイヤＢＷ２とを介して、リードＬＤ１に電気的に接続することができる。そうすることにより、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的につないだ場合（上記図３１および図３２の検討例に対応）のそのワイヤＢＷの長さに比べて、ワイヤＢＷ１，ＢＷ２の各長さを短くすることができる。

すなわち、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的につないだ場合（上記図３１および図３２の検討例に対応）は、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを接続するワイヤＢＷの長さがかなり長くなってしまう。

それに対して、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａを、リードＬＤではなく半導体チップＣＰ１のパッド電極Ｐ１ａにワイヤＢＷ１を介して接続し、半導体チップＣＰ１のパッド電極Ｐ１ｂをリードＬＤ１にワイヤＢＷ２を介して接続し、半導体チップＣＰ１のパッド電極Ｐ１ａ，Ｐ１ｂ間を半導体チップＣＰ１の内部配線ＮＨを介して接続している。このため、パッド電極Ｐ２ａとリードＬＤ１との間を電気的に接続するのに必要なワイヤを、一本のワイヤで構成するのではなく、２本のワイヤＢＷ１，ＢＷ２で構成し、パッド電極Ｐ１ａ，Ｐ１ｂ間を半導体チップＣＰ１の内部配線ＮＨで電気的に接続しているため、各ワイヤＢＷ１，ＢＷ２の長さを短くすることができる。すなわち、上記図３２（検討例）に示されているワイヤＢＷの長さに比べて、図３３（本実施の形態）に示されるワイヤＢＷ（ＢＷ１，ＢＷ２）の各長さを短くすることができる。

本実施の形態において、各ワイヤＢＷ１，ＢＷ２の長さを短くすることができるのは、第３の特徴として、リードＬＤ１と半導体チップＣＰ１との間の距離が、リードＬＤ１と半導体チップＣＰ２との間の距離よりも小さいためである。言い換えると、リードＬＤ１が、半導体チップＣＰ２よりも半導体チップＣＰ１の近くに配置されているためである。

すなわち、図３１および図３２の検討例の構造では、半導体チップＣＰ２のパッド電極Ｐ２ａを、半導体チップＣＰ２よりも半導体チップＣＰ１０１の近くに配置されたリードＬＤに対して電気的に接続することが必要な場合、半導体チップＣＰ１０１の近くのリードＬＤと半導体チップＣＰ２のパッド電極Ｐ２ａとを接続する図３２に示されるワイヤＢＷの長さは、かなり長くなってしまう。

それに対して、本実施の形態では、半導体チップＣＰ２よりも半導体チップＣＰ１の近くに配置されたリードＬＤ１にワイヤＢＷを介して接続されるのは、そのリードＬＤ１から遠い半導体チップＣＰ２のパッド電極Ｐ２ａではなく、そのリードＬＤ１に近い半導体チップＣＰ１のパッド電極Ｐ１ｂである。このため、本実施の形態では、半導体チップＣＰ２よりも半導体チップＣＰ１の近くに配置されたリードＬＤ１と、半導体チップＣＰ１のパッド電極Ｐ１ｂとの間を接続するワイヤＢＷ（すなわちワイヤＢＷ２）の長さを短くすることができる。

つまり、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａを、ワイヤＢＷ１、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨ，パッド電極Ｐ１ｂおよびワイヤＢＷ２を介して、半導体チップＣＰ２よりも半導体チップＣＰ１の近くに配置されたリードＬＤ１に電気的に接続しているのである。これにより、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的に接続する場合（上記図３１および図３２の検討例に対応）に比べて、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続するのに用いたワイヤＢＷ（ＢＷ１，ＢＷ２）の長さを短くすることができるのである。

このため、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａにワイヤＢＷ１，ＢＷ２、パッド電極Ｐ１ａ，Ｐ１ｂおよび内部配線ＮＨを経由して接続させるリードＬＤ１は、半導体チップＣＰ２よりも半導体チップＣＰ１の近くに配置されている。これは、上記第３の特徴に対応している。すなわち、リードＬＤ１と半導体チップＣＰ１との間の距離は、リードＬＤ１と半導体チップＣＰ２との間の距離よりも小さくなっている。言い換えると、リードＬＤ１と半導体チップＣＰ２との間の距離は、リードＬＤ１と半導体チップＣＰ１との間の距離よりも大きくなっている。

なお、リードＬＤ１と半導体チップＣＰ２との間の距離は、リードＬＤ１のインナリード部の先端と半導体チップＣＰ２との間の距離（間隔）のことであり、リードＬＤ１のインナリード部の先端と半導体チップＣＰ２との間の最短距離（最小間隔）に対応している。また、リードＬＤ１と半導体チップＣＰ１との間の距離は、リードＬＤ１のインナリード部と半導体チップＣＰ１との間の距離（間隔）のことであり、リードＬＤ１のインナリード部の先端と半導体チップＣＰ１との間の最短距離（最小間隔）に対応している。

上記第３の特徴の代わりに、次の第４の特徴を有していても、本実施の形態の効果を得られる。すなわち、半導体チップＣＰ２のパッド電極Ｐ２ａから、ワイヤＢＷ１、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂおよびワイヤＢＷ２を経由してリードＬＤ１に至る導電経路について考える。このとき、第４の特徴は、リードＬＤ１におけるワイヤＢＷ２の接続位置と半導体チップＣＰ２のパッド電極Ｐ２ａとの間の距離（間隔）が、半導体チップＣＰ２のパッド電極Ｐ２ａと半導体チップＣＰ１のパッド電極Ｐ１ａとの間の距離よりも大きく、かつ、リードＬＤ１におけるワイヤＢＷ２の接続位置と半導体チップＣＰ１のパッド電極Ｐ１ｂとの間の距離よりも大きいことである。なお、ここで、言う距離（間隔）は、直線距離（２点間を結ぶ仮想直線の長さ）である。

この第４の特徴を満たす場合も、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的につないだ場合（上記図３１および図３２の検討例に対応）のそのワイヤＢＷの長さに比べて、本実施の形態におけるワイヤＢＷ１，ＢＷ２の各長さを短くすることができる。すなわち、上記図３２（検討例）に示されているワイヤＢＷの長さに比べて、図３３（本実施の形態）に示されるワイヤＢＷ（ＢＷ１，ＢＷ２）の各長さを短くすることができる。従って、上記第３の特徴の代わりに、上記第４の特徴を有していても、本実施の形態の効果を得ることができる。

また、上記第３の特徴の代わりに、平面視において、リードＬＤ１のインナリード部の先端が、半導体チップＣＰ１の辺ＳＤ３の延長線ＥＳを基準として、それ（辺ＳＤ３の延長線ＥＳ）よりも半導体装置ＰＫＧの側面ＭＲｃ１側（矢印ＹＧ側）に位置する場合も、本実施の形態の効果を得られる（上記図３参照）。すなわち、上記図３において、延長線ＥＳよりも図３の上側（矢印ＹＧ側）に位置するリードＬＤに対して、半導体チップＣＰ２のパッド電極Ｐ２ａを、ワイヤＢＷ１、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂおよびワイヤＢＷ２を介して電気的に接続する場合にも、本実施の形態の効果を得られる。なぜなら、このような場合も、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的につないだ場合（上記図３１および図３２の検討例に対応）のそのワイヤＢＷの長さに比べて、本実施の形態におけるワイヤＢＷ１，ＢＷ２の各長さを短くすることができるからである。すなわち、上記図３２（検討例）に示されているワイヤＢＷの長さに比べて、図３３（本実施の形態）に示されるワイヤＢＷ（ＢＷ１，ＢＷ２）の各長さを短くすることができる。

また、本実施の形態では、半導体チップＣＰ１におけるパッド電極Ｐ１ａ，Ｐ１ｂと内部配線ＮＨとは、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続するための導電経路として設けたものである。このため、第２の特徴として、パッド電極Ｐ１ａ、パッド電極Ｐ１ｂおよび内部配線ＮＨは、半導体チップＣＰ１内に形成されているいずれの回路とも電気的に接続されていない。

すなわち、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続するための導電経路として、半導体チップＣＰ１にわざわざパッド電極Ｐ１ａ，Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとを設けている。このため、半導体チップＣＰ１において、パッド電極Ｐ１ａ，Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとは、回路構成上は無くてもよい部材であり、半導体チップＣＰ１内に形成されているいずれの回路とも電気的に接続されていない。本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的に接続するのではなく、半導体チップＣＰ１内を迂回経路として用いるために、半導体チップＣＰ１の回路構成上は必要ないパッド電極Ｐ１ａ，Ｐ１ｂおよび内部配線ＮＨを、あえて半導体チップＣＰ１に設けている。すなわち、半導体チップＣＰ１の一部（パッド電極Ｐ１ａ，Ｐ１ｂおよび内部配線ＮＨ）を、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続するためのインターポーザとして用いている。これにより、パッド電極Ｐ１ａ，Ｐ１ｂおよび内部配線ＮＨを経由して半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続することができるため、パッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的に接続する場合のそのワイヤＢＷの長さに比べて、ワイヤＢＷ１，ＢＷ２の各長さを短くすることができるようになる。すなわち、上記図３２（検討例）に示されているワイヤＢＷの長さに比べて、図３３（本実施の形態）に示されるワイヤＢＷ（ＢＷ１，ＢＷ２）の各長さを短くすることができるようになる。

上記図３１および図３２に示されるように、半導体チップＣＰ２のパッド電極Ｐ２ａをリードＬＤにワイヤＢＷを介して接続した場合には、そのワイヤＢＷの長さがかなり長くなってしまい、封止部ＭＲを形成するモールド工程（上記ステップＳ５）で、その長さが長いワイヤＢＷが樹脂材料によって流されてしまう現象（いわゆるワイヤ流れ）が発生しやすくなる。これは、ワイヤＢＷの接続信頼性を低下させ、半導体装置の信頼性の低下につながってしまう。このため、ワイヤＢＷの長さが長くなることは望ましくない。

それに対して、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とをワイヤＢＷで直接的に接続する場合（上記図３１および図３２の検討例に対応）に比べて、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続するのに用いたワイヤＢＷ（ＢＷ１，ＢＷ２）の長さを短くすることができる。このため、封止部ＭＲを形成するモールド工程（上記ステップＳ５）で、ワイヤＢＷが樹脂材料によって流されてしまう現象が発生しにくくなり、ワイヤＢＷの接続信頼性を向上させることができる。従って、半導体装置ＰＫＧの信頼性を向上させることができる。

また、上記図３１および図３２の検討例のように、半導体チップＣＰ２のパッド電極Ｐ２ａをリードＬＤにワイヤＢＷを介して直接的に接続した場合、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤとを接続するワイヤＢＷの一部が、平面視で半導体チップＣＰ１０１と重なってしまい、そのワイヤＢＷが半導体チップＣＰ１に接触して短絡してしまう虞がある。これは、半導体装置の信頼性の低下につながる。

それに対して、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１との間を、１本のワイヤだけで直接的に接続するのではなく、ワイヤＢＷ１、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂおよびワイヤＢＷ２を介して電気的に接続している。半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを電気的に接続するのに必要なワイヤＢＷ１，ＢＷ２のうち、ワイヤＢＷ１は、半導体チップＣＰ２のパッド電極Ｐ２ａと半導体チップＣＰ１のパッド電極Ｐ１ａとを接続し、ワイヤＢＷ２は、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とを接続している。このため、本実施の形態では、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１との間を電気的に接続するために、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを直接的に接続するワイヤＢＷを用いていないため、半導体チップＣＰ２のパッド電極Ｐ２ａとリードＬＤ１とを直接的に接続するワイヤが平面視で半導体チップＣＰ１と重なってしまうのを防止することができる。従って、半導体チップＣＰ１に接続すべきでないワイヤが半導体チップＣＰ１に接触して短絡してしまうのを、より的確に防止できるようになる。これにより、半導体装置ＰＫＧの信頼性を向上させることができる。

また、本実施の形態では、更に以下のような特徴を有していることがより好ましい。

すなわち、半導体チップＣＰ１の表面（主面）において、パッド電極Ｐ１ａは、半導体チップＣＰ２と対向する辺ＳＤ３側に配置され、半導体チップＣＰ２の表面（主面）において、パッド電極Ｐ２ａは、半導体チップＣＰ１と対向する辺ＳＤ５側に配置されていることが好ましい。すなわち、パッド電極Ｐ１ａは、半導体チップＣＰ１の表面（主面）の外周部において、半導体チップＣＰ２と対向する辺ＳＤ３側に配置され、パッド電極Ｐ２ａは、半導体チップＣＰ２の表面（主面）の外周部において、半導体チップＣＰ１と対向する辺ＳＤ５側に配置されていることが好ましい。これにより、半導体チップＣＰ１のパッド電極Ｐ１ａと半導体チップＣＰ２のパッド電極Ｐ２ａとが対向することになるため、半導体チップＣＰ１のパッド電極Ｐ１ａと半導体チップＣＰ２のパッド電極Ｐ２ａとをワイヤＢＷ１で接続しやすくなる。従って、半導体チップＣＰ１のパッド電極Ｐ１ａと半導体チップＣＰ２のパッド電極Ｐ２ａとを、ワイヤＢＷ１を介して容易かつ的確に接続することができるようになる。

また、半導体チップＣＰ１の表面（主面）において、パッド電極Ｐ１ｂは、半導体チップＣＰ２と対向する辺ＳＤ３以外の辺側に配置されていることが好ましい。すなわち、パッド電極Ｐ１ｂは、半導体チップＣＰ１の表面（主面）の外周部において、半導体チップＣＰ２と対向する辺ＳＤ３以外の辺側に配置されていることが好ましい。つまり、パッド電極Ｐ１ｂは、半導体チップＣＰ１の表面（主面）において、辺ＳＤ３側には配置せず、辺ＳＤ１，ＳＤ２，ＳＤ４のいずれかに配置することが好ましい。これにより、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とをワイヤＢＷ２で接続しやすくなる。従って、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とを、ワイヤＢＷ２を介して容易かつ的確に接続することができるようになる。なお、図２、図３、図９および図２０などの場合は、パッド電極Ｐ１ｂは、半導体チップＣＰ１の表面（主面）において、辺ＳＤ２側と辺ＳＤ４側とにそれぞれ配置されている。

従って、半導体チップＣＰ１の表面（主面）において、パッド電極Ｐ１ａは、半導体チップＣＰ２と対向する辺ＳＤ３側に配置し、パッド電極Ｐ１ｂは、辺ＳＤ３以外の辺側に配置し、半導体チップＣＰ２の表面（主面）において、パッド電極Ｐ２ａは、半導体チップＣＰ１と対向する辺ＳＤ５側に配置することが、より好ましい。これにより、半導体チップＣＰ２のパッド電極Ｐ２ａを、ワイヤＢＷ１、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂおよびワイヤＢＷ２を介して、リードＬＤ１に容易かつ的確に接続することができるようになる。

また、半導体チップＣＰ１の辺ＳＤ２側に配置されたパッド電極Ｐ１ｂは、封止部ＭＲの側面（辺）ＭＲｃ２に配置されたリードＬＤ１に、ワイヤＢＷ２を介して電気的に接続されていることが好ましい。また、半導体チップＣＰ１の辺ＳＤ４側に配置されたパッド電極Ｐ１ｂは、封止部ＭＲの側面（辺）ＭＲｃ４に配置されたリードＬＤ１に、ワイヤＢＷ２を介して電気的に接続されていることが好ましい。また、もしも半導体チップＣＰ１の辺ＳＤ１側に配置されたパッド電極Ｐ１ｂがあれば、そのパッド電極Ｐ１ｂは、封止部ＭＲの側面（辺）ＭＲｃ１に配置されたリードＬＤ１に、ワイヤＢＷ２を介して電気的に接続されていることが好ましい。すなわち、ワイヤＢＷ２を介して互いに電気的に接続されたパッド電極Ｐ１ｂとリードＬＤ１とについて、そのパッド電極Ｐ１ｂが配置された半導体チップＣＰ１の辺に沿った（対向する）封止部ＭＲの側面（辺）に、リードＬＤ１が配置されていることが好ましい。これにより、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とをワイヤＢＷ２で接続しやすくなる。従って、半導体チップＣＰ１のパッド電極Ｐ１ｂとリードＬＤ１とを、ワイヤＢＷ２を介して容易かつ的確に接続することができるようになる。

また、本実施の形態の半導体装置ＰＫＧにおいては、パッド電極Ｐ２ａ、ワイヤＢＷ１、パッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂ、ワイヤＢＷ２およびリードＬＤ１からなる導電経路は、１つ以上設けられているが、複数設けることもでき、その場合、半導体チップＣＰ１において複数の辺（ここでは辺ＳＤ２，ＳＤ４）に、それぞれパッド電極Ｐ１ｂを配置することもできる。そうすることにより、半導体装置ＰＫＧの複数の側面（ここでは側面ＭＲｃ２，ＭＲｃ４）に、それぞれリードＬＤ１を配置することができるようになる。

また、本実施の形態では、半導体チップＣＰ１において、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨは、半導体チップＣＰ１の外周に沿って形成されていることが好ましい。また、半導体チップＣＰ１にはシールリングＳＲが形成されていることが好ましいが、半導体チップＣＰ１にシールリングＳＲを形成した場合には、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨは、半導体チップＣＰ１において、シールリングＳＲの内側に、シールリングＳＲに沿って形成されていることが好ましい（図２１、図２７および図２８参照）。

これにより、半導体チップＣＰ１に種々の回路（ここでは制御回路ＣＬＣ、パワーＭＯＳＦＥＴＱ１およびセンスＭＯＳＦＥＴＱ２）を形成するのに、パッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨが邪魔になるのを防止することができる。このため、半導体チップＣＰ１にパッド電極Ｐ１ａ，Ｐ１ｂとパッド電極Ｐ１ａ，Ｐ１ｂ間を電気的に接続する内部配線ＮＨとを設けたことに伴う半導体チップＣＰ１の面積の増加を抑制することができる。従って、半導体チップＣＰ１の小型化（小面積化）を図ることができ、ひいては、半導体装置ＰＫＧの小型化を図ることができる。また、半導体チップＣＰ１の小型化（小面積化）を図ることができることで、半導体チップＣＰ１の製造コストを低減することができ、ひいては半導体装置ＰＫＧの製造コストを低減することができる。

また、半導体チップＣＰ１において、パッド電極Ｐ１ａ，Ｐ１ｂ間を接続する内部配線ＮＨ（第１配線）が、配線Ｍ２Ａ（第３配線）と配線Ｍ２Ａよりも下層の配線Ｍ１Ａ（第４配線）とを含む場合は、配線Ｍ２Ａの厚み（Ｔ２）は、配線Ｍ１Ａの厚み（Ｔ１）よりも大きく、かつ、配線Ｍ１Ａの幅（Ｗ１）は、配線Ｍ２Ａの幅（Ｗ２）よりも大きいことが好ましい（上記図２７〜図２９参照）。ここで、配線Ｍ２Ａは、パッド電極Ｐ１ａまたはパッド電極Ｐ１ｂと同層に形成されている。配線Ｍ２Ａに比べて厚みが小さな配線Ｍ１Ａについては、配線Ｍ１Ａの幅Ｗ１を大きくすることにより、配線Ｍ１Ａの抵抗（配線抵抗）を抑制し、配線Ｍ１Ａに比べて厚みが大きな配線Ｍ２Ａについては、配線Ｍ２Ａの幅Ｗ２を小さくすることで、配線Ｍ２Ａを配置するのに要する平面領域の面積を抑制することができる。これにより、パッド電極Ｐ１ａとパッド電極Ｐ１ｂとの間を、低抵抗で電気的に接続することができるとともに、半導体チップＣＰ１の小型化（小面積化）を図ることができる。

＜変形例＞
次に、本実施の形態の半導体装置ＰＫＧの変形例について説明する。

図３５は、本実施の形態の半導体装置ＰＫＧの変形例を示す部分拡大平面透視図であり、上記図９に相当するものである。図３６は、本実施の形態の半導体装置ＰＫＧの変形例を示す回路図（回路ブロック図）であり、上記図１９に相当するものである。ここで、図３５および図３６に示される変形例の半導体装置ＰＫＧを、以下では符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。

図３５および図３６に示される変形例の半導体装置ＰＫＧ１は、次の点が、これまでに説明した上記半導体装置ＰＫＧと相違している。

すなわち、上記半導体装置ＰＫＧでは、半導体チップＣＰ１のパッド電極Ｐ１のうち、半導体チップＣＰ２のパッド電極Ｐ２にワイヤＢＷを介して電気的に接続されたパッド電極Ｐ１は、いずれもパッド電極Ｐ１ａであり、半導体チップＣＰ１内の回路には電気的に接続されず、内部配線ＮＨ、パッド電極Ｐ１ｂおよびワイヤＢＷ２を介してリードＬＤ１に電気的に接続されていた。

それに対して、図３５および図３６に示される変形例の半導体装置ＰＫＧ１では、半導体チップＣＰ１のパッド電極Ｐ１のうち、半導体チップＣＰ２のパッド電極Ｐ２にワイヤＢＷを介して電気的に接続されたパッド電極Ｐ１には、パッド電極Ｐ１ａとパッド電極Ｐ１ｃとがある。ここで、パッド電極Ｐ１ａは、半導体チップＣＰ１の内部配線ＮＨを介してパッド電極Ｐ１に電気的に接続されているが、パッド電極Ｐ１ｃは、半導体チップＣＰ１の内部配線（ＮＨ１）を介して、半導体チップＣＰ１に形成されているいずれかの回路（ここでは上記制御回路ＣＬＣ）に電気的に接続されている。半導体チップＣＰ１において、パッド電極Ｐ１ｃと半導体チップＣＰ１内の回路（ここでは上記制御回路ＣＬＣ）とを電気的に接続する内部配線（ＮＨ１）は、上記配線Ｍ１，Ｍ２により形成することができる。

なお、半導体チップＣＰ２のパッド電極Ｐ２のうち、ワイヤＢＷ（ＢＷ１）を介して半導体チップＣＰ１のパッド電極Ｐ１ａに電気的に接続されたパッド電極Ｐ２がパッド電極Ｐ２ａに対応し、ワイヤＢＷ（ＢＷ３）を介して半導体チップＣＰ１のパッド電極Ｐ１ｃに電気的に接続されたパッド電極Ｐ２がパッド電極Ｐ２ｃに対応している。また、ワイヤＢＷうち、半導体チップＣＰ２のパッド電極Ｐ２ａと半導体チップＣＰ１のパッド電極Ｐ１ａとを電気的に接続するワイヤＢＷがワイヤＢＷ１に対応し、半導体チップＣＰ２のパッド電極Ｐ２ｃと半導体チップＣＰ１のパッド電極Ｐ１ｃとを電気的に接続するワイヤＢＷが、ワイヤＢＷ３に対応している。

すなわち、図３５および図３６に示される変形例の半導体装置ＰＫＧ１では、半導体チップＣＰ２のパッド電極Ｐ２ａが、ワイヤＢＷ１を介して半導体チップＣＰ１のパッド電極Ｐ１ａに電気的に接続され、更に半導体チップＣＰ１の内部配線ＮＨを介して半導体チップＣＰ１のパッド電極Ｐ１ｂに電気的に接続され、更にワイヤＢＷ２を介してリードＬＤ１に電気的に接続されている。すなわち、変形例の半導体装置ＰＫＧ１においては、パッド電極Ｐ２ａ、ワイヤＢＷ１、パッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂ、ワイヤＢＷ２およびリードＬＤ１からなる導電経路が、１つ以上設けられており、図３５および図３６の場合は４つ設けられている。

更に、変形例の半導体装置ＰＫＧ１では、半導体チップＣＰ２のパッド電極Ｐ２ｃが、ワイヤＢＷ３を介して半導体チップＣＰ１のパッド電極Ｐ１ｃに電気的に接続され、更に半導体チップＣＰ１の内部配線（ＮＨ１）を介して半導体チップＣＰ１内の回路（ここでは上記制御回路ＣＬＣ）に電気的に接続されている。すなわち、変形例の半導体装置ＰＫＧ１においては、半導体チップＣＰ２のパッド電極Ｐ２ｃからワイヤＢＷ３、パッド電極Ｐ１ｃおよび半導体チップＣＰ１の内部配線（ＮＨ１）を経由して半導体チップＣＰ１内の回路（ここでは上記制御回路ＣＬＣ）に至る導電経路が、１つ以上設けられており、図３５および図３６の場合は２つ設けられている。

つまり、上記実施の形態の半導体装置ＰＫＧにおいて、半導体チップＣＰ２のパッド電極Ｐ２ｃから、パッド電極Ｐ２ｃ，Ｐ１ｃ間を接続するワイヤＢＷ３、半導体チップＣＰ１のパッド電極Ｐ１ｃおよび半導体チップＣＰ１の内部配線（ＮＨ１）を経由して半導体チップＣＰ１内の回路（ここでは制御回路ＣＬＣ）に至る導電経路を追加したものが、変形例の半導体装置ＰＫＧ１に対応している。

変形例の半導体装置ＰＫＧ１の他の構成は、上記半導体装置ＰＫＧとほぼ同様である。

このような変形例の半導体装置ＰＫＧ１においても、上記半導体装置ＰＫＧと同様に、半導体チップＣＰ２のパッド電極Ｐ２ａから、ワイヤＢＷ１、半導体チップＣＰ１のパッド電極Ｐ１ａ、内部配線ＮＨ、パッド電極Ｐ１ｂ、およびワイヤＢＷ２を経由してリードＬＤ１に至る導電経路を設けていることにより、上記半導体装置ＰＫＧとほぼ同様の効果を得ることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

その他、上記実施の形態に記載された内容の一部を以下に記載する。

［付記１］
（ａ）第１パッド、第２パッド、および前記第１パッドと前記第２パッドとを電気的に接続する第１配線を有する第１半導体チップと、第３パッドを有する第２半導体チップとを、チップ搭載部上に並んで配置する工程、
（ｂ）前記第２半導体チップの前記第３パッドと前記第１半導体チップの前記第１パッドとを第１ワイヤを介して電気的に接続し、前記第１半導体チップの前記第２パッドと第１リードとを第２ワイヤを介して電気的に接続する工程、
（ｃ）前記第１および第２半導体チップ、前記第１リードの一部、および前記第１および第２ワイヤを封止する封止体を形成する工程、
を有し、
前記第１リードと前記第１半導体チップとの間の距離は、前記第１リードと前記第２半導体チップとの間の距離よりも小さく、
前記第１パッド、前記第２パッドおよび前記第１配線は、前記第１半導体チップ内に形成されているいずれの回路とも電気的に接続されていない、半導体装置の製造方法。

［付記２］
付記１の半導体装置の製造方法において、
前記第１半導体チップは、裏面電極を有し、
前記（ａ）工程では、前記第１半導体チップの前記裏面電極が、導電性の第１接合材を介して前記チップ搭載部に接合され、前記第２半導体チップの裏面が、絶縁性の第２接合材を介して前記チップ搭載部に接合される、半導体装置の製造方法。

［付記３］
付記２の半導体装置の製造方法において、
前記（ａ）工程では、前記第１半導体チップの前記裏面電極を前記第１接合材を介して前記チップ搭載部に接合した後で、前記第２半導体チップの裏面を前記第２接合材を介して前記チップ搭載部に接合する、半導体装置の製造方法。

［付記４］
付記３の半導体装置の製造方法において、
前記第１半導体チップは、パワートランジスタと、前記パワートランジスタを制御する制御回路とを含み、
前記第２半導体チップは、前記第１半導体チップを制御するための半導体チップである、半導体装置の製造方法。

１ 半導体基板
２ フィールド絶縁膜
３ ｐ型の半導体領域
４ ｎ^＋型の半導体領域
５ ｐ^＋型の半導体領域
６ 溝
７ ゲート絶縁膜
８ ゲート電極
９，１１ 層間絶縁膜
１０，１２ プラグ
１３ 保護膜
１４ 開口部
ＢＡＴ 電源
ＢＤ１，ＢＤ２ 接合材
ＢＥ 裏面電極
ＢＷ，ＢＷ１，ＢＷ２，ＢＷ３ ワイヤ
ＣＬＣ 制御回路
ＣＰ１，ＣＰ２，ＣＰ１０１ 半導体チップ
ＤＰ ダイパッド
ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４ 辺
ＥＳ 延長線
ＬＤ，ＬＤ１ リード
ＬＦ リードフレーム
ＬＯＤ 負荷
Ｍ１，Ｍ２，Ｍ１Ａ，Ｍ２Ａ 配線
Ｍ１Ｓ１，Ｍ１Ｓ２，Ｍ２Ｓ１，Ｍ２Ｓ２ ソース配線
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＮＨ，ＮＨ１ 内部配線
Ｐ１，Ｐ１ａ，Ｐ１ｂ，Ｐ１ｃ，Ｐ２，Ｐ２ａ，Ｐ２ｃ パッド電極
Ｐ１ａ１，Ｐ１ａ２，Ｐ１ａ３，Ｐ１ａ４，Ｐ１ａ５，Ｐ１ａ６ パッド電極
Ｐ１ｂ１，Ｐ１ｂ２，Ｐ１ｂ３，Ｐ１ｂ４，Ｐ１ｂ５，Ｐ１ｂ６ パッド電極
Ｐ１Ｓ ソース用パッド電極
ＰＫＧ，ＰＫＧ１，ＰＫＧ１０１ 半導体装置
Ｑ１ パワーＭＯＳＦＥＴ
Ｑ２ センスＭＯＳＦＥＴ
ＲＥＧ レギュレータ
ＲＧ１ パワーＭＯＳＦＥＴ形成領域
ＲＧ２ センスＭＯＳＦＥＴ形成領域
ＲＧ３ 領域
ＲＧ４ 制御回路形成領域
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６，ＳＤ７，ＳＤ８ 辺
ＳＲ シールリング
ＳＲ１，ＳＲ１ａ，ＳＲ２，ＳＲ２ａ 金属パターン
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５ 端子
ＴＬ 吊りリード
ＹＧ 矢印

Claims (9)

1. 第１半導体チップと、
   第２半導体チップと、
   複数のリードと、
   複数のワイヤと、
   前記第１および第２半導体チップ、前記複数のリードのそれぞれの一部、および前記複数のワイヤを封止する封止体と、
   を備える半導体装置であって、
   前記第１および第２半導体チップを搭載するチップ搭載部を更に有し、
   前記第１半導体チップと前記第２半導体チップとは、前記チップ搭載部上に並んで配置され、
   前記第１半導体チップは、第１パッド、第２パッド、および前記第１パッドと前記第２パッドとを電気的に接続する第１配線を有し、
   前記第２半導体チップは、第３パッドを有し、
   前記第１パッドは、前記第１半導体チップの主面において、前記第２半導体チップと対向する第１の辺側に配置され、
   前記第３パッドは、前記第２半導体チップの主面において、前記第１半導体チップと対向する第２の辺側に配置され、
   前記第２半導体チップの前記第３パッドと、前記第１半導体チップの前記第１パッドとは、前記複数のワイヤのうちの第１ワイヤを介して電気的に接続され、
   前記第１半導体チップの前記第２パッドは、前記複数のリードのうちの第１リードと、前記複数のワイヤのうちの第２ワイヤを介して電気的に接続され、
   前記第１リードと前記第１半導体チップとの間の距離は、前記第１リードと前記第２半導体チップとの間の距離よりも小さく、
   前記第１パッド、前記第２パッドおよび前記第１配線は、前記第１半導体チップ内に形成されているいずれの回路とも電気的に接続されておらず、
   前記第１配線は、前記第１半導体チップの外周に沿って形成されており、
   前記第１配線は、第３配線と、前記第３配線よりも下層の第４配線とを含み、
   前記第３配線の厚みは、前記第４配線の厚みよりも大きく、
   前記第４配線の幅は、前記第３配線の幅よりも大きく、
   前記第３配線は、前記第１パッドまたは前記第２パッドと同層に形成されている、半導体装置。
2. 請求項１記載の半導体装置において、
   前記封止体は、前記チップ搭載部の一部を封止し、
   前記複数のリードは、前記チップ搭載部の周囲に配置されている、半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１半導体チップは、複数の回路を含み、
   前記第２半導体チップは、前記第１半導体チップを制御するための半導体チップである、半導体装置。
4. 請求項２記載の半導体装置において、
   前記第１半導体チップは、パワートランジスタと、前記パワートランジスタを制御する制御回路とを含み、
   前記第２半導体チップは、前記第１半導体チップを制御する、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１半導体チップは裏面電極を有し、
   前記第１半導体チップの前記裏面電極が、導電性の第１接合材を介して前記チップ搭載部に接合され、
   前記第２半導体チップの裏面が、絶縁性の第２接合材を介して前記チップ搭載部に接合されている、半導体装置。
6. 請求項１記載の半導体装置において、
   前記第２パッドは、前記第１半導体チップの主面において、前記第１の辺以外の第３の辺側に配置されている、半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１リードは、前記封止体において、前記第１半導体チップの前記第３の辺に沿った第１の側面側に配置されている、半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１半導体チップは、第４パッドを更に有し、
   前記第２半導体チップは第５パッドを更に有し、
   前記第２半導体チップの前記第５パッドと、前記第１半導体チップの前記第４パッドとは、前記複数のワイヤのうちの第３ワイヤを介して電気的に接続され、
   前記第１半導体チップの前記第４パッドは、前記第１半導体チップ内に形成された第２配線を介して、前記第１半導体チップ内の回路に電気的に接続されている、半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１半導体チップには、シールリングが形成されており、
   前記第１配線は、前記第１半導体チップにおいて、前記シールリングの内側に、前記シールリングに沿って形成されている、半導体装置。

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