JP2019153752A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019153752A
JP2019153752A JP2018039925A JP2018039925A JP2019153752A JP 2019153752 A JP2019153752 A JP 2019153752A JP 2018039925 A JP2018039925 A JP 2018039925A JP 2018039925 A JP2018039925 A JP 2018039925A JP 2019153752 A JP2019153752 A JP 2019153752A
Authority
JP
Japan
Prior art keywords
signal terminal
terminal
solder
sealing body
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018039925A
Other languages
English (en)
Inventor
真悟 岩崎
Shingo Iwasaki
真悟 岩崎
海晴 佐藤
Kaisei Sato
海晴 佐藤
裕理 今井
Hiromichi Imai
裕理 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2018039925A priority Critical patent/JP2019153752A/ja
Priority to US16/269,242 priority patent/US10763240B2/en
Priority to CN201910160153.5A priority patent/CN110233135A/zh
Publication of JP2019153752A publication Critical patent/JP2019153752A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4822—Beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

【課題】ボンディングワイヤを短縮又は省略し得る技術を提供する。【解決手段】半導体装置は、第１半導体素子及び第２半導体素子と、第１半導体素子及び第２半導体素子を封止する封止体と、封止体の内外に亘って延びるとともに封止体の内部において第１半導体素子に接続された第１信号端子と、封止体の内外に亘って延びるとともに封止体の内部において第２半導体素子に接続された第２信号端子とを備える。第１信号端子と第２信号端子は、封止体から同一方向に突出している。第１信号端子は、封止体の内部において、第１半導体素子へ接近するにつれて第２信号端子から離間する区間を有する。第２信号端子は、封止体の内部において、第２半導体素子へ接近するにつれて第１信号端子から離間する区間を有する。【選択図】図５

Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１に、半導体装置が開示されている。この半導体装置は、第１半導体素子及び第２半導体素子と、第１半導体素子及び第２半導体素子を封止する封止体と、封止体の内外に亘って延びる第１信号端子及び第２信号端子とを備える。第１信号端子は、封止体の内部において、ボンディングワイヤを介して第１半導体素子に接続されている。第２信号端子は、封止体の内部において、ボンディングワイヤを介して第２半導体素子に接続されている。第１信号端子と第２信号端子は、封止体から同一方向に突出している。
特開２０１５−１３０４６５号公報
封止体から同一方向に突出する第１信号端子及び第２信号端子は、通常、制御基板といった外部機器に接続される。従って、第１信号端子と第２信号端子との間の距離（間隔）は、外部機器の大型化を避けるために、比較的に小さくすることが望まれる。その一方で、第１半導体素子と第２半導体素子との間の距離については、封止体の内部における設計上の制約等から、あまり小さくすることができない。そのことから、第１信号端子と第２信号端子との間の距離を小さく設計すると、封止体の内部では、第１信号端子及び第２信号端子が、それぞれ第１半導体素子及び第２半導体素子から離れてしまう。その結果、第１信号端子と第１半導体素子とを接続するボンディングワイヤや、第２信号端子と第２半導体素子とを接続するボンディングワイヤが長くなってしまう。ボンディングワイヤが長くなるほど、例えば、インピーダンスが増大することから、信号伝達における劣化や損失が大きくなり得る。あるいは、封止体を成形する工程においてボンディングワイヤが変位しやすくなり、例えば電気的な短絡を招くおそれが高くなる。本明細書は、ボンディングワイヤを短縮又は省略し得る技術を提供する。
本明細書が開示する技術は、半導体装置に具現化される。この半導体装置は、第１半導体素子及び第２半導体素子と、第１半導体素子及び第２半導体素子を封止する封止体と、封止体の内外に亘って延びるとともに封止体の内部において第１半導体素子に接続された第１信号端子と、封止体の内外に亘って延びるとともに封止体の内部において第２半導体素子に接続された第２信号端子とを備える。第１信号端子と第２信号端子は、封止体から同一方向に突出している。第１信号端子は、封止体の内部において、第１半導体素子へ接近するにつれて第２信号端子から離間する区間を有する。第２信号端子は、封止体の内部において、第２半導体素子へ接近するにつれて第１信号端子から離間する区間を有する。
上記した構成によると、封止体の外部では、第１信号端子と第２信号端子との間の距離（間隔）を小さくしつつ、封止体の内部では、第１信号端子及び第２信号端子をそれぞれ第１半導体素子及び第２半導体素子に近接させることができる。前述したように、封止体の外部において第１信号端子と第２信号端子との間の距離が小さければ、それらが接続される外部機器の大型化を避けることができる。あるいは、第１信号端子又は第２信号端子に隣接して他の端子が存在するときは、当該他の端子との間の距離を大きくすることによって、当該他の端子からの絶縁性を高めることができる。一方、封止体の内部では、第１信号端子が第１半導体素子に対して近接し、第２信号端子が第２半導体素子に対して近接することから、第１信号端子と第１半導体素子とを接続するボンディングワイヤ（又はその他の接続部材）や、第２信号端子と第２半導体素子とを接続するボンディングワイヤ（又はその他の接続部材）を、短縮又は省略することができる。
実施例の半導体装置１０の平面図。 半導体装置１０の内部構造を示す平面図。 図１中のＩＩＩ−ＩＩＩ線における断面図であって、半導体装置１０の内部構造を示す。 図１中のＩＶ−ＩＶ線における断面図であって、半導体装置１０の内部構造を示す。 封止体１２の内部における第１信号端子１８及び第２信号端子１９の構造を示す。 第１信号端子１８及び第２信号端子１９についての一変形例を示す図。 第１信号端子１８及び第２信号端子１９についての他の一変形例を示す図。 第１信号端子１８及び第２信号端子１９についての他の一変形例を示す図。 第１上側放熱板２２のはんだ吸収溝２２ｄに関する一変形例を示す図。 第１上側放熱板２２と第１導体スペーサ２４との間のはんだ付けを示す図であって、第１上側放熱板２２には、図９に示す変形例のはんだ吸収溝２２ｄが採用されている。 はんだ吸収溝２２ｄに関する他の一変形例を示す図。 はんだ吸収溝２２ｄに関する他の一変形例を示す図。 第１継手部２２ｃのはんだ吸収溝２２ｅについての一変形例を示す図。 図１３中のＸＩＶ線−ＸＩＶ線における断面図を示す。 第１上側放熱板２２と第１導体スペーサ２４との間のはんだ付けを示す図であって、第１上側放熱板２２の第１継手部２２ｃには、図１３、図１４に示す変形例のはんだ吸収溝２２ｅが採用されている。 第２上側放熱板４２のはんだ接合エリアＳ４、Ｓ５に関する変形例を示す図。 第２上側放熱板４２と第２導体スペーサ４４との間のはんだ付けを示す図であって、第２上側放熱板４２のはんだ接合エリアＳ４、Ｓ５は、図１６に示す位置関係を満たす。 吊り端子１３に関する変形例を示す図。 吊り端子１３に関する他の変形例を示す図。 Ｎ端子１５に関する変形例を示す図。 図１９中のＸＸＩ線−ＸＸＩ線における断面図を示す。
本技術の一実施形態において、第１信号端子と第２信号端子との少なくとも一方は、封止体の外部において直線的に延びていてもよい。このような構成によると、第１信号端子及び／又は第２信号端子が、例えば制御基板のコネクタへ接続されるときに、第１信号端子及び／又は第２信号端子が変形することを避けることができる。言い換えると、仮に第１信号端子及び／又は第２信号端子が封止体の外部で屈曲していると、第１信号端子及び／又は第２信号端子は、例えば制御基板のコネクタに接続されるときに変形しやすい。
本技術の一実施形態において、第１信号端子と第２信号端子との少なくとも一方は、封止体の内部において、少なくとも二つの屈曲部を含むクランク形状を有してもよい。このような構成によると、第１信号端子及び／又は第２信号端子を、封止体に対して強固に固定することができる。
本技術の一実施形態において、第１信号端子と第２信号端子は、互いに面対称の形状を有してもよい。このような構成によると、半導体装置の設計及び製造を容易にすることができる。また、構造上の対称性を有することによって、半導体装置において高い応力が局所的に生じること（即ち、応力集中）を抑制することができる。
本技術の一実施形態において、第１信号端子と第２信号端子との少なくとも一方は、板状であるとともに、封止体の内部において厚み方向に屈曲している。このような構成によると、第１信号端子及び／又は第２信号端子を、封止体に対してより強固に固定することができる。
（実施例１） 図面を参照して、実施例の半導体装置１０について説明する。本実施例の半導体装置１０は、例えば電気自動車、ハイブリッド車、燃料電池車といった電動自動車において、コンバータやインバータといった電力変換回路に用いることができる。但し、半導体装置１０の用途は特に限定されない。半導体装置１０は、様々な装置や回路に広く採用することができる。
図１−図４に示すように、半導体装置１０は、第１半導体素子２０と、第２半導体素子４０と、封止体１２と、複数の端子１４、１５、１６、１８、１９とを備える。第１半導体素子２０と第２半導体素子４０は、パワー半導体素子であり、封止体１２の内部に封止されている。封止体１２は、特に限定されないが、例えばエポキシ樹脂といった熱硬化性樹脂で構成されている。本実施例における封止体１２は、概して板形状を有しており、上面１２ａと、上面１２ａの反対側に位置する下面１２ｂと、上面１２ａと下面１２ｂとに隣接する第１端面１２ｃと、上面１２ａと下面１２ｂとに隣接するとともに第１端面１２ｃの反対側に位置する第２端面１２ｄとを有する。但し、封止体１２の形状は、本実施例で例示されるものに限定されず、適宜変更することができる。
各々の端子１４、１５、１６、１８、１９は、封止体１２の外部から内部に亘って延びており、封止体１２の内部で第１半導体素子２０及び第２半導体素子４０の少なくとも一方に電気的に接続されている。一例ではあるが、複数の端子１４、１５、１６、１８、１９には、電力用であるＰ端子１４、Ｎ端子１５及びＯ端子１６と、信号用である複数の第１信号端子１８及び複数の第２信号端子１９が含まれる。Ｐ端子１４、Ｎ端子１５及びＯ端子１６は、封止体１２の第２端面１２ｄから突出しており、同一方向に沿って互いに平行に延びている。複数の第１信号端子１８及び複数の第２信号端子１９は、封止体１２の第１端面１２ｃから突出しており、同一方向に沿って互いに平行に延びている。複数の第１信号端子１８及び複数の第２信号端子１９は、例えば、外部の制御基板２のコネクタ４に接続される（図５参照）。
第１半導体素子２０は、上面電極２０ａと下面電極２０ｂと複数の信号電極２０ｃとを有する。上面電極２０ａ及び複数の信号電極２０ｃは、第１半導体素子２０の上面に位置しており、下面電極２０ｂは、第１半導体素子２０の下面に位置している。第１半導体素子２０は、上下一対の電極２０ａ、２０ｂを有する縦型の半導体素子である。複数の信号電極２０ｃは、第１半導体素子２０に対する駆動信号、第１半導体素子２０の温度を示す温度信号、及び第１半導体素子２０の電流を示す電流信号といった。各種の信号を入出力するための電極である。同様に、第２半導体素子４０は、上面電極４０ａと下面電極４０ｂと複数の信号電極４０ｃとを有する。上面電極４０ａ及び複数の信号電極４０ｃは第２半導体素子４０の上面に位置しており、下面電極４０ｂは第２半導体素子４０の下面に位置している。即ち、第２半導体素子４０についても、上下一対の電極４０ａ、４０ｂを有する縦型の半導体素子である。本実施例における第１半導体素子２０と第２半導体素子４０は、互いに同種の半導体素子であり、詳しくはＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードとを内蔵するＲＣ−ＩＧＢＴ（Reverse Conducting IGBT）素子である。
但し、第１半導体素子２０と第２半導体素子４０の各々は、ＲＣ−ＩＧＢＴ素子に限定されず、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）素子といった他のパワー半導体素子であってもよい。あるいは、第１半導体素子２０と第２半導体素子４０の各々は、ダイオード素子とＩＧＢＴ素子（又はＭＯＳＦＥＴ素子）といった二以上の半導体素子に置き換えられてもよい。第１半導体素子２０と第２半導体素子４０の具体的な構成は特に限定されず、各種の半導体素子を採用することができる。この場合、第１半導体素子２０と第２半導体素子４０は、互いに異種の半導体素子であってもよい。また、第１半導体素子２０と第２半導体素子４０の各々は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）といった各種の半導体材料を用いて構成されることができる。第１半導体素子２０の上面電極２０ａ及び下面電極２０ｂを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。同様に、第２半導体素子４０の上面電極４０ａ及び下面電極４０ｂを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。
半導体装置１０は、第１上側放熱板２２と、第１導体スペーサ２４と、第１下側放熱板２６とをさらに備える。第１導体スペーサ２４は、例えば銅又はその他の金属といった導電性を有する材料を用いて構成されている。第１導体スペーサ２４は、概して板形状あるいはブロック形状の部材であり、上面２４ａと、上面２４ａとは反対側に位置する下面２４ｂとを有する。第１導体スペーサ２４は封止体１２内に位置している。第１導体スペーサ２４の上面２４ａは、第１上側放熱板２２にはんだ層２３を介して接合されている。第１導体スペーサ２４の下面２４ｂは、第１半導体素子２０の上面電極２０ａにはんだ層２５を介して接合されている。即ち、第１導体スペーサ２４は、第１半導体素子２０に電気的に接続されている。第１導体スペーサ２４は、必ずしも必要とされないが、第１信号端子１８を第１半導体素子２０に接続する際のスペースを確保する。
第１上側放熱板２２及び第１下側放熱板２６は、例えば銅、アルミニウム又はその他の金属といった熱伝導性に優れた材料で構成されている。第１上側放熱板２２は、概して直方体形状又は板形状の部材であり、上面２２ａと、上面２２ａとは反対側に位置する下面２２ｂとを有する。第１上側放熱板２２の上面２２ａは、封止体１２の上面１２ａにおいて外部に露出されている。また、第１上側放熱板２２の下面２２ｂは、前述した第１導体スペーサ２４の上面２４ａにはんだ層２３を介して接合されている。即ち、第１上側放熱板２２は第１導体スペーサ２４を介して第１半導体素子２０と電気的及び熱的に接続されている。これにより、第１上側放熱板２２は、半導体装置１０の電気回路の一部を構成するだけでなく、第１半導体素子２０の熱を外部に放出する放熱板としても機能する。
第１下側放熱板２６は、概して直方体形状又は板形状の部材であり、上面２６ａと、上面２６ａとは反対側に位置する下面２６ｂとを有する。第１下側放熱板２６の下面２６ｂは、封止体１２の下面１２ｂにおいて外部に露出されている。また、第１下側放熱板２６の上面２６ａは、第１半導体素子２０の下面電極２０ｂにはんだ層２７を介して接合されている。即ち、第１下側放熱板２６は、第１半導体素子２０と電気的及び熱的に接続されている。これにより、第１下側放熱板２６においても半導体装置１０の電気回路の一部を構成するだけでなく、第１半導体素子２０の熱を外部に放出する放熱板としても機能する。このように、本実施例の半導体装置１０は、封止体１２の両面１２ａ、１２ｂに第１上側放熱板２２及び第１下側放熱板２６が露出される両面冷却構造を有する。
半導体装置１０は、第２上側放熱板４２と、第２導体スペーサ４４と、第２下側放熱板４６とをさらに備える。第２導体スペーサ４４は、例えば銅又はその他の金属といった導電性を有する材料を用いて構成されている。第２導体スペーサ４４は、概して板形状あるいはブロック形状の部材であり、上面４４ａと、上面４４ａとは反対側に位置する下面４４ｂとを有する。第２導体スペーサ４４は封止体１２内に位置している。第２導体スペーサ４４の上面４４ａは、第２上側放熱板４２にはんだ層４３を介して接合されている。第２導体スペーサ４４の下面４４ｂは、第２半導体素子４０の上面電極４０ａにはんだ層４５を介して接合されている。即ち、第２導体スペーサ４４は、第２半導体素子４０に電気的に接続されている。第２導体スペーサ４４は、必ずしも必要とされないが、第２信号端子１９を第２半導体素子４０に接続する際のスペースを確保する。
第２上側放熱板４２及び第２下側放熱板４６は、例えば銅、アルミニウム又はその他の金属といった熱伝導性に優れた材料で構成されている。第２上側放熱板４２は、概して直方体形状又は板形状の部材であり、上面４２ａと、上面４２ａとは反対側に位置する下面４２ｂとを有する。第２上側放熱板４２の上面４２ａは、封止体１２の上面１２ａにおいて外部に露出されている。また、第２上側放熱板４２の下面４２ｂは、前述した第２導体スペーサ４４の上面４４ａにはんだ層４３を介して接合されている。即ち、第２上側放熱板４２は第２導体スペーサ４４を介して第２半導体素子４０と電気的及び熱的に接続されている。これにより、第２上側放熱板４２は、半導体装置１０の電気回路の一部を構成するだけでなく、第２半導体素子４０の熱を外部に放出する放熱板としても機能する。
第２下側放熱板４６は、概して直方体形状又は板形状の部材であり、上面４６ａと、上面４６ａとは反対側に位置する下面４６ｂとを有する。第２下側放熱板４６の下面４６ｂは、封止体１２の下面１２ｂにおいて外部に露出されている。また、第２下側放熱板４６の上面４６ａは、第２半導体素子４０の下面電極４０ｂにはんだ層４７を介して接合されている。即ち、第２下側放熱板４６は、第２半導体素子４０と電気的及び熱的に接続されている。これにより、第２下側放熱板４６においても半導体装置１０の電気回路の一部を構成するだけでなく、第２半導体素子４０の熱を外部に放出する放熱板としても機能する。このように、本実施例の半導体装置１０は、封止体１２の両面１２ａ、１２ｂに第２上側放熱板４２及び第２下側放熱板４６が露出される両面冷却構造を有する。第２下側放熱板４６は、後述する第１継手部２２ｃ及び第２継手部４６ｃを介して、第１上側放熱板２２に接続されている。
上述したように、半導体装置１０は、外部接続端子として、Ｐ端子１４、Ｎ端子１５及びＯ端子１６を備える。本実施例におけるＰ端子１４、Ｎ端子１５及びＯ端子１６は、銅で構成されている。但し、Ｐ端子１４、Ｎ端子１５及びＯ端子１６は、銅に限定されず、他の導体で構成されてもよい。Ｐ端子１４は、封止体１２の内部において、第１下側放熱板２６の上面２６ａに接続されている。Ｎ端子１５は、封止体１２の内部において、第２上側放熱板４２の下面４２ｂに接続されている。そして、Ｏ端子１６は、第２下側放熱板４６の上面４６ａに接続されている。一例ではあるが、Ｐ端子１４及びＯ端子１６は、それぞれ第１下側放熱板２６及び第２下側放熱板４６に一体に形成されている。但し、Ｐ端子１４及びＯ端子１６の一方又は両方は、それぞれ第１下側放熱板２６及び第２下側放熱板４６に例えば溶接によって接合されてもよい。また、Ｎ端子１５は、後述するが、第２上側放熱板４２の第３継手部４２ｃにはんだ付けによって接合されている。
複数の第１信号端子１８は、封止体１２の内部において、第１半導体素子２０の複数の信号電極２０ｃにそれぞれ接続されている。本実施例では、第１信号端子１８と第１半導体素子２０の信号電極２０ｃとの間が、ボンディングワイヤ１８ａを介して接続されている。但し、第１信号端子１８とボンディングワイヤ１８ａとの間は、ボンディングワイヤ１８ａ又はその他の接続部材を介することなく、直接的に接続されてもよい。同様に、複数の第２信号端子１９は、封止体１２の内部において、第２半導体素子４０の複数の信号電極４０ｃにそれぞれ接続されている。第２信号端子１９と第２半導体素子４０の信号電極４０ｃとの間についても、ボンディングワイヤ１９ａを介して接続されている。但し、第２信号端子１９とボンディングワイヤ１９ａとの間は、ボンディングワイヤ１９ａ又はその他の接続部材を介することなく、直接的に接続されてもよい。
図２、図３に示すように、半導体装置１０の第１上側放熱板２２は、導体で構成された第１継手部２２ｃをさらに有する。同様に、第２下側放熱板４６も、導体で構成された第２継手部４６ｃをさらに有する。第１継手部２２ｃ及び第２継手部４６ｃは、封止体１２の内部に位置している。第１上側放熱板２２の第１継手部２２ｃは、第２下側放熱板４６の第２継手部４６ｃにはんだ層５０を介して接合されている。即ち、第１継手部２２ｃ及び第２継手部４６ｃは、第１上側放熱板２２と第２下側放熱板４６との間を電気的に接続している。これにより、第１半導体素子２０と第２半導体素子４０は、第１継手部２２ｃ及び第２継手部４６ｃを介して直列に接続される。第１継手部２２ｃ及び第２継手部４６ｃは、例えば銅で構成されることができる。第１継手部２２ｃと第１上側放熱板２２とは、一体に形成されていてもよいし、互いに接合されていてもよい。この場合の接合手法は、特に限定されず、例えば溶接によって接合されていてもよい。同様に、第２継手部４６ｃと第２下側放熱板４６とは、一体に形成されていてもよいし、互いに接合されていてもよい。この場合の接合手法においても、特に限定されず、例えば溶接によって接合されていてもよい。
半導体装置１０の第２上側放熱板４２は、導体で構成された第３継手部４２ｃを有する。第３継手部４２ｃは、封止体１２の内部に位置しており、はんだ層６０（図１７参照）を介してＮ端子１５に接合されている。これにより、第２半導体素子４０は、第２上側放熱板４２及び第３継手部４２ｃを介して、Ｎ端子１５へ電気的に接続されている。第３継手部４２ｃは、例えば銅で構成されることができる。第３継手部４２ｃと第２上側放熱板４２とは、一体に形成されていてもよいし、互いに接合されていてもよい。この場合の接合手法は、特に限定されず、例えば溶接によって接合されていてもよい。
図２、図３に示すように、第１上側放熱板２２の下面２２ｂには、はんだ層２３を取り囲むようにはんだ吸収溝２２ｄが設けられている。このはんだ吸収溝２２ｄにより、第１導体スペーサ２４と第１上側放熱板２２とをはんだ付けする際に、余剰なはんだは収容され、意図しない範囲まではんだが濡れ広がることを防止することができる。同様に、第２上側放熱板４２の下面４２ｂには、はんだ層４３を取り囲むようにはんだ吸収溝４２ｄが設けられている。このはんだ吸収溝４２ｄにより、第２導体スペーサ４４と第１上側放熱板２２とをはんだ付けする際に、余剰なはんだは収容され、意図しない範囲まで濡れ広がることを防止することができる。一例ではあるが、本実施例の半導体装置１０では、第１上側放熱板２２と第２上側放熱板４２とのそれぞれに、同じ形状の部材が採用されている。
第１上側放熱板２２では、第１継手部２２ｃにも、はんだ吸収溝２２ｅが設けられている。はんだ吸収溝２２ｅは、第２継手部４６ｃとの間に位置するはんだ層５０を取り囲むように設けられている。このはんだ吸収溝２２ｅにより、第１継手部２２ｃと第２継手部４６ｃとをはんだ付けする際に、余剰なはんだは収容され、意図しない範囲まではんだが濡れ広がることを防止することができる。同様に、第２上側放熱板４２の第３継手部４２ｃにも、はんだ吸収溝４２ｅが設けられている。このはんだ吸収溝４２ｅは、Ｎ端子１５との間に位置するはんだ層６０（図１７参照）を取り囲むように設けられている。このはんだ吸収溝４２ｅにより、第２上側放熱板４２の第３継手部４２ｃとＮ端子１５とをはんだ付けする際に、余剰なはんだは収容され、意図しない範囲まで濡れ広がることを防止することができる。
次に、第１信号端子１８と第２信号端子１９の詳細について説明する。図５に示すように、各々の第１信号端子１８は、封止体１２の内部において屈曲しており、第１半導体素子２０に向けて変位する変位区間１８ｘを有する。この変位区間１８ｘでは、第１半導体素子２０へ接近するにつれて、第１信号端子１８が第２信号端子１９から離間していく。同様に、各々の第２信号端子１９は、封止体１２の内部において屈曲しており、第２半導体素子４０に向けて変位する変位区間１９ｘを有する。この変位区間１９ｘでは、第２半導体素子４０へ接近するにつれて、第２信号端子１９が第１信号端子１８から離間していく。
上記した構成によると、封止体１２の外部では、第１信号端子１８と第２信号端子１９との間の距離Ｄ１を小さくするとともに、封止体１２の内部では、第１信号端子１８及び第２信号端子１９を、それぞれ第１半導体素子２０及び第２半導体素子４０に近接させることができる。前述したように、複数の第１信号端子１８及び複数の第２信号端子１９は、外部の制御基板２のコネクタ４に接続される。従って、封止体１２の外部において第１信号端子１８と第２信号端子１９との間の距離Ｄ１が小さいと、複数の第１信号端子１８と複数の第２信号端子１９とが接続される制御基板２の大型化を避けることができる。
その一方で、封止体１２の内部では、第１信号端子１８が第１半導体素子２０に対して近接することから、第１信号端子１８と第１半導体素子２０とを接続するボンディングワイヤ１８ａ（又はその他の接続部材）を、短縮することができる。あるいは、ボンディングワイヤ１８ａを介することなく、第１信号端子１８と第１半導体素子２０との間を、直接的に接続することもできる。同様に、第２信号端子１９と第２半導体素子４０とを接続するボンディングワイヤ１９ａ（又はその他の接続部材）についても、短縮又は省略することができる。
加えて、本実施例の半導体装置１０では、第１信号端子１８に隣接して吊り端子１３が存在し、第２信号端子１９に隣接して他の吊り端子１７が存在する。一方の吊り端子１３は、第１下側放熱板２６に接続されているので、第１信号端子１８から電気的に絶縁される必要がある。同様に、他方の吊り端子１７は、第２下側放熱板４６に接続されているので、第２信号端子１９から電気的に絶縁される必要がある。この点に関して、第１信号端子１８と第２信号端子１９との間の距離Ｄ１が小さければ、第１信号端子１８と吊り端子１３との間の距離Ｄ２や、第２信号端子１９と吊り端子１７との間の距離Ｄ３を大きくすることができる。これにより、第１信号端子１８と吊り端子１３との間の絶縁性、及び、第２信号端子１９と吊り端子１７との間の絶縁性をそれぞれ高めることができる。なお、第１信号端子１８と吊り端子１３との間には、それらの間の沿面距離を大きくするために、封止体１２に凹部１２ｅが形成されている。同様に、第２信号端子１９と吊り端子１７との間には、それらの間の沿面距離を大きくするために、封止体１２に凹部１２ｆが形成されている。
本実施例の半導体装置１０では、第１信号端子１８と第２信号端子１９とのそれぞれが、封止体１２の外部において直線的に延びている。このような構成によると、第１信号端子１８及び第２信号端子１９が、例えば制御基板２のコネクタ４へ接続されるときに、第１信号端子１８及び第２信号端子１９が変形することを避けることができる。但し、他の実施形態として、第１信号端子１８と第２信号端子１９との一方又は両方は、封止体１２の外部で屈曲していてもよい。
本実施例の半導体装置１０では、第１信号端子１８と第２信号端子１９とのそれぞれが、変位区間１８ｘ、１９ｘを挟んで二つの屈曲部を有しており、封止体１２の内部においてクランク形状を有している。このような構成によると、第１信号端子１８及び第２信号端子１９を、封止体１２に対して強固に固定することができる。但し、他の実施形態として、図６に示すように、第１信号端子１８と第２信号端子１９とのそれぞれは、少なくとも変位区間１８ｘ、１９ｘを有していればよく、必ずしもクランク形状を有さなくてもよい。図６に示す例では、第１信号端子１８と第２信号端子１９とのそれぞれにおいて、変位区間１８ｘ、１９ｘが各信号端子１８、１９の先端まで延びている。
図７に示すように、第１信号端子１８と第２信号端子１９との一方又は両方には、封止体１２の内部において、切欠１８ｃ、１９ｃが形成されてもよい。このような構成によると、封止体１２の一部が切欠１８ｃ、１９ｃ内に入り込むことで、第１信号端子１８及び／又は第２信号端子１９が封止体１２に対してより強固に固定される。但し、本実施例の半導体装置１０では、第１信号端子１８と第２信号端子１９とのそれぞれが、変位区間１８ｘ、１９ｘを有することにより、封止体１２に対して強固に固定されている。そのことから、第１信号端子１８及び第２信号端子１９には、切欠１８ｃ、１９ｃを必ずしも設ける必要はない。そして、切欠１８ｃ、１９ｃが省略されることで、例えば第１信号端子１８や第２信号端子１９のインピーダンスを低減することができる。
本実施例の半導体装置１０では、第１信号端子１８と第２信号端子１９が、互いに面対称の形状を有している。このような構成によると、半導体装置１０の設計及び製造を容易にすることができる。また、構造上の対称性を有することによって、半導体装置１０において高い応力が局所的に生じること（即ち、応力集中）を抑制することができる。
本実施例の半導体装置１０では、第１信号端子１８と第２信号端子１９とのそれぞれが、板状であるとともに、封止体１２の内部において厚み方向に屈曲している。このような構成によると、第１信号端子１８及び第２信号端子１９を、封止体１２に対してより強固に固定することができる。但し、他の実施形態として、図８に示すように、第１信号端子１８と第２信号端子１９との一方又は両方は、封止体１２の内部において厚み方向に屈曲していなくてもよい。即ち、第１信号端子１８と第２信号端子１９との一方又は両方は、封止体１２の内部において平坦であってもよい。
（はんだ吸収溝２２ｄ、４２ｄに関する変形例）
前述したように、第１上側放熱板２２の下面２２ｂには、はんだ層２３を取り囲むように、はんだ吸収溝２２ｄが設けられている。このはんだ吸収溝２２ｄにより、第１導体スペーサ２４と第１上側放熱板２２とをはんだ付けする際に、余剰なはんだは収容され、意図しない範囲まではんだが濡れ広がることが防止される。しかしながら、余剰となるはんだの量には個体差が存在するので、例えば余剰なはんだの量が比較的に少ないときは、はんだ吸収溝２２ｄの一部の区間にだけ、余剰なはんだが収容される。この場合、はんだ層２３の周縁の一部は、はんだ吸収溝２２ｄの内部に位置し、他の一部は、はんだ吸収溝２２ｄの外部に位置することになり、両者の間ではんだの接触角（はんだのフィレット形状）が大きく相違し得る。
ここで、二つの部材の間ではんだが溶融すると、溶融したはんだの表面張力に起因する吸着力が、二つの部材の間に作用する。そして、この吸着力の大きさは、はんだの接触角に応じて変化する。従って、はんだ吸収溝２２ｄの一部の区間にだけ余剰なはんだが収容された状態では、第１導体スペーサ２４と第１上側放熱板２２との間に作用する吸着力も不均等に生じる。その結果、第１導体スペーサ２４と第１上側放熱板２２との相対的な位置や姿勢が変化して、半導体装置１０の寸法精度が低下するおそれがある。特に、はんだ層２３の周縁のうち、対向する二辺においてはんだの接触角（即ち、生じる吸着力）が互いに相違すると、二つの部材の相対的な位置や姿勢が変化しやすく、半導体装置１０の寸法精度が低下しやすい。
上記の課題に関して、はんだ吸収溝２２ｄには、下記の構成を採用することができる。図９に示すように、第１上側放熱板２２の下面２２ｂのうち、第１導体スペーサ２４との間に介挿されるはんだ層２３と接触している領域を、ここでは第１はんだ接合エリアＳ１と称する。この場合、第１はんだ接合エリアＳ１の周縁のうち、第１方向（図９中の左右方向）において対向する二辺５２、５６がはんだ吸収溝２２ｄ内に位置するとともに、第２方向（図９中の上下方向）対向する他の二辺５４、５８がはんだ吸収溝２２ｄ外に位置するとよい。一例ではあるが、第１方向と第２方向辺は互いに直交してもよい。
上記した構成によると、図１０に示すように、第１上側放熱板２２と第１導体スペーサ２４をはんだ付けしたときに、余剰なはんだがはんだ吸収溝２２ｄに収容される位置が、第１はんだ接合エリアＳ１の対向する二辺５２、５６に限定される。余剰なはんだがはんだ吸収溝２２ｄへ流れ込む位置を、第１はんだ接合エリアＳ１の周縁のうちの一部に限定することで、余剰なはんだの量に一定の変動が生じても、当該二辺５２、５６では、余剰なはんだがはんだ吸収溝２２ｄへ一様に収容され、はんだ２３の接触角も略等しくなる。一方、第１はんだ接合エリアＳ１の対向する他の二辺５４、５８については、それぞれはんだ吸収溝２２ｄの外に位置することから、はんだ２３の接触角は略等しくなる。
第１はんだ接合エリアＳ１の対向する各二辺（５２と５６、５４と５８）において、はんだ２３の接触角がそれぞれ略等しくなることから、第１上側放熱板２２と第１導体スペーサ２４との相対的な位置や姿勢の変化が抑制され、半導体装置１０の寸法精度は向上する。なお、製造段階におけるはんだ２３は、前述した半導体装置１０のはんだ層２３を構成することから、ここでは同じ符号が付されている。また、図１０に示すように、第１上側放熱板２２と第１導体スペーサ２４とをはんだ付けするときは、必要に応じて治具Ｊを利用してもよい。上述したはんだ吸収溝２２ｄに係る構成は、第２上側放熱板４２のはんだ吸収溝４２ｄにも同様に採用することができる。
はんだ吸収溝２２ｄ、４２ｄの構成については、様々に変更可能である。例えば、図１１に示すように、第１上側放熱板２２の下面２２ｂには、第１はんだ接合エリアＳ１の周縁に沿って、第１方向において対向する二つのはんだ吸収溝２２ｄが設けられていてもよい。即ち、はんだ吸収溝２２ｄは、環状に形成されなくてもよい。この場合でも、第１はんだ接合エリアＳ１の周縁のうち、第１方向において対向する二辺５２、５６が、はんだ吸収溝２２ｄ内に位置するとともに、第２方向において対向する他の二辺５４、５８は、はんだ吸収溝２２ｄ外に位置する。
あるいは、図１２に示すように、はんだ吸収溝２２ｄの幅又は断面積を、対向する二つの区間と、対向する他の二つの区間との間で、互いに相違させてもよい。詳しくは、第１方向において対向する二つの区間の幅に対して、第２方向において対向する二つの区間の幅を、十分に小さくするとよい。これにより、第２方向において対向する二つの区間では、余剰なはんだを収容しきれない程度まで、断面積が低減される。このような構成によると、第１上側放熱板２２と第１導体スペーサ２４とをはんだ付けしたときに、第１はんだ接合エリアＳ１の第２方向においては対向する二辺５４、５８は、はんだ吸収溝２２ｄを越えてその外側に位置する。一方、第１方向においては対向する二辺５４、５８は、はんだ吸収溝２２ｄの位置に留められる。即ち、図１２に示す構成によっても、第１はんだ接合エリアＳ１の周縁のうち、第１方向において対向する二辺５２、５６は、はんだ吸収溝２２ｄ内に位置するとともに、第２方向において対向する他の二辺５４、５８については、はんだ吸収溝２２ｄ外に位置することになる。なお、はんだ吸収溝２２ｄは、必ずしも環状に形成されていなくてもよく、例えば上述した四つの区間で分割されていてもよい。
（はんだ吸収溝２２ｅに関する変形例）
前述したように、第１上側放熱板２２の第１継手部２２ｃと、第２下側放熱板４６の第２継手部４６ｃとは、はんだ層５０を介して互いに接合されている。そして、第１上側放熱板２２の第１継手部２２ｃには、はんだ層５０を取り囲むようにはんだ吸収溝２２ｅが設けられている。第１上側放熱板２２の第１継手部２２ｃと第２下側放熱板４６の第２継手部４６ｃとが互いにはんだ付けされるときに、溶融したはんだの表面張力に起因して、二つの継手部２２ｃ、４６ｃの間に吸着力が作用する。ここで、第１上側放熱板２２の第１継手部２２ｃは、第１上側放熱板２２の重心から離れて位置するので、第１継手部２２ｃに作用する吸着力は、第１上側放熱板２２の位置や姿勢を変化させやすい。第２下側放熱板４６についても同様である。このように、二つの部材が互いにはんだ付けされるときに、溶融したはんだの表面張力に起因する吸着力が、少なくとも一方の部材において重心から離れた位置に作用すると、二つの部材の相対的な位置や姿勢が変化しやすく、製品の寸法精度が低下するおそれがある。
上記の課題に関して、第１継手部２２ｃのはんだ吸収溝２２ｅには、下記の構成を採用することができる。図１３、図１４に示すように、第１上側放熱板２２の第１継手部２２ｃにおいて、はんだ層５０と接触している領域を第２はんだ接合エリアＳ２と称し、第２下側放熱板４６の第２継手部４６ｃにおいて、はんだ層５０と接触している領域を第３はんだ接合エリアＳ３と称する。この場合、はんだ吸収溝２２ｅの内周縁Ｅが、平面視（図１３参照）において、第２はんだ接合エリアＳ２よりも外側に位置するとよい。即ち、第１継手部２２ｃにおける第２はんだ接合エリアＳ２の面積が、第２継手部４６ｃにおける第３はんだ接合エリアＳ３の面積よりも大きくなるように、第１継手部２２ｃのはんだ吸収溝２２ｅが形成されるとよい。なお、ここでいう平面視とは、第１継手部２２ｃと第２継手部４６ｃとを互いに接合するはんだ層５０に垂直な方向に沿って観察することを意味する。
上記した構成によると、図１５に示すように、半導体装置１０の製造段階において、第１継手部２２ｃと第２継手部４６ｃとの間をはんだ付けする際に、溶融したはんだ５０の第２はんだ接合エリアＳ２に対する接触角θが、９０度よりも十分に大きくなる。前述したように、第１継手部２２ｃと第２継手部４６ｃとの間ではんだ５０が溶融すると、溶融したはんだ５０の表面張力Ｆに起因して、第１継手部２２ｃと第２継手部４６ｃとの間に吸着力が作用する。この吸着力の大きさは接触角θに応じて変化し、接触角θが９０度を超える範囲では、接触角θが大きくなるほど吸着力は低下する。第１継手部２２ｃと第２継手部４６ｃに作用する吸着力が低下することで、第１上側放熱板２２と第２下側放熱板４６の第２継手部４６ｃとの相対的な位置や姿勢の変化が抑制され、半導体装置１０の寸法精度が向上する。ここで、製造段階におけるはんだ５０は、半導体装置１０においてはんだ層５０を構成することから、ここでは同じ符号が付されている。
（第２上側放熱板４２に関する変形例）
本実施例の半導体装置１０では、第２上側放熱板４２に、第２導体スペーサ４４とＮ端子１５とがそれぞれはんだ付けされている。図１６は、第２上側放熱板４２を平面視した図であり、第２上側放熱板４２の第４はんだ接合エリアＳ４と第５はんだ接合エリアＳ５とを示している。第４はんだ接合エリアＳ４とは、第２導体スペーサ４４がはんだ付けされた範囲であって、第２導体スペーサ４４との間に位置するはんだ層４３が接触する範囲である。第５はんだ接合エリアＳ５とは、Ｎ端子１５がはんだ付けされた範囲であって、Ｎ端子１５との間に位置するはんだ層６０が接触する範囲である。ここで、第２上側放熱板４２の重心４２ｇは、平面視において、第４はんだ接合エリアＳ４と第５はんだ接合エリアＳ５とを結ぶ範囲Ｓ６内に位置する。この範囲Ｓ６は、第４はんだ接合エリアＳ４と第５はんだ接合エリアＳ５との間に位置する範囲であって、第４はんだ接合エリアＳ４及び第５はんだ接合エリアＳ５を含まないものとする。
上記した構造によると、図１７に示すように、半導体装置１０を製造するときは、第２上側放熱板４２に対して、第２導体スペーサ４４とＮ端子１５とを同時にはんだ付けすることができる。このとき、第２上側放熱板４２には、第４はんだ接合エリアＳ４と第５はんだ接合エリアＳ２とのそれぞれで、溶融したはんだ４３、６０の表面張力Ｆ１、Ｆ２がそれぞれ作用する。単一の第２上側放熱板４２に、表面張力Ｆ１、Ｆ２のような外力が二箇所に作用すると、第２上側放熱板４２の位置や姿勢が変化しやすく、半導体装置１０の寸法精度が低下するおそれがある。特に、第２上側放熱板４２の重心４２ｇに対して、二つの表面張力Ｆ１、Ｆ２が偏って作用したときは、第２上側放熱板４２の姿勢が変化しやすい（即ち、傾きやすい）。この点に関して、本実施例の半導体装置１０では、前述したように、第２上側放熱板４２の重心４２ｇが、平面視において、第４はんだ接合エリアＳ４と第５はんだ接合エリアＳ５とを結ぶ範囲Ｓ６内に位置している。このような構成によると、溶融したはんだの表面張力Ｆ１、Ｆ２は、第２上側放熱板４２の重心４２ｇを挟んで両側にそれぞれ作用するので、第２上側放熱板４２の位置や、特に姿勢の変化が抑制される。その結果、半導体装置１０の寸法精度が向上し得る。
（吊り端子１３、１７に関する変形例）
本実施例の半導体装置１０は、前述したように、吊り端子１３、１７を備える（図５参照）。また、封止体１２には、吊り端子１３、１７に隣接して、凹部１２ｅ、１２ｆが設けられている。半導体装置１０が動作して、半導体素子２０、４０が発熱すると、封止体１２は熱膨張する。このとき、凹部１２ｅ、１２ｆの位置では、応力が局所的に高まりやすく、クラックが生じるおそれがある。
上記の課題に関して、図１８に示すように、吊り端子１３は、封止体１２の内部において、その基端における幅寸法Ｗ２が拡大されてもよい。このような構成によると、吊り端子１３が、第１下側放熱板２６に対して変位し難くなり（即ち、剛性が高まり）、封止体１２の熱膨張が吊り端子１３によって抑制される。これにより、吊り端子１３に隣接する凹部１２ｅにおいて、封止体１２に生じる応力が緩和され、凹部１２ｅにクラックが生じることを抑制することができる。同様に、他方の吊り端子１７においても、その基端における幅寸法が拡大されてもよく、それによって他方の凹部１２ｆに生じる応力についても緩和される。
一例ではあるが、図１８に示す例では、吊り端子１３が、第１下側放熱板２６から延伸する第１の区間ＳＣ１と、第１の区間ＳＣ１から延伸する第２の区間ＳＣ２とを備える。第１の区間ＳＣ１は、封止体１２の内部に形成されている区間であり、第２の区間ＳＣ２は、封止体１２の内部から外部に亘って伸びている区間である。第１の区間ＳＣ１の幅寸法Ｗ１は、第２の区間ＳＣ２の幅寸法Ｗ２よりも大きい。なお、第１の区間ＳＣ１では、第１下側放熱板２６に向かうにつれて、吊り端子１３の幅寸法がＷ２からＷ１へと徐々に拡大している。同様の構成は、他方の吊り端子１７にも採用することができ、それによって他方の凹部１２ｆに生じる応力についても緩和される。
特に限定されないが、吊り端子１３の基端Ｅ１は、凹部１２ｅをその深さ方向へ延長した範囲内に位置するとよい。即ち、凹部１２ｅの吊り端子１３側に位置する一端Ｅ３から、凹部１２ｅの深さ方向に沿って仮想線Ｌ１を伸ばしたときに、その仮想線Ｌ１が吊り端子１３の第１の区間ＳＣ１と交差するとよい。このような構成によると、吊り端子１３の基端Ｅ１が、凹部１２ｅの近傍に位置することから、凹部１２ｅにおいて封止体１２にクラックが生じることを効果的に抑制することができる。その一方で、凹部１２ｅの中心Ｃ１から、凹部１２ｅの深さ方向に沿って仮想線Ｌ２を伸ばしたときに、その仮想線Ｌ２は吊り端子１３の第１の区間ＳＣ１と交差しなくてもよい。しかしながら、他の実施形態として、吊り端子１３の第１の区間ＳＣ１は、凹部１２ｅの中心Ｃ１から伸ばした当該仮想線Ｌ２と交差する位置まで、さらに拡大されてもよい。第１の区間ＳＣ１の形状については、ここで説明したものに限定されず、適宜変更することができる。
半導体装置１０の使用時において、半導体素子２０、４０が発熱すると、封止体１２は、主に、封止体１２の長手方向（図１の左右方向）に熱膨張する。これに関して、吊り端子１３、１７は、封止体１２の長手方向に対して垂直に延びているので、封止体１２の熱膨張が、吊り端子１３、１７によって効果的に抑制される。
吊り端子１３、１７の構造は、様々なに変更することができる。図１９に、吊り端子１３のいくつかの変形例を示す。なお、図１９（ａ）−（ｅ）に示される各構造は、他方の吊り端子１７にも同様に採用することができる。図１９（ａ）に示す吊り端子１３では、吊り端子１３の基端Ｅ１における幅寸法Ｗ１がさらに拡大されており、凹部１２ｅの中心Ｃ１から、凹部１２ｅの深さ方向に沿って仮想線Ｌ２を伸ばしたときに、その仮想線Ｌ２が吊り端子１３の第１の区間ＳＣ１と交差する。このような構成によると、吊り端子１３が封止体１２により大きな面積で接触するので、封止体１２の熱膨張が吊り端子１３によってさらに抑制される。これにより、半導体素子２０、４０の発熱に起因する封止体１２の熱膨張がさらに抑制され、凹部１２ｅに生じる応力をより緩和することができる。
図１９（ｂ）に示す吊り端子１３では、吊り端子１３の一方の側縁１３ｂが、第１の区間ＳＣ１において湾曲している。このような構成によると、吊り端子１３の側縁１３ｂに接する封止体１２の応力集中が緩和され、近傍に位置する凹部１２ｅに生じる応力をより緩和することができる。図１９（ｃ）に示す吊り端子１３では、凹部１２ｅの中心Ｃ１から、凹部１２ｅの深さ方向に沿って延びる仮想線Ｌ２が、吊り端子１３の第１の区間ＳＣ１と交差する。さらに、吊り端子１３の一方の側縁１３ｂが、第１の区間ＳＣ１において湾曲している。即ち、図１９（ｃ）に示す吊り端子１３は、図１９（ａ）及び図１９（ｂ）に示した吊り端子１３の両特徴を有しており、凹部１２ｅに生じる応力を効果的に緩和することができる。
図１９（ｄ）に示す吊り端子１３では、第１の区間ＳＣ１と第２の区間ＳＣ２との間で、吊り端子１３の幅寸法Ｗ１、Ｗ２が不連続に変化しており、第１の区間ＳＣ１における幅寸法Ｗ１が一定となっている。このような構成によると、吊り端子１３が封止体１２により大きな面積で接触するので、封止体１２の熱膨張が吊り端子１３によってさらに抑制される。これにより、半導体素子２０、４０の発熱に起因する封止体１２の熱膨張がさらに抑制され、凹部１２ｅに生じる応力をより緩和することができる。図１９（ｅ）に示す吊り端子１３では、吊り端子１３の第１の区間ＳＣ１における幅寸法Ｗ１が、凹部１３ｅとは反対側（即ち、図中の左側）に向けて拡大されている。このような構成によると、凹部１２ｅや第１信号端子１８と干渉することなく、吊り端子１３の第１の区間ＳＣ１における幅寸法Ｗ１をさらに大きくすることができる。これにより、吊り端子１３がさらに変位し難くなるので（即ち、剛性が高まるので）、凹部１２ｅに生じる応力をより緩和することができる。ここで、吊り端子１３の第１の区間ＳＣ１は、その一部が封止体１２の外部に位置してもよい。
（Ｎ端子１５に関する変形例）
本実施例の半導体装置１０では、前述したように、Ｎ端子１５が、はんだ層６０を介して第２上側放熱板４２の第３継手部４２ｃに接合されている。即ち、半導体装置１０の製造段階では、Ｎ端子１５と、第２上側放熱板４２の第３継手部４２ｃとの間のはんだ付けが実施される。このはんだ付けでは、溶融したはんだ層６０が、Ｎ端子１５や第３継手部４２ｃにおいて、意図せず広範囲に広がることを防止する必要がある。この課題に対して、Ｎ端子１５には、下記の構成を採用することができる。
図２０、図２１に示すように、Ｎ端子１５は、はんだ層６０と接触する接合エリアＳ７と、それに隣接する非接合エリアＳ８との境界Ｂにおいて、その厚み方向に屈曲する屈曲部１５ａを有してもよい。このような構成によると、半導体装置１０の製造段階では、流動性を有するはんだ層６０が、屈曲部１５ａを超えて濡れ広がることが抑制される。これにより、接合エリアＳ７と非接合エリアＳ８との意図された境界Ｂを越えて、はんだ層５０が過剰に濡れ広がることが防止される。
屈曲部１５ａは、半導体装置１０の製造段階において曲げ加工などにより、容易に形成することができる。従って、屈曲部１５ａが形成される位置を変更することで、Ｎ端子１５において接合エリアＳ７の境界Ｂを容易に変更することができる。このため、接合エリアＳ７を、第２上側放熱板４２の第３継手部４２ｃの形状（あるいは、はんだ吸収溝４２ｅの位置）に対応させて、第２上側放熱板４２とＮ端子１５との間の接合面積を最大化させることができる。これにより、Ｎ端子１５の屈曲部１５ａ及び第２上側放熱板４２の第３継手部４２ｃによって、製造段階におけるはんだ層６０の濡れ広がりはさらに抑制される。なお、ここで説明した技術は、Ｎ端子１５に限られず、他の種類（又は、他の用途）の電力端子にも採用することができる。
特に限定されないが、Ｎ端子１５は、厚板区間と薄板区間とを有してもよい。図２１に示すように、厚板区間の厚み寸法ｔ１は、薄板区間の厚み寸法ｔ２よりも大きい。この場合、屈曲部１５ａは、薄板区間に位置するとよい。屈曲部１５ａが薄板区間に位置していると、屈曲部１５ａを曲げ加工などによって容易に形成することができる。従って、例えば、はんだ吸収溝４２ｅの位置が変更されても、Ｎ端子１５における屈曲部１５ａの位置を変更後のはんだ吸収溝４２ｅの位置に容易に対応させることができる。従って、第２上側放熱板４２とＮ端子１５との間の接合面積を容易に最大化させることができる。
なお、第２上側放熱板４２とＮ端子１５との間の接合面積が大きいほど、第１半導体素子２０の発熱時に、Ｎ端子１５に生じる熱応力は大きくなる。この点に関して、Ｎ端子１５に屈曲部１５ａが設けられていると、この熱応力を屈曲部１５ａによって緩和することができる。従って、第２上側放熱板４２とＮ端子１５との間の接合面積を最大化させても、半導体装置１０の信頼性が低下することを防止することができる。
上述したように、Ｎ端子１５における屈曲部１５ａの位置を変更することで、はんだ層６０による接合面積（即ち、接合エリアＳ７の面積）を調整することができる。ここで、はんだ層６０による接合面積を大きくするほど、屈曲部１５ａの位置は、Ｎ端子１５の長手方向に沿って封止体１２の外表面（即ち、封止体１２の外部）に近づいていく。この場合、封止体１２の外表面から、はんだ層６０による接合部分までの距離が短くなるので、外部からＮ端子１５に加えられた振動が、はんだ層６０による接合部分まで伝わりやすくなる。はんだ層６０による接合部分に、外部からの振動が伝わりやすくなると、例えば、はんだ層６０にクラックが生じるといった信頼性の低下が懸念される。しかしながら、Ｎ端子１５に屈曲部１５ａが設けられていると、この振動を屈曲部１５ａによって緩和することができる。従って、Ｎ端子１５に屈曲部１５ａを設けることで、はんだ層６０による接合面積を大きくしながら、半導体装置１０の信頼性が低下することを防止することができる。
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
１０：半導体装置
１２：封止体
１４：Ｐ端子
１５：Ｎ端子
１６：Ｏ端子
１８、１９：信号端子
１８ｘ、１９ｘ：信号端子の変位区間
２０、４０：半導体素子
２２、４２：上側放熱板
２３、２５、２７、４３、４５、４７、５０、６０：はんだ層
２４、４４：導体スペーサ
２６、４６：下側放熱板

Claims (5)

  1. 第１半導体素子及び第２半導体素子と、
    前記第１半導体素子及び前記第２半導体素子を封止する封止体と、
    前記封止体の内外に亘って延びるとともに、前記封止体の内部において前記第１半導体素子に接続された第１信号端子と、
    前記封止体の内外に亘って延びるとともに、前記封止体の内部において前記第２半導体素子に接続された第２信号端子と、を備え、
    前記第１信号端子と前記第２信号端子は、前記封止体から同一方向に突出しており、
    前記第１信号端子は、前記封止体の内部において、前記第１半導体素子へ接近するにつれて前記第２信号端子から離間する区間を有し、
    前記第２信号端子は、前記封止体の内部において、前記第２半導体素子へ接近するにつれて前記第１信号端子から離間する区間を有する、
    半導体装置。
  2. 前記第１信号端子と前記第２信号端子の少なくとも一方は、前記封止体の外部において、直線的に延びている、請求項１に記載の半導体装置。
  3. 前記第１信号端子と前記第２信号端子との少なくとも一方は、前記封止体の内部において、少なくとも二つの屈曲部を含むクランク形状を有する、請求項１又は２に記載の半導体装置。
  4. 前記第１信号端子と前記第２信号端子は、互いに面対称の形状を有する、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第１信号端子と前記第２信号端子との少なくとも一方は、板状であるとともに、前記封止体の内部において厚み方向に屈曲している、請求項１から４のいずれか一項に記載の半導体装置。
JP2018039925A 2018-03-06 2018-03-06 半導体装置 Pending JP2019153752A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018039925A JP2019153752A (ja) 2018-03-06 2018-03-06 半導体装置
US16/269,242 US10763240B2 (en) 2018-03-06 2019-02-06 Semiconductor device comprising signal terminals extending from encapsulant
CN201910160153.5A CN110233135A (zh) 2018-03-06 2019-03-04 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018039925A JP2019153752A (ja) 2018-03-06 2018-03-06 半導体装置

Publications (1)

Publication Number Publication Date
JP2019153752A true JP2019153752A (ja) 2019-09-12

Family

ID=67843455

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018039925A Pending JP2019153752A (ja) 2018-03-06 2018-03-06 半導体装置

Country Status (3)

Country Link
US (1) US10763240B2 (ja)
JP (1) JP2019153752A (ja)
CN (1) CN110233135A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021177516A (ja) * 2020-05-08 2021-11-11 アオイ電子株式会社 半導体装置
US11587921B2 (en) * 2019-09-30 2023-02-21 Denso Corporation Semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7077893B2 (ja) * 2018-09-21 2022-05-31 株式会社デンソー 半導体装置
KR102163662B1 (ko) * 2018-12-05 2020-10-08 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
JP7201066B2 (ja) * 2019-02-18 2023-01-10 富士電機株式会社 半導体装置
JP7088094B2 (ja) * 2019-03-19 2022-06-21 株式会社デンソー 半導体装置
US11348866B2 (en) * 2020-06-16 2022-05-31 Infineon Technologies Austria Ag Package and lead frame design for enhanced creepage and clearance

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922978A (ja) * 1995-07-05 1997-01-21 Hitachi Ltd 半導体装置およびその製造に用いられるリードフレーム
JPH09289276A (ja) * 1996-04-23 1997-11-04 Hitachi Ltd リードフレームおよびそれを用いた半導体装置
JP2000049275A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2013038309A (ja) * 2011-08-10 2013-02-21 Denso Corp 半導体モジュールおよびそれを備えた半導体装置
JP2017159335A (ja) * 2016-03-10 2017-09-14 株式会社デンソー 半導体装置及びその製造方法
WO2018020953A1 (ja) * 2016-07-29 2018-02-01 日立オートモティブシステムズ株式会社 パワー半導体モジュール

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5813963B2 (ja) * 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
WO2013021647A1 (ja) * 2011-08-10 2013-02-14 株式会社デンソー 半導体モジュール、半導体モジュールを備えた半導体装置、および半導体モジュールの製造方法
JP6001472B2 (ja) * 2013-02-12 2016-10-05 トヨタ自動車株式会社 半導体装置の製造方法
JP6154342B2 (ja) 2013-12-06 2017-06-28 トヨタ自動車株式会社 半導体装置
JP6420617B2 (ja) * 2014-09-30 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP7119399B2 (ja) * 2018-02-06 2022-08-17 株式会社デンソー 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922978A (ja) * 1995-07-05 1997-01-21 Hitachi Ltd 半導体装置およびその製造に用いられるリードフレーム
JPH09289276A (ja) * 1996-04-23 1997-11-04 Hitachi Ltd リードフレームおよびそれを用いた半導体装置
JP2000049275A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2013038309A (ja) * 2011-08-10 2013-02-21 Denso Corp 半導体モジュールおよびそれを備えた半導体装置
JP2017159335A (ja) * 2016-03-10 2017-09-14 株式会社デンソー 半導体装置及びその製造方法
WO2018020953A1 (ja) * 2016-07-29 2018-02-01 日立オートモティブシステムズ株式会社 パワー半導体モジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11587921B2 (en) * 2019-09-30 2023-02-21 Denso Corporation Semiconductor device
JP2021177516A (ja) * 2020-05-08 2021-11-11 アオイ電子株式会社 半導体装置
WO2021225006A1 (ja) * 2020-05-08 2021-11-11 アオイ電子株式会社 半導体装置
TWI825372B (zh) * 2020-05-08 2023-12-11 日商青井電子股份有限公司 半導體裝置

Also Published As

Publication number Publication date
US20190279961A1 (en) 2019-09-12
CN110233135A (zh) 2019-09-13
US10763240B2 (en) 2020-09-01

Similar Documents

Publication Publication Date Title
JP2019153752A (ja) 半導体装置
WO2015079600A1 (ja) パワーモジュール、及びパワーモジュールの製造方法
JP7069787B2 (ja) 半導体装置
JP7040032B2 (ja) 半導体装置
JP2017028105A (ja) 半導体装置
JP2019029410A (ja) 半導体モジュール
JP2010219569A (ja) 半導体装置およびその製造方法
JP7147186B2 (ja) 半導体装置
US11302612B2 (en) Lead frame wiring structure and semiconductor module
JP2020102544A (ja) 半導体装置とその製造方法
JP2019083292A (ja) 半導体装置
US10847448B2 (en) Semiconductor device and method of manufacturing the same
JP4535004B2 (ja) 両面冷却型半導体装置
JP2012238749A (ja) 半導体装置
JP5987634B2 (ja) パワー半導体モジュール
JP7069848B2 (ja) 半導体装置
JPWO2020090411A1 (ja) 半導体装置
JP2019067950A (ja) 半導体装置の製造方法
JP7106891B2 (ja) 半導体装置
JP7192886B2 (ja) 半導体装置
JP7147187B2 (ja) 半導体装置
JP2019153751A (ja) 半導体装置
US20200266130A1 (en) Semiconductor device
WO2023203688A1 (ja) 半導体装置および半導体装置の製造方法
JP2018037452A (ja) パワー半導体モジュール

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220111

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220705