JP7077893B2 - 半導体装置 - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１に、半導体装置が開示されている。この半導体装置は、導体板と、導体板上に配置された複数の半導体素子と、複数の信号端子とを備える。複数の半導体素子の各々は、前記導体板に電気的に接続された主電極と、前記複数の信号端子の対応する一つに電気的に接続された信号パッドとを有する。
国際公開第２０１３／１７９５４７号
従来の半導体装置では、複数の信号端子の配列方向に沿って、複数の半導体素子が配列されている。このような構成によると、各々の半導体素子を、複数の信号端子の近くに配置し得る一方で、それらの配列方向に沿って半導体装置が大型化し易い。この問題を鑑みて、本明細書は、半導体装置を小型化するための技術を提供する。
本明細書が開示する半導体装置は、第１導体板と、第１導体板上に配置された第１半導体素子と、第１導体板上に配置されているとともに、第１半導体素子よりも素子サイズが小さい第２半導体素子と、第１導体板上に配置されているとともに、第１導体板から電気的に絶縁された信号伝送路を有する第１回路基板と、複数の第１信号端子とを備える。第１半導体素子及び第２半導体素子の各々は、第１導体板に電気的に接続された主電極と、複数の第１信号端子の対応する一つに電気的に接続された信号パッドとを有する。第１導体板に垂直な平面視において、複数の第１信号端子は、第１半導体素子に対して第１方向に位置しており、第２半導体素子及び第１回路基板は、同じ平面視において、複数の第１信号端子と第１半導体素子との間に位置するとともに、第１方向に対して垂直な第２方向に沿って配列されている。そして、第１半導体素子の信号パッドは、第１回路基板の信号伝送路を介して、複数の第１信号端子の対応する一つに接続されている。
上記した半導体素子では、二つの半導体素子が、第１信号端子の配列方向（即ち、第２方向）ではなく、当該配列方向に垂直な方向（即ち、第１方向）に沿って配列されている。これにより、第１信号端子の配列方向に関して、半導体装置の小型化を図ることができる。その一方で、このような配列によると、第１半導体素子が、第１信号端子から離れて配置される。従って、第１半導体素子の信号パッドを、第１信号端子へ直接的に接続することは難しい。そこで、第１半導体素子と第１信号端子との間には、第１回路基板が用意されており、第１半導体素子の信号パッドは、第１回路基板を介して第１信号端子に接続されている。ここで、第２半導体素子は第１半導体素子よりも小さく、構造が単純な第１回路基板についても、比較的に小さく構成することができる。従って、第２半導体素子及び第１回路基板は、第１半導体素子と複数の第１信号端子との間において、コンパクトに配置することができる。
実施例の半導体装置１０の平面図を示す。 導体板２２、２４、２６、２８に対して垂直な平面視において、実施例の半導体装置１０の内部構造を示す。 実施例の半導体装置１０の回路構造を示す。 図１中のＩＶ－ＩＶ線における断面図。 図１中のＶ－Ｖ線における断面図。 図１中のＶＩ－ＶＩ線における断面図。 図１中のＶＩＩ－ＶＩＩ線における断面図。 第１継手部２５の構造を模式的に示す図。 第１継手部２５の変形例の構造を模式的に示す図。 第１半導体素子１２（及び第３半導体素子１６）の複数の信号パッド１２ｄ（１６ｄ）の配列を示す図。 第１導体板２２上における第１半導体素子１２、第２半導体素子１４及び第１回路基板３２の位置関係を示す図。 導体板２２、２４、２６、２８に対して垂直な平面視において、一変形例の半導体装置１０ａの内部構造を示す。
本技術の一実施形態において、半導体装置は、第１導体板に対向する第２導体板をさらに備えてもよい。そして、第１半導体素子及び第２半導体素子の各々は、第２導体板に電気的に接続された他の主電極をさらに備えてもよい。このように、一対の導体板の間に二つの半導体素子が配置された構造であると、一対の導体板によって各々の半導体素子の熱を効果的に放熱させることができる。
本技術の一実施形態において、半導体装置は、第１導体板に対して第２方向に位置する第３導体板と、第３導体板上に配置された第３半導体素子と、第３導体板上に配置されているとともに、第３半導体素子よりも素子サイズが小さい第４半導体素子と、第３導体板上に配置されているとともに、第３導体板から電気的に絶縁された信号伝送路を有する第２回路基板と、複数の第２信号端子とをさらに備えてもよい。ここで、第３導体板は、第１導体板から物理的に独立した部材であってもよいし、第１導体板と一体に形成されていてもよい。即ち、後者の形態では、第１導体板と第３導体板が、単一の共通導体板によって構成されていてもよい。
上記した実施形態では、第３半導体素子及び第４半導体素子の各々が、第３導体板に電気的に接続された主電極と、複数の第２信号端子の対応する一つに電気的に接続された信号パッドとを有してもよい。第３導体板に垂直な平面視において、複数の第２信号端子は、第３半導体素子に対して第１方向に位置するとともに、第２方向に沿って配列されていてもよい。第４半導体素子及び第２回路基板は、同じ平面視において、複数の第２信号端子と第３半導体素子との間に位置するとともに、第２方向に沿って配列されていてもよい。そして、第３半導体素子の信号パッドは、第２回路基板の信号伝送路を介して、複数の第２信号端子の対応する一つに接続されていてもよい。このように、本明細書が開示する構造は、第２方向に沿って繰り返し設けることができ、それによって、より多くの半導体素子を有する半導体装置を具現化することができる。
上記した実施形態では、半導体装置が、第３導体板に対向する第４導体板をさらに備えてもよい。そして、第３半導体素子及び第４半導体素子の各々は、第４導体板に電気的に接続された他の主電極をさらに備えてもよい。このように、一対の導体板の間に二つの半導体素子が配置された構造であると、一対の導体板によって各々の半導体素子の熱を効果的に放熱させることができる。
上記した実施形態では、第３導体板が、第１継手部を介して第２導体板へ接続されていてもよい。この場合、第３導体板に垂直な平面視において、第１継手部は、第２半導体素子と第４半導体素子との間に位置するとよい。このような構成によると、第１及び第２半導体素子の並列回路と、第３及び第４半導体素子の並列回路とが、互いに直列に接続される。特に、第１継手部が、第２半導体素子と第４半導体素子とに近接することから、第１継手部と第２半導体素子との間の電流経路や、第１継手部と第４半導体素子との間の電流経路を短く構成することができる。
上記した実施形態において、第１導体板上における第１半導体素子、第２半導体素子及び第１回路基板の配置が、第３導体板上における第３半導体素子、第４半導体素子及び第２回路基板の配置と左右対称であってもよい。このような構成によると、半導体装置の構造的な対称性が高まり、それによって、例えば半導体装置の耐久性が向上することがある。
上記した実施形態では、第１半導体素子及び第３半導体素子が、同じ構成を有する第１種類の半導体素子であってもよい。この場合、第１種類の半導体素子は、第２方向に沿って配列された複数の信号パッドを有してもよく、その複数の信号パッドでは、同じ機能を有する信号パッドが左右対称に配置されていてもよい。このような構成によると、第１半導体素子及び第３半導体素子に共通の半導体素子を採用しつつ、第１半導体素子と第１回路基板との間の接続構造と、第３半導体素子と第２回路基板との間の接続構造とを、左右対称にすることができる。
上記した構成は、第２半導体素子及び第４半導体素子にも採用することができる。即ち、第２半導体素子及び第４半導体素子は、同じ構成を有する第２種類の半導体素子であってもよい。この場合、第２種類の半導体素子は、第２方向に沿って配列された複数の信号パッドを有してもよく、その複数の信号パッドでは、同じ機能を有する信号パッドが左右対称に配置されていてもよい。このような構成によると、第２半導体素子及び第４半導体素子に共通の半導体素子を採用しつつ、第２半導体素子と第１信号端子との間の接続構造と、第４半導体素子と第２信号端子との間の接続構造とを、左右対称にすることができる。
上記した左右対称の構造に代えて、第１導体板上における第１半導体素子、第２半導体素子及び第１回路基板の配置が、第３導体板上における第３半導体素子、第４半導体素子及び第２回路基板の配置と同一であってもよい。このような構造によると、他の条件にもよるが、例えば半導体装置の設計や製造が容易となることがある。
本技術の一実施形態において、第２半導体素子の半導体基板は、第１半導体素子の半導体基板よりもバンドギャップが広くてもよい。いわゆるワイドバンドギャップの半導体基板は、性能面で優れている一方で、比較的に高価という欠点がある。そのことから、素子サイズの小さい第２半導体素子に、ワイドバンドギャップの半導体基板を採用することで、半導体装置の製造コストを抑制しつつ、半導体装置の性能向上を図ることができる。
上記した実施形態において、第１半導体素子の半導体基板はシリコン（Ｓｉ）基板であり、第２半導体素子の半導体基板は炭化シリコン（ＳｉＣ）基板であってもよい。但し、この組み合わせは一例であり、第１半導体素子と第２半導体素子には、様々な半導体基板の組み合わせを採用することができる。
本技術の一実施形態において、半導体装置は、複数の第１信号端子と第１回路基板の信号伝送路との間を接続する第１ボンディングワイヤと、複数の第１信号端子と第２半導体素子の信号パッドとの間を接続する第２ボンディングワイヤとをさらに備えてもよい。この場合、第１ボンディングワイヤは、第１回路基板に近づくにつれて、第２ボンディングワイヤから離れるように延びていてもよい。このような構造によると、複数の第１信号端子を狭い間隔で配置しつつ、第１ボンディングワイヤと第２ボンディングワイヤとの間で、例えばノイズによる干渉を抑制することができる。
本技術の一実施形態において、第２半導体素子の第１方向における寸法は、第１回路基板の第１方向における寸法と等しくてもよい。このような構成によると、第２半導体素子と第１回路基板との間で構造的な対称性が高くなり、それによって、例えば半導体装置の耐久性が向上することがある。
上記に加え、又は代えて、第２半導体素子の第２方向における寸法は、第１回路基板の第２方向における寸法と等しくてもよい。このような構成によっても、第２半導体素子と第１回路基板との間で構造的な対称性が高くなり、それによって、例えば半導体装置の耐久性が向上することがある。
本技術の一実施形態において、第１半導体素子と第２半導体素子との間の第１方向における間隔は、第１半導体素子と第１回路基板との間の第１方向における間隔と等しくてもよい。このような構成によっても、第２半導体素子と第１回路基板との間で構造的な対称性が高くなり、それによって、例えば半導体装置の耐久性が向上することがある。
本技術の一実施形態において、第２半導体素子と第１回路基板とが、第１半導体素子を第１方向へ仮想的に拡張した範囲内に含まれてもよい。このような構造によると、第１信号端子の配列方向（即ち、第２方向）に関して、半導体装置のサイズを十分に小型化することができる。但し、他の実施形態として、第２半導体素子の一部及び／又は第１回路基板の一部が、当該範囲外に位置してもよい。
図面を参照して、実施例の半導体装置１０について説明する。本実施例の半導体装置１０は、パワー半導体装置であって、例えば電気自動車、ハイブリッド車、燃料電池車といった電動自動車において、コンバータやインバータといった電力変換回路に用いることができる。但し、半導体装置１０の用途は特に限定されない。半導体装置１０は、様々な装置や回路に広く採用することができる。
図１－図７に示すように、半導体装置１０は、第１半導体素子１２と、第２半導体素子１４と、第３半導体素子１６と、第４半導体素子１８と、これらの半導体素子１２、１４、１６、１８を封止する封止体２０とを備える。四つの半導体素子１２、１４、１６、１８は、パワー半導体素子である。封止体２０は、絶縁性材料で構成されている。特に限定されないが、本実施例における封止体２０は、例えばエポキシ樹脂といった封止材料を、金型によって成形したものである。
第１半導体素子１２は、半導体基板１２ａ、下面電極１２ｂ、上面電極１２ｃ及び複数の信号パッド１２ｄを有する。半導体基板１２ａは、特に限定されないが、シリコン（Ｓｉ）基板である。下面電極１２ｂ及び上面電極１２ｃは、第１半導体素子１２における電力用の主電極である。下面電極１２ｂは、第１半導体素子１２の下面に位置しており、上面電極１２ｃ及び複数の信号パッド１２ｄは、第１半導体素子１２の上面に位置している。第１半導体素子１２は、特に限定されないが、ＲＣ（Reverse Conducting）－ＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、単一の半導体基板１２ａに、ＩＧＢＴとダイオードとが一体に形成されている。ＩＧＢＴのコレクタ及びダイオードのカソードは、下面電極１２ｂに接続されており、ＩＧＢＴのエミッタ及びダイオードのアノードは、上面電極１２ｃに接続されている。なお、本明細書においてパッドとは、導体（又は半導体）で構成された小電極を意味する。
第２半導体素子１４は、半導体基板１４ａ、下面電極１４ｂ、上面電極１４ｃ及び、複数の信号パッド１４ｄを有する。第２半導体素子１４の半導体基板１４ａは、特に限定されないが、炭化シリコン（ＳｉＣ）基板である。第２半導体素子１４の半導体基板１４ａは、第１半導体素子１２の半導体基板１２ａよりも小さい。即ち、第２半導体素子１４は、第１半導体素子１２よりも素子サイズが小さい。下面電極１４ｂ及び上面電極１４ｃは、第２半導体素子１４における電力用の主電極である。第２半導体素子１４においても、下面電極１４ｂは、第２半導体素子１４の下面に位置しており、上面電極１４ｃ及び複数の信号パッド１４ｄは、第２半導体素子１４の上面に位置している。第２半導体素子１４は、特に限定されないが、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。ＭＯＳＦＥＴのドレインは、下面電極１４ｂに接続されており、ＭＯＳＦＥＴのソースは、上面電極１４ｃに接続されている。
第３半導体素子１６は、第１半導体素子１２と同じ構造を有する半導体素子である。換言すると、第１半導体素子１２と第３半導体素子１６には、同一種類（即ち、同一設計）の半導体素子が採用されている。即ち、第３半導体素子１６についても、半導体基板１６ａ、下面電極１６ｂ、上面電極１６ｃ、及び複数の信号パッド１６ｄを有する。第３半導体素子１６は、ＲＣ－ＩＧＢＴであって、その半導体基板１６ａはシリコン基板である。第３半導体素子１６においても、ＩＧＢＴのコレクタ及びダイオードのカソードは、下面電極１６ｂに接続されており、ＩＧＢＴのエミッタ及びダイオードのアノードは、上面電極１６ｃに接続されている。但し、第３半導体素子１６は、第１半導体素子１２とは異なる構造及び／又はサイズを有する半導体素子であってもよい。
第４半導体素子１８は、第２半導体素子１４と同じ構造を有する半導体素子である。換言すると、第２半導体素子１４と第４半導体素子１８には、同一種類（即ち、同一設計）の半導体素子が採用されている。即ち、第４半導体素子１８についても、半導体基板１８ａ、下面電極１８ｂ、上面電極１８ｃ、及び複数の信号パッド１８ｄを有する。第４半導体素子１８は、ＭＯＳＦＥＴであって、その半導体基板１８ａは炭化シリコン基板である。第４半導体素子１８においても、ＭＯＳＦＥＴのドレインは、下面電極１８ｂに接続されており、ＭＯＳＦＥＴのソースは、上面電極１８ｃに接続されている。但し、第４半導体素子１８は、第２半導体素子１４とは異なる構造及び／又はサイズを有する半導体素子であってもよい。
半導体装置１０は、第１導体板２２と、第２導体板２４と、第３導体板２６と、第４導体板２８とをさらに備える。各々の導体板２２、２４、２６、２８は、銅又はその他の金属といった導体で構成されている。なお、各々の導体板２２、２４、２６、２８は、絶縁体の基板上に導体層が形成された積層基板（絶縁基板とも称される）であってもよい。第１導体板２２と第２導体板２４は互いに対向しており、それらの間に第１半導体素子１２及び第２半導体素子１４が配置されている。第１導体板２２上において、第２半導体素子１４は、第１半導体素子１２に対して第１方向（図１、２中のＸ方向）に位置している。第１半導体素子１２及び第２半導体素子１４の下面電極１２ｂ、１４ｂは、はんだ付けによって、第１導体板２２へ電気的に接続されている。第１半導体素子１２及び第２半導体素子１４の上面電極１２ｃ、１４ｃは、はんだ付けにより、導体スペーサ１３、１５を介して第２導体板２４に電気的に接続されている。これにより、第１半導体素子１２及び第２半導体素子１４は、第１導体板２２と第２導体板２４との間で、電気的に並列に接続されている。
同様に、第３導体板２６と第４導体板２８は互いに対向しており、それらの間に第３半導体素子１６及び第４半導体素子１８が配置されている。第３導体板２６上において、第４半導体素子１８は、第３半導体素子１６に対して第１方向（図１、２中のＸ方向）に位置している。第３半導体素子１６及び第４半導体素子１８の下面電極１６ｂ、１８ｂは、はんだ付けによって、第３導体板２６へ電気的に接続されている。第３半導体素子１６及び第４半導体素子１８の上面電極１６ｃ、１８ｃは、はんだ付けにより、導体スペーサ１７、１９を介して第４導体板２８にはんだ付けされている。これにより、第３半導体素子１６及び第４半導体素子１８は、第３導体板２６と第４導体板２８との間で、電気的に並列に接続されている。
第１導体板２２は、封止体２０の下面で外部に露出しており、第２導体板２４は、封止体２０の上面で外部に露出している。これにより、第１導体板２２及び第２導体板２４は、半導体装置１０において導電経路の一部を構成するだけでなく、第１半導体素子１２及び第２半導体素子１４の熱を外部へ放出する放熱板としても機能する。同様に、第３導体板２６は、封止体２０の下面で外部に露出しており、第４導体板２８は、封止体２０の上面で外部に露出している。これにより、第３導体板２６及び第４導体板２８についても、半導体装置１０において導電経路の一部を構成するだけでなく、第３半導体素子１６及び第４半導体素子１８の熱を外部へ放出する放熱板としても機能する。
第１導体板２２と第３導体板２６は、前記した第１方向Ｘに対して垂直な第２方向（図１、図２中のＹ方向）に沿って、横並びに配列されている。また、第２導体板２４と第４導体板２８は、同じく第２方向Ｙに沿って、横並びに配列されている。そして、第３導体板２６は、封止体２０の内部に位置する第１継手部２５を介して、第２導体板２４へ電気的に接続されている。これにより、第１半導体素子１２と第２半導体素子１４との並列回路に、第３半導体素子１６と第４半導体素子１８との並列回路が、電気的に直列に接続されている。第１継手部２５は、第３導体板２６に垂直な平面視において、第２半導体素子１４と第４半導体素子１８との間に位置しており、第２半導体素子１４と第４半導体素子１８との各々に近接している。これにより、第１継手部２５と第２半導体素子１４との間の電流経路や、第１継手部２５と第４半導体素子１８との間の電流経路が、短くなるように構成されている。
一例ではあるが、図８に示すように、本実施例では、第１継手部２５の一部が第２導体板２４へ一体に形成されており、第１継手部２５の他の一部が第３導体板２６へ一体に形成されており、それらがはんだ付けによって互い接合されている。但し、第１継手部２５の構造はこれに限定されない。例えば、図９に示すように、第１継手部２５の一部又は全部が、第２導体板２４及び第３導体板２６とは独立した部材２５ａで構成されてもよい。
図１－図７に戻り、半導体装置１０は、第１回路基板３２及び第２回路基板３４をさらに備える。第１回路基板３２は、封止体２０の内部において、第１導体板２２上に配置されている。第１回路基板３２は、第１導体板２２に接合された基板３２ａと、基板３２ａ上に設けられた複数の信号伝送路３２ｂとを備える。基板３２ａは、例えばガラスやセラミックといった絶縁体で構成されており、複数の信号伝送路３２ｂを第１導体板２２から電気的に絶縁している。第１導体板２２上において、第１回路基板３２は、第１半導体素子１２に対して第１方向Ｘに位置しているとともに、第２半導体素子１４と共に第２方向Ｙに沿って配列されている。
第２回路基板３４は、封止体２０の内部において、第３導体板２６上に配置されている。第２回路基板３４は、第３導体板２６に接合された基板３４ａと、基板３４ａ上に設けられた複数の信号伝送路３４ｂとを備える。基板３４ａは、例えばガラスやセラミックといった絶縁体で構成されており、複数の信号伝送路３４ｂを第３導体板２６から電気的に絶縁している。第３導体板２６上において、第２回路基板３４は、第３半導体素子１６に対して第１方向Ｘに位置しているとともに、第４半導体素子１８と共に第２方向Ｙに沿って配列されている。第２回路基板３４は、特に限定されないが、第１回路基板３２と同じ構造及びサイズを有する。
半導体装置１０は、第１電力端子３６（Ｐ端子）、第２電力端子３８（Ｏ端子）及び第３電力端子４０（Ｐ端子）をさらに備える。各々の電力端子３６、３８、４０は、銅又はその他の金属といった導体で構成されている。各々の電力端子３６、３８、４０は、封止体２０の内外に亘って延びている。一例ではあるが、三つの電力端子３６、３８、４０は、互いに平行であって、封止体２０から同じ方向（第１方向Ｘとは反対方向）に突出している。第１電力端子３６は、封止体２０の内部で第１導体板２２に接続されており、詳しくは、第１導体板２２と一体に形成されている。第２電力端子３８は、封止体２０の内部で第３導体板２６に接続されており、詳しくは、第３導体板２６と一体に形成されている。そして、第３電力端子４０は、封止体２０の内部で第４導体板２８に接続されており、詳しくは、第２継手部２９において第４導体板２８にはんだ付けされている。
半導体装置１０はさらに、複数の第１信号端子４２と、複数の第２信号端子４４とを備える。各々の信号端子４２、４４は、銅又はその他の金属といった導体で構成されている。各々の信号端子４２、４４は、封止体２０の内外に亘って延びている。複数の第１信号端子４２は、第１半導体素子１２に対して第１方向Ｘに位置している。複数の第１信号端子４２は、封止体２０から第１方向Ｘに突出しているとともに、第２方向Ｙに沿って配列されている。複数の第１信号端子４２のいくつかは、第１回路基板３２の信号伝送路３２ｂを介して、第１半導体素子１２の複数の信号パッド１２ｄに接続されている。これにより、第１信号端子４２と第１半導体素子１２との間では、第１回路基板３２を介して信号が伝送される。その一方で、複数の第１信号端子４２のいくつかは、第１回路基板３２を介することなく、第２半導体素子１４の複数の信号パッド１４ｄに接続されている。なお、複数の第１信号端子４２には、第１ゲート信号端子４２ｇが含まれており、第１ゲート信号端子４２ｇは、第１半導体素子１２の信号パッド１２ｄと第２半導体素子１４の信号パッド１４ｄの両者に接続されている。これにより、第１ゲート信号端子４２ｇに入力されるゲート駆動信号については、第１半導体素子１２と第２半導体素子１４との両者に供給される。
複数の第２信号端子４４は、第３半導体素子１６に対して第１方向Ｘに位置している。複数の第２信号端子４４は、封止体２０から第１方向Ｘに突出しているとともに、第２方向Ｙに沿って配列されている。複数の第２信号端子４４のいくつかは、第２回路基板３４の信号伝送路３４ｂを介して、第３半導体素子１６の複数の信号パッド１６ｄに接続されている。これにより、第２信号端子４４と第３半導体素子１６の間では、第２回路基板３４を介して信号が伝送される。その一方で、複数の第２信号端子４４のいくつかは、第２回路基板３４を介することなく、第４半導体素子１８の複数の信号パッド１８ｄに接続されている。なお、複数の第２信号端子４４にも、第２ゲート信号端子４４ｇが含まれており、第２ゲート信号端子４４ｇは、第３半導体素子１６の信号パッド１６ｄと第４半導体素子１８の信号パッド１８ｄの両者に接続されている。これにより、第２ゲート信号端子４４ｇに入力されるゲート駆動信号については、第３半導体素子１６と第４半導体素子１８との両者に供給される。
一例ではあるが、第１信号端子４２と第１回路基板３２との間は、第１ボンディングワイヤ４６によって接続されており、第１信号端子４２と第２半導体素子１４との間は、第２ボンディングワイヤ４８によって接続されている。そして、第１回路基板３２と第１半導体素子１２との間は、第３ボンディングワイヤ５０によって接続されている。ここで、第１ボンディングワイヤ４６は、第１回路基板３２に近づくにつれて、第２ボンディングワイヤ４８から離れるように延びている。このような構造によると、複数の第１信号端子４２を狭い間隔で配置しつつ、第１ボンディングワイヤ４６と第２ボンディングワイヤ４８との間で、例えばノイズによる相互干渉を抑制することができる。
同様に、第２信号端子４４と第２回路基板３４との間は、第４ボンディングワイヤ５２によって接続されており、第２信号端子４４と第４半導体素子１８との間は、第５ボンディングワイヤ５４によって接続されている。そして、第２回路基板３４と第３半導体素子１６との間は、第６ボンディングワイヤ５６によって接続されている。ここで、第４ボンディングワイヤ５２は、第２回路基板３４に近づくにつれて、第５ボンディングワイヤ５４から離れるように延びている。このような構造によると、複数の第２信号端子４４を狭い間隔で配置しつつ、第４ボンディングワイヤ５２と第５ボンディングワイヤ５４との間で、例えばノイズによる相互干渉を抑制することができる。
以上の構成により、本実施例の半導体装置１０では、第１電力端子３６（Ｐ端子）と第２電力端子３８（Ｏ端子）との間に、第１半導体素子１２と第２半導体素子１４との並列回路が構成されている。第２電力端子３８（Ｏ端子）と第３電力端子４０（Ｎ端子）との間には、第３半導体素子１６と第４半導体素子１８との並列回路が構成されている。そして、各々の半導体素子１２、１４、１６、１８は、ＩＧＢＴ又はＭＯＳＦＥＴといったスイッチング素子を有している。このような回路構造を有することから、本実施例の半導体装置１０は、コンバータやインバータといった電力変換回路において、上下一対のアームを構成することができる。
本実施例の半導体装置１０では、第１導体板２２に垂直な平面視（図２参照）において、複数の第１信号端子４２が、第１半導体素子１２に対して第１方向Ｘに位置している。そして、第２半導体素子１４及び第１回路基板３２が、同じ平面視において、複数の第１信号端子４２と第１半導体素子１２との間に位置するとともに、第１方向Ｘに対して垂直な第２方向Ｙに沿って配列されている。即ち、二つの半導体素子１２、１４は、第１信号端子４２の配列方向（即ち、第２方向Ｙ）ではなく、当該配列方向に垂直な第１方向Ｘに沿って配列されている。これにより、第１信号端子４２の配列方向に関して、半導体装置１０の小型化を図ることができる。
その一方で、このような配列によると、第１半導体素子１２が、第１信号端子４２から離れて配置される。従って、第１半導体素子１２の信号パッド１２ｄを、第１信号端子４２へ直接的に接続することは難しい。そこで、第１半導体素子１２と第１信号端子４２との間には、第１回路基板３２が用意されており、第１半導体素子１２の信号パッド１２ｄは、第１回路基板３２を介して第１信号端子４２に接続されている。ここで、第２半導体素子１４は第１半導体素子１２よりも小さく、構造が単純な第１回路基板３２についても、比較的に小さく構成することができる。従って、第２半導体素子１４及び第１回路基板３２は、第１半導体素子１２と複数の第１信号端子４２との間において、コンパクトに配置することができる。
同様に、第３導体板２６に垂直な平面視（図２参照）において、複数の第２信号端子４４は、第３半導体素子１６に対して第１方向Ｘに位置している。そして、第４半導体素子１８及び第２回路基板３４は、同じ平面視において、複数の第２信号端子４４と第３半導体素子１６との間に位置するとともに、第１方向Ｘに対して垂直な第２方向Ｙに沿って配列されている。これにより、これにより、第２信号端子４４の配列方向に関しても、半導体装置１０の小型化を図ることができる。このように、本明細書が開示する構造は、第２方向Ｙに沿って繰り返し設けることができ、それによって、より多くの半導体素子を有する半導体装置１０を具現化することもできる。
本実施例の半導体装置１０では、第１導体板２２上における第１半導体素子１２、第２半導体素子１４及び第１回路基板３２の配置が、第３導体板２６上における第３半導体素子１６、第４半導体素子１８及び第２回路基板３４の配置と左右対称となっている。このような構成によると、半導体装置１０の構造的な対称性が高まり、それによって、例えば半導体装置１０の耐久性が向上する。特に、半導体装置１０は、使用時における発熱によって熱変形する。このとき、半導体装置１０が対称性の高い構造を有していると、いびつな変形が抑制され、内部に生じる熱応力も抑制される。
本実施例の半導体装置１０では、第１半導体素子１２及び第３半導体素子１６のそれぞれに、同じ構成を有する第１種類の半導体素子が採用されている。この第１種類の半導体素子（即ち、第１半導体素子１２及び第３半導体素子１６）では、同じ機能を有する信号パッド１２ｄ、１６ｄが左右対称に配列されている。一例ではあるが、図１０に示すように、第１半導体素子１２及び第３半導体素子１６では、５つの信号パッド１２ｄ、１６ｄが、第２方向Ｙに沿って配列されており、最も左に位置する信号パッド（ＫＥ）と、最も右に位置する信号パッド（ＫＥ）は、互いに同じ機能を有しており、詳しくは、ＩＧＢＴのエミッタ電圧を示す信号を出力する。また、左から二番目に位置する信号パッド（ＳＥ）と、右から二番目に位置する信号パッド（ＳＥ）も、互いに同じ機能を有しており、詳しくは、ＩＧＢＴに流れる電流を示す信号を出力する。なお、中央に位置する信号パッド（Ｇ）は、ゲート信号パッドであり、ＩＧＢＴのゲートに接続されている。このような構成によると、第１半導体素子１２及び第３半導体素子１６に共通の半導体素子を採用しつつ、第１半導体素子１２と第１回路基板３２との間の接続構造と、第３半導体素子１６と第２回路基板３４との間の接続構造とを、左右対称にすることができる。
上記した構成は、第２半導体素子１４及び第４半導体素子１８にも採用することができる。即ち、第２半導体素子１４及び第４半導体素子１８は、同じ構成を有する第２種類の半導体素子であってもよい。この場合、その第２種類の半導体素子（即ち、第２半導体素子１４及び第４半導体素子１８）は、第２方向Ｙに沿って配列された複数の信号パッド１４ｄ、１８ｄを有してもよく、その複数の信号パッド１４ｄ、１８ｄでは、同じ機能を有する信号パッドが左右対称に配置されていてもよい。このような構成によると、第２半導体素子１４及び第４半導体素子１８に同一種類の半導体素子を採用しつつ、第２半導体素子１４と第１信号端子４２との間の接続構造と、第４半導体素子１８と第２信号端子４４との間の接続構造とを、左右対称にすることができる。
本実施例の半導体装置１０では、第２半導体素子１４の半導体基板１４ａが、第１半導体素子１２の半導体基板１２ａよりも、広いバンドギャップを有する。いわゆるワイドバンドギャップの半導体基板１４ａは、性能面で優れている一方で、比較的に高価という欠点がある。そのことから、素子サイズの小さい第２半導体素子１４に、ワイドバンドギャップの半導体基板１４ａを採用することで、半導体装置１０の製造コストを抑制しつつ、半導体装置１０の性能向上を図ることができる。前述したように、第１半導体素子１２の半導体基板１２ａはシリコン基板であり、第２半導体素子１４の半導体基板１４ａは炭化シリコン基板である。但し、この組み合わせは一例であり、第１半導体素子１２と第２半導体素子１４には、様々な半導体基板の組み合わせを採用することができる。
図１１に示すように、本実施例の半導体装置１０では、第２半導体素子１４の第１方向Ｘにおける寸法Ｄ１が、第１回路基板３２の第１方向Ｘにおける寸法Ｄ２と等しくてもよい。加えて、又は代えて、第２半導体素子１４の第２方向Ｙにおける寸法Ｄ３は、第１回路基板３２の第２方向Ｙにおける寸法Ｄ４と等しくてもよい。これらの構成によると、第２半導体素子１４と第１回路基板３２との間で構造的な対称性が高くなり、それによって、例えば半導体装置１０の耐久性を向上させることができる。また、第１半導体素子１２と第２半導体素子１４との間の第１方向Ｘにおける間隔Ｄ５は、第１半導体素子１２と第１回路基板３２との間の第１方向Ｘにおける間隔Ｄ６と等しくてもよい。このような構成によっても、第２半導体素子１４と第１回路基板３２との間で構造的な対称性が高くなり、それによって、例えば半導体装置１０の耐久性を向上させることができる。
上記した構成は、第４半導体素子１８及び第２回路基板３４にも採用することができる。即ち、第４半導体素子１８の第１方向Ｘにおける寸法は、第２回路基板３４の第１方向における寸法と等しくてもよい。加えて、又は代えて、第４半導体素子１８の第２方向Ｙにおける寸法は、第２回路基板３４の第２方向における寸法と等しくてもよい。このような構成によると、第４半導体素子１８と第２回路基板３４との間で構造的な対称性が高くなり、それによって、例えば半導体装置１０の耐久性を向上させることができる。また、第３半導体素子１６と第４半導体素子１８との間の第１方向Ｘにおける間隔は、第３半導体素子１６と第２回路基板３４との間の第１方向Ｘにおける間隔と等しくてもよい。
図１１に示すように、本実施例の半導体装置１０では、第２半導体素子１４と第１回路基板３２とが、第１半導体素子１２を第１方向Ｘへ仮想的に拡張した範囲Ｒ内に含まれてもよい。なお、図１１では、範囲Ｒにハッチングが付されている。このような構造によると、第１信号端子４２の配列方向（即ち、第２方向Ｙ）に関して、半導体装置１０のサイズを十分に小型化することができる。但し、他の実施形態として、第２半導体素子１４の一部及び／又は第１回路基板３２の一部が、当該範囲Ｒの外部に位置してもよい。図示省略するが、第４半導体素子１８と第２回路基板３４とについても、第３半導体素子１６を第１方向Ｘへ仮想的に拡張した範囲内に含まれてもよい。
図１２に示すように、他の実施例の半導体装置１０ａでは、第１導体板２２上における第１半導体素子１２、第２半導体素子１４及び第１回路基板３２の配置が、第３導体板２６上における第３半導体素子１６、第４半導体素子１８及び第２回路基板３４の配置と同一であってもよい。このような構造によると、他の条件にもよるが、例えば半導体装置１０ａの設計や製造が容易となり得る。ここで、各々の半導体素子１２、１４、１６、１８では、複数の信号パッド１２ｄ、１４ｄ、１６ｄ、１８ｄを必ずしも左右対称に設ける必要がない。そのことから、各々の半導体素子１２、１４、１６、１８では、信号パッド１２ｄ、１４ｄ、１６ｄ、１８ｄの数を削減することができる。それによって、上面電極１２ｃ、１４ｃ、１６ｃ、１８ｃの面積や、半導体基板１２ａ、１４ａ、１６ａ、１８ａにおいて電流が流れる範囲を大きくすることができる。
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
１０、１０ａ：半導体装置
１２、１４、１６、１８：半導体素子
１２ｄ、１４ｄ、１６ｄ、１８ｄ：信号パッド
２０：封止体
２２、２４、２６、２８：導体板
３２、３４：回路基板
３６、３８、４０：電力端子
４２、４４：信号端子

Claims (15)

  1. 第１導体板と、
    前記第１導体板上に配置された第１半導体素子と、
    前記第１導体板上に配置されているとともに、前記第１半導体素子よりも素子サイズが小さい第２半導体素子と、
    前記第１導体板上に配置されているとともに、前記第１導体板から電気的に絶縁された信号伝送路を有する第１回路基板と、
    複数の第１信号端子と、を備え、
    前記第１半導体素子及び前記第２半導体素子の各々は、前記第１導体板に電気的に接続された主電極と、前記複数の第１信号端子の対応する一つに電気的に接続された信号パッドとを有し、
    前記第１導体板に垂直な平面視において、前記複数の第１信号端子は、前記第１半導体素子に対して第１方向に位置するとともに、前記第１方向に対して垂直な第２方向に沿って配列されており、
    前記第２半導体素子及び前記第１回路基板は、前記平面視において、前記複数の第１信号端子と前記第１半導体素子との間に位置するとともに、前記第２方向に沿って配列されており、
    前記第１半導体素子の前記信号パッドは、前記第１回路基板の前記信号伝送路を介して、前記複数の第１信号端子の対応する一つに接続されている、
    半導体装置。
  2. 前記第１導体板に対向する第２導体板をさらに備え、
    前記第１半導体素子及び前記第２半導体素子の各々は、前記第２導体板に電気的に接続された他の主電極をさらに備える、請求項１に記載の半導体装置。
  3. 前記第１導体板に対して前記第２方向に位置する第３導体板と、
    前記第３導体板上に配置された第３半導体素子と、
    前記第３導体板上に配置されているとともに、前記第３半導体素子よりも素子サイズが小さい第４半導体素子と、
    前記第３導体板上に配置されているとともに、前記第３導体板から電気的に絶縁された信号伝送路を有する第２回路基板と、
    複数の第２信号端子と、をさらに備え、
    前記第３半導体素子及び前記第４半導体素子の各々は、前記第３導体板に電気的に接続された主電極と、前記複数の第２信号端子の対応する一つに電気的に接続された信号パッドとを有し、
    前記第３導体板に垂直な平面視において、前記複数の第２信号端子は、前記第３半導体素子に対して前記第１方向に位置するとともに、前記第２方向に沿って配列されており、
    前記第４半導体素子及び前記第２回路基板は、前記平面視において、前記複数の第２信号端子と前記第３半導体素子との間に位置するとともに、前記第２方向に沿って配列されており、
    前記第３半導体素子の前記信号パッドは、前記第２回路基板の前記信号伝送路を介して、前記複数の第２信号端子の対応する一つに接続されている、請求項１又は２に記載の半導体装置。
  4. 前記第３導体板に対向する第４導体板をさらに備え、
    前記第３半導体素子及び前記第４半導体素子の各々は、前記第４導体板に電気的に接続された他の主電極をさらに備える、請求項３に記載の半導体装置。
  5. 前記第３導体板は、第１継手部を介して前記第２導体板へ接続されており、
    前記平面視において、前記第１継手部は、前記第２半導体素子と前記第４半導体素子との間に位置する、請求項２を引用する請求項３又は４に記載の半導体装置。
  6. 前記第１導体板上における前記第１半導体素子、前記第２半導体素子及び前記第１回路基板の配置は、前記第３導体板上における前記第３半導体素子、前記第４半導体素子及び前記第２回路基板の配置と左右対称である、請求項３から５のいずれか一項に記載に半導体装置。
  7. 前記第１半導体素子及び前記第３半導体素子は、同じ構成を有する第１種類の半導体素子であり、
    前記第１種類の半導体素子は、前記第２方向に沿って配列された複数の信号パッドを有し、
    前記第１種類の半導体素子の前記複数の信号パッドでは、同じ機能を有する信号パッドが左右対称に配置されている、請求項６に記載の半導体装置。
  8. 前記第１導体板上における前記第２半導体素子及び前記第１回路基板の配置と、前記第３導体板上における前記第４半導体素子及び前記第２回路基板の配置とは、互いに同一である、請求項３から５のいずれか一項に記載に半導体装置。
  9. 前記第２半導体素子の半導体基板は、前記第１半導体素子の半導体基板よりもバンドギャップが広い、請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記第１半導体素子の前記半導体基板は、シリコン（Ｓｉ）基板であり、
    前記第２半導体素子の前記半導体基板は、炭化シリコン（ＳｉＣ）基板である、請求項９に記載の半導体装置。
  11. 前記複数の第１信号端子と前記第１回路基板の前記信号伝送路との間を接続する第１ボンディングワイヤと、
    前記複数の第１信号端子と前記第２半導体素子の前記信号パッドとの間を接続する第２ボンディングワイヤと、をさらに備え、
    前記第１ボンディングワイヤは、前記第１回路基板に近づくにつれて、前記第２ボンディングワイヤから離れるように延びている、請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記第２半導体素子の前記第１方向における寸法は、前記第１回路基板の前記第１方向における寸法と等しい、請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記第２半導体素子の前記第２方向における寸法は、前記第１回路基板の前記第２方向における寸法と等しい、請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記第１半導体素子と前記第２半導体素子との間の前記第１方向における間隔は、前記第１半導体素子と前記第１回路基板との間の前記第１方向における間隔と等しい、請求項１から１３のいずれか一項に記載の半導体装置。
  15. 前記第２半導体素子と前記第１回路基板とは、前記第１半導体素子を前記第１方向へ仮想的に拡張した範囲内に含まれる、請求項１から１４のいずれか一項に記載の半導体装置。
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