CN110943062A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN110943062A
CN110943062A CN201910858340.0A CN201910858340A CN110943062A CN 110943062 A CN110943062 A CN 110943062A CN 201910858340 A CN201910858340 A CN 201910858340A CN 110943062 A CN110943062 A CN 110943062A
Authority
CN
China
Prior art keywords
semiconductor element
semiconductor
conductive plate
signal
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910858340.0A
Other languages
English (en)
Other versions
CN110943062B (zh
Inventor
川岛崇功
今井诚
青岛正贵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of CN110943062A publication Critical patent/CN110943062A/zh
Application granted granted Critical
Publication of CN110943062B publication Critical patent/CN110943062B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • H01L23/4922Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49531Additional leads the additional leads being a wiring board
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inverter Devices (AREA)

Abstract

本发明提供一种半导体装置,具备第一导体板、配置在第一导体板上的第一半导体元件、第二半导体元件、第一电路基板及多个第一信号端子。第二半导体元件的元件尺寸比第一半导体元件的元件尺寸小。在与第一导体板垂直的俯视观察下,多个第一信号端子相对于第一半导体元件而位于第一方向。第二半导体元件及第一电路基板位于多个第一信号端子与第一半导体元件之间,并沿着与第一方向垂直的第二方向排列。并且,第一半导体元件的信号焊盘经由第一电路基板的信号传送路而连接于多个第一信号端子中的对应的一个第一信号端子。

Description

半导体装置
技术领域
本说明书公开的技术涉及半导体装置。
背景技术
国际公开第2013/179547号公开了半导体装置。该半导体装置具备导体板、配置在导体板上的多个半导体元件及多个信号端子。多个半导体元件分别具有:与所述导体板电连接的主电极;及与所述多个信号端子中的对应的一个信号端子电连接的信号焊盘。
发明内容
在以往的半导体装置中,沿着多个信号端子的排列方向排列有多个半导体元件。根据这样的结构,能将各个半导体元件配置在多个信号端子的附近,但是沿着各个半导体元件的排列方向而半导体装置容易大型化。鉴于该问题,本说明书提供一种用于实现半导体装置的小型化的技术。
本说明书公开的半导体装置具备:第一导体板;第一半导体元件,配置在第一导体板上;第二半导体元件,配置在第一导体板上,且元件尺寸比第一半导体元件的元件尺寸小;第一电路基板,配置在第一导体板上,并具有与第一导体板电绝缘的信号传送路;及多个第一信号端子。第一半导体元件及第二半导体元件分别具有:主电极,与第一导体板电连接;及信号焊盘,与多个第一信号端子中的对应的一个第一信号端子电连接。在与第一导体板垂直的俯视观察下,多个第一信号端子相对于第一半导体元件而位于第一方向,第二半导体元件及第一电路基板在相同的俯视观察下,位于多个第一信号端子与第一半导体元件之间,并沿着与第一方向垂直的第二方向排列。并且,第一半导体元件的信号焊盘经由第一电路基板的信号传送路而连接于多个第一信号端子中的对应的一个第一信号端子。
在上述的半导体装置中,两个半导体元件不是沿着第一信号端子的排列方向(即,第二方向),而是沿着与该第一信号端子的排列方向垂直的方向(即,第一方向)排列。由此,在第一信号端子的排列方向上,能够实现半导体装置的小型化。另一方面,根据这样的排列,第一半导体元件与第一信号端子分离地配置。因此,难以将第一半导体元件的信号焊盘与第一信号端子直接连接。因此,在第一半导体元件与第一信号端子之间,准备第一电路基板,第一半导体元件的信号焊盘经由第一电路基板而连接于第一信号端子。在此,第二半导体元件比第一半导体元件小,关于结构简单的第一电路基板,也能够比较小地构成。因此,第二半导体元件及第一电路基板在第一半导体元件与多个第一信号端子之间能够紧凑地配置。
附图说明
图1示出实施例的半导体装置10的俯视图。
图2示出在与导体板22、24、26、28垂直的俯视观察下的实施例的半导体装置10的内部结构。
图3示出实施例的半导体装置10的电路结构。
图4是图1中的IV-IV线的剖视图。
图5是图1中的V-V线的剖视图。
图6是图1中的VI-VI线的剖视图。
图7是图1中的VII-VII线的剖视图。
图8是示意性地表示第一接头部25的结构的图。
图9是示意性地表示第一接头部25的变形例的结构的图。
图10是表示第一半导体元件12(及第三半导体元件16)的多个信号焊盘12d(16d)的排列的图。
图11是表示第一导体板22上的第一半导体元件12、第二半导体元件14及第一电路基板32的位置关系的图。
图12示出在与导体板22、24、26、28垂直的俯视观察下的一变形例的半导体装置10a的内部结构。
附图标记说明
10、10a:半导体装置
12、14、16、18:半导体元件
12d、14d、16d、18d:信号焊盘
20:密封体
22、24、26、28:导体板
32、34:电路基板
36、38、40:电力端子
42、44:信号端子
具体实施方式
在本技术的一实施方式中,半导体装置可以还具备与第一导体板相对的第二导体板。并且,第一半导体元件及第二半导体元件可以分别还具备与第二导体板电连接的其他主电极。这样,如果是在一对导体板之间配置有两个半导体元件的结构,则通过一对导体板能够使各个半导体元件的热量有效地散热。
在本技术的一实施方式中,半导体装置可以还具备:第三导体板,相对于第一导体板而位于第二方向;第三半导体元件,配置在第三导体板上;第四半导体元件,配置在第三导体板上,且元件尺寸比第三半导体元件的元件尺寸小;第二电路基板,配置在第三导体板上,并具有与第三导体板电绝缘的信号传送路;及多个第二信号端子。在此,第三导体板可以是从第一导体板物理性地独立的部件,也可以与第一导体板一体形成。即,在后者的方式中,第一导体板与第三导体板可以由单一的共用导体板构成。
在上述的实施方式中,第三半导体元件及第四半导体元件可以分别具有:主电极,与第三导体板电连接;及信号焊盘,与多个第二信号端子中的对应的一个第二信号端子电连接。在与第三导体板垂直的俯视观察下,多个第二信号端子可以相对于第三半导体元件而位于第一方向,并沿第二方向排列。第四半导体元件及第二电路基板可以在同样的俯视观察下,位于多个第二信号端子与第三半导体元件之间,并沿第二方向排列。并且,第三半导体元件的信号焊盘可以经由第二电路基板的信号传送路而连接于多个第二信号端子中的对应的一个第二信号端子。这样,本说明书公开的结构能够沿第二方向反复设置,由此,能够实现具有更多的半导体元件的半导体装置。
在上述的实施方式中,半导体装置可以还具备与第三导体板相对的第四导体板。并且,第三半导体元件及第四半导体元件可以分别还具备与第四导体板电连接的其他主电极。这样,如果是在一对导体板之间配置有两个半导体元件的结构,则通过一对导体板能够使各个半导体元件的热量有效地散热。
在上述的实施方式中,第三导体板可以经由第一接头部而与第二导体板连接。这种情况下,在与第三导体板垂直的俯视观察下,第一接头部可以位于第二半导体元件与第四半导体元件之间。根据这样的结构,第一及第二半导体元件的并联电路与第三及第四半导体元件的并联电路相互串联连接。特别是第一接头部与第二半导体元件和第四半导体元件接近,因此能够将第一接头部与第二半导体元件之间的电流路径、第一接头部与第四半导体元件之间的电流路径构成得短。
在上述的实施方式中,可以是,第一导体板上的第一半导体元件、第二半导体元件及第一电路基板的配置与第三导体板上的第三半导体元件、第四半导体元件及第二电路基板的配置左右对称。根据这样的结构,半导体装置的结构上的对称性提高,由此,例如半导体装置的耐久性有时会提高。
在上述的实施方式中,第一半导体元件及第三半导体元件可以是具有相同结构的第一种类的半导体元件。这种情况下,第一种类的半导体元件可以具有沿第二方向排列的多个信号焊盘,在该多个信号焊盘中,具有相同功能的信号焊盘可以左右对称地配置。根据这样的结构,第一半导体元件及第三半导体元件能够采用共用的半导体元件,并能够使第一半导体元件与第一电路基板之间的连接结构和第三半导体元件与第二电路基板之间的连接结构左右对称。
上述的结构也可以采用于第二半导体元件及第四半导体元件。即,第二半导体元件及第四半导体元件可以是具有相同结构的第二种类的半导体元件。这种情况下,第二种类的半导体元件可以具有沿第二方向排列的多个信号焊盘,在该多个信号焊盘中,具有相同功能的信号焊盘可以左右对称地配置。根据这样的结构,第二半导体元件及第四半导体元件能够采用共用的半导体元件,并能够使第二半导体元件与第一信号端子之间的连接结构和第四半导体元件与第二信号端子之间的连接结构左右对称。
可以取代上述的左右对称的结构,使第一导体板上的第一半导体元件、第二半导体元件及第一电路基板的配置与第三导体板上的第三半导体元件、第四半导体元件及第二电路基板的配置相同。根据这样的结构,虽然也受其他条件的影响,但是例如半导体装置的设计、制造有时会变得容易。
在本技术的一实施方式中,可以是,第二半导体元件的半导体基板与第一半导体元件的半导体基板相比带隙变宽。所谓宽带隙的半导体基板虽然在性能方面优异,但是存在造价比较高这样的缺点。根据该情况,通过在元件尺寸小的第二半导体元件中采用宽带隙的半导体基板,能够抑制半导体装置的制造成本,并实现半导体装置的性能提高。
在上述的实施方式中,可以是,第一半导体元件的半导体基板为硅(Si)基板,第二半导体元件的半导体基板为碳化硅(SiC)基板。但是,该组合为一例,第一半导体元件和第二半导体元件可以采用各种半导体基板的组合。
在本技术的一实施方式中,半导体装置可以还具备:第一接合线,将多个第一信号端子与第一电路基板的信号传送路之间连接;及第二接合线,将多个第一信号端子与第二半导体元件的信号焊盘之间连接。这种情况下,第一接合线可以是以随着接近第一电路基板而远离第二接合线的方式延伸。根据这样的结构,能够将多个第一信号端子以窄的间隔配置,并在第一接合线与第二接合线之间,能够抑制例如噪声引起的干涉。
在本技术的一实施方式中,可以是,第二半导体元件的第一方向上的尺寸与第一电路基板的第一方向上的尺寸相等。根据这样的结构,在第二半导体元件与第一电路基板之间结构上的对称性提高,由此,例如半导体装置的耐久性有时会提高。
在上述的基础上或者取代上述,可以是,第二半导体元件的第二方向上的尺寸与第一电路基板的第二方向上的尺寸相等。根据这样的结构,也是在第二半导体元件与第一电路基板之间结构上的对称性提高,由此,例如半导体装置的耐久性有时会提高。
在本技术的一实施方式中,可以是,第一半导体元件与第二半导体元件之间的第一方向上的间隔和第一半导体元件与第一电路基板之间的第一方向上的间隔相等。根据这样的结构,也是在第二半导体元件与第一电路基板之间结构上的对称性提高,由此,例如半导体装置的耐久性有时会提高。
在本技术的一实施方式中,第二半导体元件和第一电路基板可以包含于假设将第一半导体元件沿第一方向扩张所得到的范围内。根据这样的结构,在第一信号端子的排列方向(即,第二方向)上,能够实现半导体装置的尺寸的充分的小型化。但是,作为其他实施方式,第二半导体元件的一部分及/或第一电路基板的一部分可以位于该范围外。
以下,关于本技术的代表性且非限定性的具体例,参照附图进行详细说明。该详细的说明单纯地想要将用于实施本技术的若干的例子的详情向本领域技术人员展示,没有限定本公开的范围。而且,以下公开的追加性的特征以及技术为了提供进一步改善的半导体装置、以及其使用方法及制造方法,可以与其他特征、技术另行地或一起使用。
另外,在以下的详细的说明中公开的特征、工序的组合不是在最广泛的意思下实施本公开时必须的,特别是仅为了说明本公开的代表性的具体例而记载的。此外,上述及下述的代表性的具体例的各种特征、以及独立及从属权利要求记载的各种特征在提供本公开的追加性且有用的实施方式时,并非必须如在此记载的具体例那样或者按照列举的顺序那样组合。
本说明书及/或权利要求书记载的全部的特征与实施例及/或权利要求记载的特征的结构另行地作为对于申请当初的公开以及主张权利的特定事项的限定而单独且相互独立地公开。此外,与全部的数值范围及组或集体相关的记载作为对于申请当初的公开以及主张权利的特定事项的限定而具有公开它们的中间的结构的意图。
【实施例】
参照附图,对实施例的半导体装置10进行说明。本实施例的半导体装置10是功率半导体装置,在例如电气汽车、混合动力车、燃料电池车这样的电动汽车中,能够在转换器、逆变器这样的电力转换电路中使用。但是,半导体装置10的用途没有特别限定。半导体装置10在各种装置、电路中能够广泛地采用。
如图1-图7所示,半导体装置10具备第一半导体元件12、第二半导体元件14、第三半导体元件16、第四半导体元件18及将上述的半导体元件12、14、16、18密封的密封体20。四个半导体元件12、14、16、18是功率半导体元件。密封体20由绝缘性材料构成。虽然没有特别限定,但是本实施例的密封体20是将例如环氧树脂这样的密封材料通过模具进行成形的结构。
第一半导体元件12具有半导体基板12a、下表面电极12b、上表面电极12c及多个信号焊盘12d。半导体基板12a没有特别限定,为硅(Si)基板。下表面电极12b及上表面电极12c是第一半导体元件12中的电力用的主电极。下表面电极12b位于第一半导体元件12的下表面,上表面电极12c及多个信号焊盘12d位于第一半导体元件12的上表面。第一半导体元件12没有特别限定,为RC(Reverse Conducting:反向导通)-IGBT(Insulated Gate BipolarTransistor:绝缘栅双极晶体管),在单一的半导体基板12a上一体形成有IGBT和二极管。IGBT的集电极及二极管的阴极连接于下表面电极12b,IGBT的发射极及二极管的阳极连接于上表面电极12c。需要说明的是,在本说明书中,焊盘是指由导体(或半导体)构成的小电极。
第二半导体元件14具有半导体基板14a、下表面电极14b、上表面电极14c及多个信号焊盘14d。第二半导体元件14的半导体基板14a没有特别限定,为碳化硅(SiC)基板。第二半导体元件14的半导体基板14a比第一半导体元件12的半导体基板12a小。即,第二半导体元件14与第一半导体元件12相比元件尺寸小。下表面电极14b及上表面电极14c是第二半导体元件14中的电力用的主电极。在第二半导体元件14中,也是下表面电极14b位于第二半导体元件14的下表面,上表面电极14c及多个信号焊盘14d位于第二半导体元件14的上表面。第二半导体元件14没有特别限定,为MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor:金属氧化物半导体场效应晶体管)。MOSFET的漏极连接于下表面电极14b,MOSFET的源极连接于上表面电极14c。
第三半导体元件16是具有与第一半导体元件12相同的结构的半导体元件。换言之,第一半导体元件12与第三半导体元件16采用同一种类(即,同一设计)的半导体元件。即,关于第三半导体元件16,也具有半导体基板16a、下表面电极16b、上表面电极16c及多个信号焊盘16d。第三半导体元件16为RC-IGBT,其半导体基板16a为硅基板。在第三半导体元件16中,也是IGBT的集电极及二极管的阴极连接于下表面电极16b,IGBT的发射极及二极管的阳极连接于上表面电极16c。但是,第三半导体元件16可以是具有与第一半导体元件12不同的结构及/或尺寸的半导体元件。
第四半导体元件18是具有与第二半导体元件14相同的结构的半导体元件。换言之,第二半导体元件14与第四半导体元件18采用同一种类(即,同一设计)的半导体元件。即,关于第四半导体元件18,也具有半导体基板18a、下表面电极18b、上表面电极18c及多个信号焊盘18d。第四半导体元件18为MOSFET,其半导体基板18a为碳化硅基板。在第四半导体元件18中,也是MOSFET的漏极连接于下表面电极18b,MOSFET的源极连接于上表面电极18c。但是,第四半导体元件18可以是具有与第二半导体元件14不同的结构及/或尺寸的半导体元件。
半导体装置10还具备第一导体板22、第二导体板24、第三导体板26及第四导体板28。各个导体板22、24、26、28由铜或其他金属这样的导体构成。需要说明的是,各个导体板22、24、26、28可以是在绝缘体的基板上形成有导体层的层叠基板(也称为绝缘基板)。第一导体板22与第二导体板24彼此相对,在它们之间配置有第一半导体元件12及第二半导体元件14。在第一导体板22上,第二半导体元件14相对于第一半导体元件12而位于第一方向(图1、2中的X方向)。第一半导体元件12及第二半导体元件14的下表面电极12b、14b通过钎焊而与第一导体板22电连接。第一半导体元件12及第二半导体元件14的上表面电极12c、14c通过钎焊而经由导体垫片13、15电连接于第二导体板24。由此,第一半导体元件12及第二半导体元件14在第一导体板22与第二导体板24之间被电并联连接。
同样,第三导体板26与第四导体板28彼此相对,在它们之间配置有第三半导体元件16及第四半导体元件18。在第三导体板26上,第四半导体元件18相对于第三半导体元件16而位于第一方向(图1、2中的X方向)。第三半导体元件16及第四半导体元件18的下表面电极16b、18b通过钎焊而与第三导体板26电连接。第三半导体元件16及第四半导体元件18的上表面电极16c、18c通过钎焊经由导体垫片17、19而与第四导体板28电连接。由此,第三半导体元件16及第四半导体元件18在第三导体板26与第四导体板28之间被电并联连接。
第一导体板22在密封体20的下表面处向外部露出,第二导体板24在密封体20的上表面处向外部露出。由此,第一导体板22及第二导体板24在半导体装置10中不仅构成导电路径的一部分,而且也作为将第一半导体元件12及第二半导体元件14的热量向外部放出的散热板发挥功能。同样,第三导体板26在密封体20的下表面处向外部露出,第四导体板28在密封体20的上表面处向外部露出。由此,关于第三导体板26及第四导体板28,也是在半导体装置10中不仅构成导电路径的一部分,而且也作为将第三半导体元件16及第四半导体元件18的热量向外部放出的散热板发挥功能。
第一导体板22与第三导体板26沿着与所述的第一方向X垂直的第二方向(图1、图2中的Y方向)横向排列。而且,第二导体板24与第四导体板28同样沿着第二方向Y横向排列。并且,第三导体板26经由位于密封体20的内部的第一接头部25而与第二导体板24电连接。由此,在第一半导体元件12与第二半导体元件14的并联电路上电串联连接有第三半导体元件16与第四半导体元件18的并联电路。第一接头部25在与第三导体板26垂直的俯视观察下,位于第二半导体元件14与第四半导体元件18之间,与第二半导体元件14和第四半导体元件18分别接近。由此,第一接头部25与第二半导体元件14之间的电流路径、第一接头部25与第四半导体元件18之间的电流路径构成得短。
虽然为一例,但是如图8所示,在本实施例中,第一接头部25的一部分与第二导体板24一体形成,第一接头部25的另一部分与第三导体板26一体形成,它们通过钎焊而相互接合。但是,第一接头部25的结构没有限定于此。例如如图9所示,也可以是第一接头部25的一部分或全部由与第二导体板24及第三导体板26独立的部件25a构成。
返回图1-图7,半导体装置10还具备第一电路基板32及第二电路基板34。第一电路基板32在密封体20的内部,配置在第一导体板22上。第一电路基板32具备接合于第一导体板22的基板32a和设置在基板32a上的多个信号传送路32b。基板32a由例如玻璃、陶瓷这样的绝缘体构成,将多个信号传送路32b与第一导体板22电绝缘。在第一导体板22上,第一电路基板32相对于第一半导体元件12而位于第一方向X,并且与第二半导体元件14一起沿第二方向Y排列。
第二电路基板34在密封体20的内部配置在第三导体板26上。第二电路基板34具备接合于第三导体板26的基板34a和设置在基板34a上的多个信号传送路34b。基板34a由例如玻璃、陶瓷这样的绝缘体构成,将多个信号传送路34b与第三导体板26电绝缘。在第三导体板26上,第二电路基板34相对于第三半导体元件16而位于第一方向X,并与第四半导体元件18一起沿第二方向Y排列。第二电路基板34没有特别限定,但是具有与第一电路基板32相同的结构及尺寸。
半导体装置10还具备第一电力端子36(P端子)、第二电力端子38(O端子)及第三电力端子40(N端子)。各个电力端子36、38、40由铜或其他金属这样的导体构成。各个电力端子36、38、40遍及密封体20的内外地延伸。虽然为一例,但是三个电力端子36、38、40相互平行,从密封体20向相同方向(第一方向X的相反方向)突出。第一电力端子36在密封体20的内部与第一导体板22连接,详细而言,与第一导体板22一体形成。第二电力端子38在密封体20的内部与第三导体板26连接,详细而言,与第三导体板26一体形成。并且,第三电力端子40在密封体20的内部与第四导体板28连接,详细而言,在第二接头部29处钎焊于第四导体板28。
半导体装置10还具备多个第一信号端子42和多个第二信号端子44。各个信号端子42、44由铜或其他金属这样的导体构成。各个信号端子42、44遍及密封体20的内外地延伸。多个第一信号端子42相对于第一半导体元件12而位于第一方向X。多个第一信号端子42从密封体20沿第一方向X突出,并沿第二方向Y排列。多个第一信号端子42中的若干第一信号端子42经由第一电路基板32的信号传送路32b而连接于第一半导体元件12的多个信号焊盘12d。由此,在第一信号端子42与第一半导体元件12之间,经由第一电路基板32传送信号。另一方面,多个第一信号端子42中的若干第一信号端子42不经由第一电路基板32而连接于第二半导体元件14的多个信号焊盘14d。需要说明的是,在多个第一信号端子42包含第一栅极信号端子42g,第一栅极信号端子42g连接于第一半导体元件12的信号焊盘12d和第二半导体元件14的信号焊盘14d这两者。由此,关于向第一栅极信号端子42g输入的栅极驱动信号,向第一半导体元件12和第二半导体元件14这两者供给。
多个第二信号端子44相对于第三半导体元件16而位于第一方向X。多个第二信号端子44从密封体20沿第一方向X突出,并沿第二方向Y排列。多个第二信号端子44中的若干第二信号端子44经由第二电路基板34的信号传送路34b而连接于第三半导体元件16的多个信号焊盘16d。由此,在第二信号端子44与第三半导体元件16之间,经由第二电路基板34传送信号。另一方面,多个第二信号端子44中的若干第二信号端子44不经由第二电路基板34而连接于第四半导体元件18的多个信号焊盘18d。需要说明的是,多个第二信号端子44也包含第二栅极信号端子44g,第二栅极信号端子44g连接于第三半导体元件16的信号焊盘16d和第四半导体元件18的信号焊盘18d这两者。由此,关于向第二栅极信号端子44g输入的栅极驱动信号,向第三半导体元件16和第四半导体元件18这两者供给。
虽然为一例,但是第一信号端子42与第一电路基板32之间由第一接合线46连接,第一信号端子42与第二半导体元件14之间由第二接合线48连接。并且,第一电路基板32与第一半导体元件12之间由第三接合线50连接。在此,第一接合线46以随着接近第一电路基板32而远离第二接合线48的方式延伸。根据这样的结构,将多个第一信号端子42以狭窄的间隔配置,并在第一接合线46与第二接合线48之间,能够抑制例如噪声引起的相互干涉。
同样,第二信号端子44与第二电路基板34之间由第四接合线52连接,第二信号端子44与第四半导体元件18之间由第五接合线54连接。并且,第二电路基板34与第三半导体元件16之间由第六接合线56连接。在此,第四接合线52以随着接近第二电路基板34而远离第五接合线54的方式延伸。根据这样的结构,能够将多个第二信号端子44以狭窄的间隔配置,并在第四接合线52与第五接合线54之间,抑制例如噪声产生的相互干涉。
根据以上的结构,在本实施例的半导体装置10中,在第一电力端子36(P端子)与第二电力端子38(O端子)之间,构成第一半导体元件12与第二半导体元件14的并联电路。在第二电力端子38(O端子)与第三电力端子40(N端子)之间,构成第三半导体元件16与第四半导体元件18的并联电路。并且,各个半导体元件12、14、16、18具有IGBT、MOSFET这样的开关元件。由于具有这样的电路结构,因此本实施例的半导体装置10在转换器、逆变器这样的电力转换电路中,能够构成上下一对支路。
在本实施例的半导体装置10中,在与第一导体板22垂直的俯视观察(参照图2)下,多个第一信号端子42相对于第一半导体元件12而位于第一方向X。并且,第二半导体元件14及第一电路基板32在相同的俯视观察下,位于多个第一信号端子42与第一半导体元件12之间,并沿着与第一方向X垂直的第二方向Y排列。即,两个半导体元件12、14不是沿着第一信号端子42的排列方向(即,第二方向Y)而是沿着与该排列方向垂直的第一方向X排列。由此,在第一信号端子42的排列方向上,能够实现半导体装置10的小型化。
另一方面,根据这样的排列,第一半导体元件12与第一信号端子42分离地配置。因此,难以将第一半导体元件12的信号焊盘12d与第一信号端子42直接连接。因此,在第一半导体元件12与第一信号端子42之间,准备第一电路基板32,第一半导体元件12的信号焊盘12d经由第一电路基板32而连接于第一信号端子42。在此,第二半导体元件14比第一半导体元件12小,关于结构简单的第一电路基板32,也能够比较小地构成。因此,第二半导体元件14及第一电路基板32在第一半导体元件12与多个第一信号端子42之间能够紧凑地配置。
同样,在与第三导体板26垂直的俯视观察(参照图2)下,多个第二信号端子44相对于第三半导体元件16而位于第一方向X。并且,第四半导体元件18及第二电路基板34在同样的俯视观察下,位于多个第二信号端子44与第三半导体元件16之间,并沿着与第一方向X垂直的第二方向Y排列。由此,在第二信号端子44的排列方向上,也能够实现半导体装置10的小型化。这样,本说明书公开的结构能够沿第二方向Y反复设置,由此,也能够实现具有更多的半导体元件的半导体装置10。
在本实施例的半导体装置10中,第一导体板22上的第一半导体元件12、第二半导体元件14及第一电路基板32的配置与第三导体板26上的第三半导体元件16、第四半导体元件18及第二电路基板34的配置左右对称。根据这样的结构,半导体装置10的结构上的对称性提高,由此,例如半导体装置10的耐久性提高。特别是半导体装置10由于使用时的发热而发生热变形。此时,如果半导体装置10具有对称性高的结构,则能抑制歪斜的变形,也能抑制在内部产生的热应力。
在本实施例的半导体装置10中,第一半导体元件12及第三半导体元件16分别采用具有相同结构的第一种类的半导体元件。在该第一种类的半导体元件(即,第一半导体元件12及第三半导体元件16)中,具有相同功能的信号焊盘12d、16d左右对称地排列。虽然为一例,但是如图10所示,在第一半导体元件12及第三半导体元件16中,5个信号焊盘12d、16d沿第二方向Y排列,位于最左侧的信号焊盘(KE)与位于最右侧的信号焊盘(KE)具有彼此相同的功能,详细而言,输出表示IGBT的发射极电压的信号。而且,位于从左侧起第二位的信号焊盘(SE)与位于从右侧起第二位的信号焊盘(SE)也具有彼此相同的功能,详细而言,输出表示向IGBT流动的电流的信号。需要说明的是,位于中央的信号焊盘(G)是栅极信号焊盘,连接于IGBT的栅极。根据这样的结构,第一半导体元件12及第三半导体元件16能够采用共用的半导体元件,并且能够使第一半导体元件12与第一电路基板32之间的连接结构和第三半导体元件16与第二电路基板34之间的连接结构左右对称。
上述的结构也可以采用于第二半导体元件14及第四半导体元件18。即,第二半导体元件14及第四半导体元件18可以是具有相同结构的第二种类的半导体元件。这种情况下,该第二种类的半导体元件(即,第二半导体元件14及第四半导体元件18)可以具有沿第二方向Y排列的多个信号焊盘14d、18d,在这多个信号焊盘14d、18d中,具有相同功能的信号焊盘可以左右对称地配置。根据这样的结构,第二半导体元件14及第四半导体元件18能够采用同一种类的半导体元件,并且能够使第二半导体元件14与第一信号端子42之间的连接结构和第四半导体元件18与第二信号端子44之间的连接结构左右对称。
在本实施例的半导体装置10中,第二半导体元件14的半导体基板14a与第一半导体元件12的半导体基板12a相比具有宽的带隙。所谓宽带隙的半导体基板14a虽然在性能方面优异,但是具有造价比较高的缺点。由此,通过在元件尺寸小的第二半导体元件14中采用宽带隙的半导体基板14a,能够抑制半导体装置10的制造成本,并实现半导体装置10的性能提高。如前所述,第一半导体元件12的半导体基板12a为硅基板,第二半导体元件14的半导体基板14a为碳化硅基板。但是,该组合为一例,第一半导体元件12和第二半导体元件14可以采用各种半导体基板的组合。
如图11所示,在本实施例的半导体装置10中,第二半导体元件14的第一方向X上的尺寸D1可以与第一电路基板32的第一方向X上的尺寸D2相等。在此基础上或取代于此,第二半导体元件14的第二方向Y上的尺寸D3也可以与第一电路基板32的第二方向Y上的尺寸D4相等。根据上述的结构,在第二半导体元件14与第一电路基板32之间结构上的对称性提高,由此,能够提高例如半导体装置10的耐久性。而且,第一半导体元件12与第二半导体元件14之间的第一方向X上的间隔D5可以和第一半导体元件12与第一电路基板32之间的第一方向X上的间隔D6相等。根据这样的结构,也是在第二半导体元件14与第一电路基板32之间结构上的对称性提高,由此,能够提高例如半导体装置10的耐久性。
上述的结构也能够采用于第四半导体元件18及第二电路基板34。即,第四半导体元件18的第一方向X上的尺寸可以与第二电路基板34的第一方向上的尺寸相等。在此基础上或取代于此,第四半导体元件18的第二方向Y上的尺寸也可以与第二电路基板34的第二方向上的尺寸相等。根据这样的结构,在第四半导体元件18与第二电路基板34之间结构上的对称性提高,由此,能够提高例如半导体装置10的耐久性。而且,第三半导体元件16与第四半导体元件18之间的第一方向X上的间隔可以和第三半导体元件16与第二电路基板34之间的第一方向X上的间隔相等。
如图11所示,在本实施例的半导体装置10中,第二半导体元件14和第一电路基板32可以包含于假设将第一半导体元件12沿第一方向X扩张所得到的范围R内。需要说明的是,在图11中,对范围R标注阴影。根据这样的结构,在第一信号端子42的排列方向(即,第二方向Y)上,能够实现半导体装置10的尺寸的充分的小型化。但是,作为其他实施方式,第二半导体元件14的一部分及/或第一电路基板32的一部分可以位于该范围R的外部。虽然图示省略,但是关于第四半导体元件18和第二电路基板34,也可以包含于假设将第三半导体元件16沿第一方向X扩张所得到的范围内。
如图12所示,在其他实施例的半导体装置10a中,第一导体板22上的第一半导体元件12、第二半导体元件14及第一电路基板32的配置可以与第三导体板26上的第三半导体元件16、第四半导体元件18及第二电路基板34的配置相同。根据这样的结构,虽然也受其他条件影响,但是例如半导体装置10a的设计、制造变得容易。在此,在各个半导体元件12、14、16、18中,不需要将多个信号焊盘12d、14d、16d、18d必须左右对称地设置。由此,在各个半导体元件12、14、16、18中,能够削减信号焊盘12d、14d、16d、18d的个数。由此,能够增大上表面电极12c、14c、16c、18c的面积、半导体基板12a、14a、16a、18a中的电流流过的范围。

Claims (15)

1.一种半导体装置,具备:
第一导体板;
第一半导体元件,配置在所述第一导体板上;
第二半导体元件,配置在所述第一导体板上,且元件尺寸比所述第一半导体元件的元件尺寸小;
第一电路基板,配置在所述第一导体板上,并具有与所述第一导体板电绝缘的信号传送路;及
多个第一信号端子,
所述第一半导体元件及所述第二半导体元件分别具有:主电极,与所述第一导体板电连接;及信号焊盘,与所述多个第一信号端子中的对应的一个第一信号端子电连接,
在与所述第一导体板垂直的俯视观察下,所述多个第一信号端子相对于所述第一半导体元件而位于第一方向,并沿着与所述第一方向垂直的第二方向排列,
在所述俯视观察下,所述第二半导体元件及所述第一电路基板位于所述多个第一信号端子与所述第一半导体元件之间,并沿着所述第二方向排列,
所述第一半导体元件的所述信号焊盘经由所述第一电路基板的所述信号传送路而连接于所述多个第一信号端子中的对应的一个第一信号端子。
2.根据权利要求1所述的半导体装置,其中,
所述半导体装置还具备与所述第一导体板相对的第二导体板,
所述第一半导体元件及所述第二半导体元件分别还具备与所述第二导体板电连接的其他主电极。
3.根据权利要求2所述的半导体装置,其中,
所述半导体装置还具备:
第三导体板,相对于所述第一导体板而位于所述第二方向;
第三半导体元件,配置在所述第三导体板上;
第四半导体元件,配置在所述第三导体板上,且元件尺寸比所述第三半导体元件的元件尺寸小;
第二电路基板,配置在所述第三导体板上,并具有与所述第三导体板电绝缘的信号传送路;及
多个第二信号端子,
所述第三半导体元件及所述第四半导体元件分别具有:主电极,与所述第三导体板电连接;及信号焊盘,与所述多个第二信号端子中的对应的一个第二信号端子电连接,
在与所述第三导体板垂直的俯视观察下,所述多个第二信号端子相对于所述第三半导体元件而位于所述第一方向,并沿所述第二方向排列,
在所述俯视观察下,所述第四半导体元件及所述第二电路基板位于所述多个第二信号端子与所述第三半导体元件之间,并沿所述第二方向排列,
所述第三半导体元件的所述信号焊盘经由所述第二电路基板的所述信号传送路而连接于所述多个第二信号端子中的对应的一个第二信号端子。
4.根据权利要求3所述的半导体装置,其中,
所述半导体装置还具备与所述第三导体板相对的第四导体板,
所述第三半导体元件及所述第四半导体元件分别还具备与所述第四导体板电连接的其他主电极。
5.根据权利要求3或4所述的半导体装置,其中,
所述第三导体板经由第一接头部而与所述第二导体板连接,
在所述俯视观察下,所述第一接头部位于所述第二半导体元件与所述第四半导体元件之间。
6.根据权利要求3~5中任一项所述的半导体装置,其中,
所述第一导体板上的所述第一半导体元件、所述第二半导体元件及所述第一电路基板的配置与所述第三导体板上的所述第三半导体元件、所述第四半导体元件及所述第二电路基板的配置左右对称。
7.根据权利要求6所述的半导体装置,其中,
所述第一半导体元件及所述第三半导体元件是具有相同结构的第一种类的半导体元件,
所述第一种类的半导体元件具有沿所述第二方向排列的多个信号焊盘,
在所述第一种类的半导体元件的所述多个信号焊盘中,具有相同功能的信号焊盘左右对称地配置。
8.根据权利要求3~5中任一项所述的半导体装置,其中,
所述第一导体板上的所述第一半导体元件、所述第二半导体元件及所述第一电路基板的配置与所述第三导体板上的所述第三半导体元件、所述第四半导体元件及所述第二电路基板的配置相同。
9.根据权利要求1~8中任一项所述的半导体装置,其中,
所述第二半导体元件的半导体基板的带隙比所述第一半导体元件的半导体基板的带隙宽。
10.根据权利要求9所述的半导体装置,其中,
所述第一半导体元件的所述半导体基板为硅基板,
所述第二半导体元件的所述半导体基板为碳化硅基板。
11.根据权利要求1~10中任一项所述的半导体装置,其中,
所述半导体装置还具备:
第一接合线,将所述多个第一信号端子与所述第一电路基板的所述信号传送路之间连接;及
第二接合线,将所述多个第一信号端子与所述第二半导体元件的所述信号焊盘之间连接,
所述第一接合线以随着接近所述第一电路基板而远离所述第二接合线的方式延伸。
12.根据权利要求1~11中任一项所述的半导体装置,其中,
所述第二半导体元件的所述第一方向上的尺寸与所述第一电路基板的所述第一方向上的尺寸相等。
13.根据权利要求1~12中任一项所述的半导体装置,其中,
所述第二半导体元件的所述第二方向上的尺寸与所述第一电路基板的所述第二方向上的尺寸相等。
14.根据权利要求1~13中任一项所述的半导体装置,其中,
所述第一半导体元件与所述第二半导体元件之间的所述第一方向上的间隔和所述第一半导体元件与所述第一电路基板之间的所述第一方向上的间隔相等。
15.根据权利要求1~14中任一项所述的半导体装置,其中,
所述第二半导体元件和所述第一电路基板包含于假设将所述第一半导体元件沿所述第一方向扩张所得到的范围内。
CN201910858340.0A 2018-09-21 2019-09-11 半导体装置 Active CN110943062B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-177460 2018-09-21
JP2018177460A JP7077893B2 (ja) 2018-09-21 2018-09-21 半導体装置

Publications (2)

Publication Number Publication Date
CN110943062A true CN110943062A (zh) 2020-03-31
CN110943062B CN110943062B (zh) 2023-04-28

Family

ID=69725138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910858340.0A Active CN110943062B (zh) 2018-09-21 2019-09-11 半导体装置

Country Status (4)

Country Link
US (1) US10964630B2 (zh)
JP (1) JP7077893B2 (zh)
CN (1) CN110943062B (zh)
DE (1) DE102019124087B4 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021167904A1 (en) * 2020-02-17 2021-08-26 Stephen Sampayan Partial discharge suppression in high voltage solid-state devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010172059A (ja) * 2009-01-20 2010-08-05 Autonetworks Technologies Ltd 回路構成体、及び電気接続箱
US20120001308A1 (en) * 2010-07-05 2012-01-05 Denso Corporation Semiconductor module and method of manufacturing the same
CN103946978A (zh) * 2011-11-24 2014-07-23 夏普株式会社 半导体装置以及电子设备
US20150162274A1 (en) * 2013-12-06 2015-06-11 Toyota Jidosha Kabushiki Kaisha Semiconductor apparatus
CN107710407A (zh) * 2015-06-09 2018-02-16 株式会社电装 半导体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3630070B2 (ja) * 2000-03-30 2005-03-16 株式会社デンソー 半導体チップおよび半導体装置
JP2001284395A (ja) * 2000-03-31 2001-10-12 Sanken Electric Co Ltd 半導体装置
JP5947537B2 (ja) * 2011-04-19 2016-07-06 トヨタ自動車株式会社 半導体装置及びその製造方法
WO2012157069A1 (ja) * 2011-05-16 2012-11-22 トヨタ自動車株式会社 パワーモジュール
DE112012003296B4 (de) * 2011-08-10 2020-03-05 Denso Corporation Halbleitermodul und Halbleitervorrichtung mit dem Halbleitermodul
JP5805513B2 (ja) * 2011-12-14 2015-11-04 三菱電機株式会社 電力用半導体装置
EP2858110B1 (en) 2012-06-01 2020-04-08 Panasonic Intellectual Property Management Co., Ltd. Power semiconductor device
US9305876B2 (en) 2013-02-01 2016-04-05 Infineon Technologies Austria Ag Device including a semiconductor chip and wires
JP5966979B2 (ja) * 2013-03-14 2016-08-10 株式会社デンソー 半導体装置及びその製造方法
JP6125984B2 (ja) * 2013-12-11 2017-05-10 トヨタ自動車株式会社 半導体装置
JP6294110B2 (ja) * 2014-03-10 2018-03-14 トヨタ自動車株式会社 半導体装置
JP6152842B2 (ja) * 2014-11-04 2017-06-28 トヨタ自動車株式会社 半導体装置とその製造方法
JP6578900B2 (ja) * 2014-12-10 2019-09-25 株式会社デンソー 半導体装置及びその製造方法
JP6394489B2 (ja) * 2015-05-11 2018-09-26 株式会社デンソー 半導体装置
JP6565542B2 (ja) * 2015-09-25 2019-08-28 トヨタ自動車株式会社 半導体装置
JP6512231B2 (ja) * 2017-01-27 2019-05-15 トヨタ自動車株式会社 半導体装置
JP2019153752A (ja) * 2018-03-06 2019-09-12 トヨタ自動車株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010172059A (ja) * 2009-01-20 2010-08-05 Autonetworks Technologies Ltd 回路構成体、及び電気接続箱
US20120001308A1 (en) * 2010-07-05 2012-01-05 Denso Corporation Semiconductor module and method of manufacturing the same
CN103946978A (zh) * 2011-11-24 2014-07-23 夏普株式会社 半导体装置以及电子设备
US20150162274A1 (en) * 2013-12-06 2015-06-11 Toyota Jidosha Kabushiki Kaisha Semiconductor apparatus
CN107710407A (zh) * 2015-06-09 2018-02-16 株式会社电装 半导体装置

Also Published As

Publication number Publication date
JP7077893B2 (ja) 2022-05-31
DE102019124087B4 (de) 2022-08-04
JP2020047892A (ja) 2020-03-26
US20200098673A1 (en) 2020-03-26
DE102019124087A1 (de) 2020-03-26
CN110943062B (zh) 2023-04-28
US10964630B2 (en) 2021-03-30

Similar Documents

Publication Publication Date Title
KR100430772B1 (ko) 반도체장치
US10777488B2 (en) Semiconductor device including conductive spacer with small linear coefficient
WO2014061211A1 (ja) 半導体装置
EP3522213B1 (en) Semiconductor device
US10699997B2 (en) Semiconductor device
CN110600457B (zh) 半导体装置
CN111952290A (zh) 半导体模块
CN110943062B (zh) 半导体装置
US10950526B2 (en) Semiconductor device
CN111095760A (zh) 电力转换装置
CN110120371B (zh) 半导体装置
JP7139799B2 (ja) 半導体装置
CN112750800A (zh) 半导体功率模块
CN110491848B (zh) 半导体装置
JP2019067950A (ja) 半導体装置の製造方法
CN113597671B (zh) 半导体装置
US11276627B2 (en) Semiconductor device
JP7448038B2 (ja) 半導体ユニット及び半導体装置
WO2020144907A1 (ja) 半導体装置
JP2022162191A (ja) 電力用半導体モジュール
CN117525006A (zh) 具有垂直对准的第一衬底和第二衬底的功率模块
JP2019153756A (ja) 半導体装置
JP2019140364A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200410

Address after: Aichi Prefecture, Japan

Applicant after: DENSO Corp.

Address before: TOYOTA City, Aichi Prefecture, Japan

Applicant before: Toyota Motor Corp.

GR01 Patent grant
GR01 Patent grant