CN110491848B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，具备第一半导体模块和第二半导体模块。第一半导体元件具有第一半导体元件、将第一半导体元件密封的第一密封体及在第一密封体的内部连接于第一半导体元件并且向第一密封体的外部延伸的第一电力端子及第二电力端子。第二半导体模块具有第二半导体元件、将第二半导体元件密封的第二密封体及在第二密封体的内部连接于第二半导体元件并且向第二密封体的外部延伸的第三电力端子及第四电力端子。在第一密封体及第二密封体的外部，第一电力端子和第四电力端子以互相对向的状态延伸，第二电力端子和第三电力端子以互相对向的状态延伸。

Description

半导体装置
技术领域
本说明书公开的技术涉及具备多个半导体模块的半导体装置。
背景技术
在日本特开2012-235081号公报中公开了具备多个半导体模块的半导体装置。各半导体模块具备一个或多个半导体元件和连接于半导体元件的多个电力端子。多个半导体模块隔着冷却器而层叠配置，它们的电力端子互相电连接。这种半导体装置例如在电力控制装置中使用，构成变换器、转换器之类的电力变换电路的至少一部分。
发明内容
在半导体装置中，在半导体装置中流动的电流骤变时，有时会产生浪涌电压。浪涌电压例如会成为半导体元件的故障、无用的电力消耗的原因，因此希望抑制。为了抑制浪涌电压，使半导体装置的电感降低是有效的。本说明书提供一种在具备多个半导体模块的半导体装置中能够降低电感的技术。
本说明书公开的半导体装置具备第一半导体模块和相对于第一半导体模块层叠配置的第二半导体模块。第一半导体模块具有：至少一个第一半导体元件；第一密封体，将至少一个第一半导体元件密封；第一电力端子，在密封体的内部电连接于第一半导体元件的上表面电极，并且向密封体的外部延伸；及第二电力端子，在第一密封体的内部电连接于第一半导体元件的下表面电极，并且向第一密封体的外部延伸。第二半导体模块具有：至少一个第二半导体元件；第二密封体，将至少一个第二半导体元件密封；第三电力端子，在第二密封体的内部电连接于第二半导体元件的上表面电极，并且向第二密封体的外部延伸；及第四电力端子，在第二密封体的内部电连接于第二半导体元件的下表面电极，并且向第二密封体的外部延伸。在第一密封体及第二密封体的外部，第一电力端子和第四电力端子以互相对向的状态延伸，第二电力端子和第三电力端子以互相对向的状态延伸。
在上述的半导体装置中，第一半导体模块的第一电力端子和第二半导体模块的第四电力端子以互相对向的状态延伸。因此，在第一电力端子及第四电力端子中流动了互相反向的电流时，第一电力端子的电流形成的磁场与第四电力端子的电流形成的磁场互相抵消。由此，在第一电力端子及第四电力端子的周围形成的磁场受到抑制，第一电力端子及第四电力端子的电感降低。同样，第一半导体模块的第二电力端子和第二半导体模块的第三电力端子以互相对向的状态延伸。因此，在第二电力端子及第三电力端子中流动了互相反向的电流时，第二电力端子的电流形成的磁场与第三电力端子的电流形成的磁场互相抵消。由此，在第二电力端子及第三电力端子的周围形成的磁场受到抑制，第二电力端子及第三电力端子的电感降低。
尤其是，在第一半导体模块中，由于第一电力端子与第二电力端子经由第一半导体元件而互相连接，所以在第一电力端子及第二电力端子中流动互相反向的电流。同样，在第二半导体模块中，由于第三电力端子与第四电力端子经由第二半导体元件而互相连接，所以在第三电力端子及第四电力端子中流动互相反向的电流。因此，在第一半导体模块的第一电力端子与第二半导体模块的第四电力端子之间流动互相反向的电流时，在第一半导体模块的第二电力端子与第二半导体模块的第三电力端子之间也流动互相反向的电流。由此，在第一电力端子与第四电力端子之间电感降低时，在第二电力端子与第三电力端子之间电感也同时降低，因此半导体装置的阻抗有效地降低。
附图说明
图1示出半导体装置2的外观。
图2示出第一半导体模块10的外观。
图3是示出第一半导体模块10的截面构造的图。
图4是省略第一密封体16而示出第一半导体模块10的内部构造的俯视图。
图5是省略第一密封体16而示出第一半导体模块10的内部构造的分解图。
图6示出第二半导体模块50的外观。
图7示出第二半导体模块50的截面构造。
图8是省略第二密封体56而示出第二半导体模块50的内部构造的俯视图。
图9是省略第二密封体56而示出第二半导体模块50的内部构造的分解图。
图10示出半导体装置2的电路构造。
图11示出在第一导体板12设置有孔42的变形例。
图12示出在第二导体板14设置有孔44的变形例。
具体实施方式
在本技术的一实施方式中，可以是，第一半导体模块和第二半导体模块以第一半导体元件的上表面电极与第二半导体元件的上表面电极面对的方式或第一半导体元件的下表面电极与第二半导体元件的下表面电极面对的方式互相配置。根据这样的结构，能够将第一半导体模块和第二半导体模块设为互相相同或类似的构造。
在本技术的一实施方式中，可以是，第一半导体模块具有多个第一半导体元件，第二半导体模块具有多个第二半导体元件。即，本技术能够与半导体元件的数量无关而应用于各种各样的半导体装置，起到同样的效果。
在本技术的一实施方式中，可以是，第一电力端子及第二电力端子在第一半导体模块中左右对称地配置，第三电力端子及第四电力端子在第二半导体模块中左右对称地配置。根据这样的结构，能够将第一半导体模块和第二半导体模块紧凑地层叠配置。
在本技术的一实施方式中，可以是，第一半导体模块和第二半导体模块具有相同构造，并且以互相翻转的姿势配置。根据这样的结构，当两个半导体模块的构造相同时，例如能够抑制半导体装置的制造成本。
在本技术的一实施方式中，可以是，第一电力端子与第四电力端子互相电连接，在第二电力端子与第三电力端子之间，第一半导体元件与第二半导体元件串联连接。根据这样的结构，第一半导体模块及第二半导体模块能够在变换器、转换器中构成上下的臂。在该情况下，第二电力端子及第三电力端子也可以为了抑制电压和/或电流的变动而连接于电容器。
在本技术的一实施方式中，第一半导体模块可以还具备第一导体板和隔着至少一个第一半导体元件而与第一导体板对向的第二导体板。在该情况下，可以是，第一导体板电连接于第一半导体元件的上表面电极并且电连接于第一电力端子，第二导体板电连接于第一半导体元件的下表面电极并且电连接于第二电力端子。同样，第二半导体模块可以还具备第三导体板和隔着至少一个第二半导体元件而与第三导体板对向的第四导体板。在该情况下，可以是，第三导体板电连接于第二半导体元件的上表面电极并且电连接于第三电力端子，第四导体板电连接于第二半导体元件的下表面电极并且电连接于第四电力端子。
在上述的实施方式中，可以是，在第一半导体模块中，第一电力端子接合于第一导体板的位于第二导体板侧的下表面，在第二导体板上与第一电力端子对向的范围设置有切口部。根据这样的结构，能够维持第一电力端子与第二导体板之间的绝缘性，并增大第一导体板与第二导体板互相对向的面积，降低第一半导体模块的阻抗。
除了上述之外或取代于此，可以是，在第二半导体模块中，第三电力端子接合于第三导体板的位于第四导体板侧的下表面，在第四导体板上与第三电力端子对向的范围设置有切口部。根据这样的结构，能够维持第三电力端子与第四导体板之间的绝缘性，并增大第三导体板与第四导体板互相对向的面积，降低第二半导体模块的阻抗。
在上述的实施方式中，可以是，在第一半导体模块中，在第一导体板和第二导体板中的至少一方形成有孔。在该情况下，该孔可以位于第一电力端子与第一半导体元件之间或第二电力端子与第一半导体元件之间。根据这样的结构，通过利用孔使在第一导体板或第二导体板中流动的电流绕行，能够抑制电流偏向特定的半导体元件。
除了上述之外或取代于此，可以是，在第二半导体模块中，在第三导体板和第四导体板中的至少一方形成有孔。在该情况下，该孔可以位于第三电力端子与第二半导体元件之间或第四电力端子与第二半导体元件之间。根据这样的结构，通过利用孔使在第三导体板或第四导体板中流动的电流绕行，能够抑制电流偏向特定的半导体元件。
在本技术的一实施方式中，第一半导体元件和第二半导体元件分别可以是例如IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)或MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属氧化物半导体场效晶体管)之类的开关元件。在该情况下，可以是，第一半导体元件及第二半导体元件的各上表面电极是IGBT的发射极或MOSFET的源电极，第一半导体元件及第二半导体元件的各下表面电极是IGBT的集电极或MOSFET的漏电极。
以下，参照附图对本发明的代表性且非限定性的具体例进行详细说明。该详细说明单纯意在将用于实施本发明的优选例的详情向本领域技术人员展示，并非意在限定本发明的范围。另外，以下公开的追加性的特征以及发明能够为了提供进一步改善的半导体装置以及其使用方法及制造方法而与其他特征或发明相独立地或一起使用。
另外，在以下的详细说明中公开的特征和工序的组合并非在最广泛的含义下实施本发明时所必需的，仅特别为了说明本发明的代表性的具体例而记载。而且，上述及下述的代表性的具体例的各种特征以及独立及从属权利要求所记载的内容的各种特征在提供本发明的追加性且有用的实施方式时并非必需如这里记载的具体例这样或按照列举的顺序进行组合。
本说明书和/或权利要求书所记载的全部特征意在与实施例和/或权利要求所记载的特征的结构相独立地作为对于申请当初的公开以及声明的特定事项的限定而分别且互相独立地公开。而且，所有与数值范围及组或集团相关的记载具有作为对于申请当初的公开以及声明的特定事项的限定而公开其中间的结构的意图。
【实施例】
参照附图，对实施例的半导体装置2进行说明。半导体装置2例如可以在电动汽车的电力控制装置中采用，构成转换器、变换器之类的电力变换电路的至少一部分。这里所说的电动汽车广泛意味着具有驱动车轮的电动机的汽车，例如包括通过外部的电力而充电的电动汽车、除了电动机之外还具有发动机的混合动力车及以燃料电池为电源的燃料电池车等。
如图1所示，半导体装置2具备第一半导体模块10和第二半导体模块50。第二半导体模块50相对于第一半导体模块10层叠配置。在第一半导体模块10与第二半导体模块50之间配置有冷却器4。需要说明的是，半导体装置2也可以除了第一半导体模块10和第二半导体模块50之外还具有更多的半导体模块。在该情况下，在本说明书中说明的第一半导体模块10与第二半导体模块50的组合也可以具有在夹设着冷却器4的状态下反复排列的构造。
如图2～图5所示，第一半导体模块10具备第一导体板12、第二导体板14、多个第一半导体元件22、24、26及第一密封体16。第一导体板12与第二导体板14互相平行，且互相对向。多个第一半导体元件22、24、26位于第一导体板12与第二导体板14之间。多个第一半导体元件22、24、26沿着第一导体板12及第二导体板14的长度方向(图3、图4中的左右方向)而呈直线状排列。多个第一半导体元件22、24、26由第一密封体16密封。
第一导体板12及第二导体板14由铜或其他金属之类的导体形成。各第一半导体元件22、24、26连接于第一导体板12，并且也连接于第二导体板14。由此，多个第一半导体元件22、24、26在第一导体板12与第二导体板14之间互相并联连接。需要说明的是，在各第一半导体元件22、24、26与第一导体板12之间设置有导体间隔件18。在此，第一导体板12及第二导体板14的具体的结构没有特别的限定。例如，第一导体板12和第二导体板14中的至少一方例如可以是DBC(Direct Bonded Copper：直接敷铜)基板之类的具有绝缘体(例如陶瓷)的中间层的绝缘基板。即，第一导体板12和第二导体板14各自也可以不是整体由导体构成。
多个第一半导体元件22、24、26是电力电路用的所谓功率半导体元件，具有互相相同的结构。各第一半导体元件22、24、26具有上表面电极22a、24a、26a、下表面电极22b、24b、26b及多个信号焊盘22c、24c、26c。上表面电极22a、24a、26a和下表面电极22b、24b、26b是电力用的电极，多个信号焊盘22c、24c、26c是信号用的电极。上表面电极22a、24a、26a及多个信号焊盘22c、24c、26c位于第一半导体元件22、24、26的上表面，下表面电极22b、24b、26b位于第一半导体元件22、24、26的下表面。上表面电极22a、24a、26a隔着导体间隔件18而接合于第一导体板12，下表面电极22b、24b、26b接合于第二导体板14。
虽是一例，本实施例中的第一半导体元件22、24、26是开关元件，详细而言，包括具有发射极及集电极的IGBT构造。IGBT构造的发射极连接于上表面电极22a、24a、26a，IGBT构造的集电极连接于下表面电极22b、24b、26b。不过，第一半导体元件22、24、26的具体的种类、构造没有特别的限定。第一半导体元件22、24、26也可以是还具有二极管构造的RC(Reverse Conducting：反向导通)-IGBT元件。或者，第一半导体元件22、24、26也可以取代IGBT构造而具有或进一步具有例如MOSFET构造。在该情况下，最好是，MOSFET构造的源极连接于上表面电极22a、24a、26a，MOSFET构造的漏极连接于下表面电极22b、24b、26b。另外，在第一半导体元件22、24、26中使用的半导体材料也没有特别的限定，例如可以是硅(Si)、碳化硅(SiC)或氮化镓(GaN)之类的氮化物半导体。
第一密封体16没有特别的限定，但例如可以由环氧树脂之类的热固化性树脂或其他绝缘体构成。第一密封体16也被称作例如模制树脂或封装。在此，第一半导体元件22、24、26的数量没有特别的限定。在本实施例中，第一半导体模块10具有三个第一半导体元件22、24、26，但作为其他的实施方式，第一半导体模块10具有至少一个第一半导体元件即可。
第一导体板12及第二导体板14不仅与多个第一半导体元件22、24、26电连接，也与多个第一半导体元件22、24、26热连接。另外，第一导体板12及第二导体板14分别在第一密封体16的表面露出，能够将第一半导体元件22、24、26的热向第一密封体16的外部放出。这样，本实施例中的第一半导体模块10具有在多个第一半导体元件22、24、26的两侧配置有散热板的双面冷却构造。
第一半导体模块10还具备第一电力端子32、第二电力端子34及多个第一信号端子36。各端子32、34、36由铜或铝之类的导体构成，从第一密封体16的内部延伸到外部。第一电力端子32在第一密封体16的内部连接于第一导体板12。第二电力端子34在第一密封体16的内部连接于第二导体板14。由此，多个第一半导体元件22、24、26在第一电力端子32与第二电力端子34之间并联地电连接。各第一信号端子36经由键合线38而连接于第一半导体元件22、24、26的对应的一个信号焊盘22c、24c、26c。
第一电力端子32及第二电力端子34分别是板状，并且从第一密封体16向相同方向突出。第一电力端子32及第二电力端子34位于同一平面，互相平行地延伸。第一电力端子32及第二电力端子34左右对称地配置。虽是一例，第一电力端子32通过软钎焊而接合于第一导体板12，第二电力端子34一体地形成于第二导体板14。不过，第一电力端子32也可以与第一导体板12一体地形成。另外，第二电力端子34也可以由与第二导体板14相独立的构件形成，例如通过软钎焊而接合于第二导体板14。而且，各第一信号端子36也可以不经由键合线38而直接连接于对应的一个信号焊盘22c、24c、26c。
在本实施例的第一半导体模块10中，第一电力端子32接合于第一导体板12的位于第二导体板14侧的下表面。并且，在第二导体板14上与第一电力端子32对向的范围设置有切口部40。根据这样的结构，能够维持第一电力端子32与第二导体板14之间的绝缘性，并增大第一导体板12与第二导体板14互相对向的面积，降低第一半导体模块10的阻抗。
接着，参照图6～图9，对第二半导体模块50进行说明。如图6～图9所示，第二半导体模块50具备第三导体板52、第四导体板54、多个第二半导体元件62、64、66及第二密封体56。第三导体板52与第四导体板54互相平行，且互相对向。多个第二半导体元件62、64、66位于第三导体板52与第四导体板54之间。多个第二半导体元件62、64、66沿着第三导体板52及第四导体板54的长度方向(图7、图8中的左右方向)而呈直线状排列。多个第二半导体元件62、64、66由第二密封体56密封。
第三导体板52及第四导体板54由铜或其他金属之类的导体形成。各第二半导体元件62、64、66连接于第三导体板52，并且也连接于第四导体板54。由此，多个第二半导体元件62、64、66在第三导体板52及第四导体板54之间互相并联连接。需要说明的是，在各第二半导体元件62、64、66与第三导体板52之间设置有导体间隔件58。在此，第三导体板52及第四导体板54的具体的结构没有特别的限定。例如，第三导体板52和第四导体板54中的至少一方可以是例如DBC(DirectBonded Copper：直接敷铜)基板之类的具有绝缘体(例如陶瓷)的中间层的绝缘基板。即，第三导体板52和第四导体板54各自也可以不是整体由导体构成。
多个第二半导体元件62、64、66是电力电路用的所谓功率半导体元件，具有互相相同的结构。各第二半导体元件62、64、66具有上表面电极62a、64a、66a、下表面电极62b、64b、66b及多个信号焊盘62c、64c、66c。上表面电极62a、64a、66a和下表面电极62b、64b、66b是电力用的电极，多个信号焊盘62c、64c、66c是信号用的电极。上表面电极62a、64a、66a及多个信号焊盘62c、64c、66c位于第二半导体元件62、64、66的上表面，下表面电极62b、64b、66b位于第二半导体元件62、64、66的下表面。上表面电极62a、64a、66a隔着导体间隔件58而接合于第三导体板52，下表面电极62b、64b、66b接合于第四导体板54。
虽是一例，本实施例中的第二半导体元件62、64、66是开关元件，详细而言，包括具有发射极及集电极的IGBT构造。IGBT构造的发射极连接于上表面电极62a、64a、66a，IGBT构造的集电极连接于下表面电极62b、64b、66b。不过，第二半导体元件62、64、66的具体的种类、构造没有特别的限定。第二半导体元件62、64、66也可以是还具有二极管构造的RC-IGBT元件。或者，第二半导体元件62、64、66也可以取代IGBT构造而具有或进一步具有例如MOSFET构造。在该情况下，最好是，MOSFET构造的源极连接于上表面电极62a、64a、66a，MOSFET构造的漏极连接于下表面电极62b、64b、66b。另外，在第二半导体元件62、64、66中使用的半导体材料也没有特别的限定，例如可以是硅(Si)、碳化硅(SiC)或氮化镓(GaN)之类的氮化物半导体。
第二密封体56没有特别的限定，但例如可以由环氧树脂之类的热固化性树脂或其他绝缘体构成。第二密封体56也被称作例如模制树脂或封装。在此，第二半导体元件62、64、66的数量没有特别的限定。在本实施例中，第二半导体模块50具有三个第二半导体元件62、64、66，但作为其他实施方式，第二半导体模块50具有至少一个第二半导体元件即可。
第三导体板52及第四导体板54不仅与多个第二半导体元件62、64、66电连接，也与多个第二半导体元件62、64、66热连接。另外，第三导体板52及第四导体板54分别在第二密封体56的表面露出，能够将第二半导体元件62、64、66的热向第二密封体56的外部放出。这样，本实施例中的第二半导体模块50具有在多个第二半导体元件62、64、66的两侧配置有散热板的双面冷却构造。
第二半导体模块50还具备第三电力端子72、第四电力端子74及多个第二信号端子76。各端子72、74、76由铜或铝之类的导体构成，从第二密封体56的内部延伸到外部。第三电力端子72在第二密封体56的内部连接于第三导体板52。第四电力端子74在第二密封体56的内部连接于第四导体板54。由此，多个第二半导体元件62、64、66在第三电力端子72与第四电力端子74之间并联地电连接。各第二信号端子76经由键合线78而连接于第二半导体元件62、64、66的对应的一个信号焊盘62c、64c、66c。
第三电力端子72及第四电力端子74分别是板状，并且从第二密封体56向相同方向突出。第三电力端子72及第四电力端子74左右对称地配置。第三电力端子72及第四电力端子74位于同一平面，互相平行地延伸。虽是一例，第三电力端子72通过软钎焊而接合于第三导体板52，第四电力端子74一体地形成于第四导体板54。不过，第三电力端子72也可以与第三导体板52一体地形成。另外，第四电力端子74也可以由与第四导体板54相独立的构件形成，例如通过软钎焊而接合于第四导体板54。而且，各第二信号端子76也可以不经由键合线78而直接连接于对应的一个信号焊盘62c、64c、66c。
在本实施例的第二半导体模块50中，第三电力端子72接合于第三导体板52的位于第四导体板54侧的下表面。并且，在第四导体板54上与第三电力端子72对向的范围设置有切口部80。根据这样的结构，能够维持第三电力端子72与第四导体板54之间的绝缘性，并增大第三导体板52与第四导体板54互相对向的面积，降低第二半导体模块50的阻抗。
如图1、图10所示，第一半导体模块10的第一电力端子32与第二半导体模块50的第四电力端子74通过汇流条6而互相电连接。由此，在第一半导体模块10的第二电力端子34与第二半导体模块50的第三电力端子72之间，多个第一半导体元件22、24、26与多个第二半导体元件62、64、66串联连接。这样的电路构造能够在转换器、变换器之类的电力变换电路中构成一对上下臂。在该情况下，如图10所示，第一半导体模块10的第二电力端子34和第二半导体模块50的第三电力端子72最好连接于电容器8。
如图1所示，第一半导体模块10的第一电力端子32与第二半导体模块50的第四电力端子74在第一密封体16及第二密封体56的外部以互相对向的状态延伸。因此，在第一电力端子32及第四电力端子74中流动了互相反向的电流时，第一电力端子32的电流形成的磁场与第四电力端子74的电流形成的磁场互相抵消。由此，在第一电力端子32及第四电力端子74的周围形成的磁场受到抑制，第一电力端子32及第四电力端子74的电感降低。
同样，第一半导体模块10的第二电力端子34与第二半导体模块50的第三电力端子72在第一密封体16及第二密封体56的外部以互相对向的状态延伸。因此，在第二电力端子34及第三电力端子72中流动了互相反向的电流时，第二电力端子34的电流形成的磁场与第三电力端子72的电流形成的磁场互相抵消。由此，在第二电力端子34及第三电力端子72的周围形成的磁场受到抑制，第二电力端子34及第三电力端子72的电感降低。
尤其是，在第一半导体模块10中，由于第一电力端子32与第二电力端子34经由第一半导体元件22、24、26而互相连接，所以在第一电力端子32及第二电力端子34中流动互相反向的电流。同样，在第二半导体模块50中，由于第三电力端子72与第四电力端子74经由第二半导体元件62、64、66而互相连接，所以在第三电力端子72及第四电力端子74中流动互相反向的电流。因此，在第一半导体模块10的第一电力端子32与第二半导体模块50的第四电力端子74之间流动互相反向的电流时，在第一半导体模块10的第二电力端子34与第二半导体模块50的第三电力端子72之间也流动互相反向的电流。由此，在四个电力端子32、34、72、74的全部中电感同时降低。通过有效地降低半导体装置2的阻抗，能够抑制第一半导体元件22、24、26及第二半导体元件62、64、66的开关时的浪涌电压。
在本实施例的半导体装置2中，第一半导体模块10和第二半导体模块50具有相同构造，并且以互相翻转的姿势配置。即，以第一半导体元件22、24、26的下表面电极22b、24b、26b与第二半导体元件62、64、66的下表面电极62b、64b、66b面对的方式层叠配置第一半导体模块10和第二半导体模块50。不过，在其他实施方式中，也可以以第一半导体元件22、24、26的上表面电极22a、24a、26a与第二半导体元件62、64、66的上表面电极62a、64a、66a面对的方式层叠配置第一半导体模块10和第二半导体模块50。
在本实施例的半导体装置2中，第一半导体模块10和第二半导体模块50具有相同构造。当两个半导体模块10、50具有相同构造时，例如能够抑制半导体装置2的制造成本。不过，两个半导体模块10、50并非必需具有相同构造，也可以具有互相不同的构造。例如，第一半导体模块10具有的第一半导体元件22、24、26的数量与第二半导体模块50具有的第二半导体元件62、64、66的数量也可以互相不同。
如图11所示，在第一导体板12设置有孔42。该孔42位于第一电力端子32与多个第一半导体元件22、24、26之间。第一导体板12的孔42为了使在三个第一半导体元件22、24、26中流动的电流均匀化而设置。即，第一电力端子32与多个第一半导体元件22、24、26之间的各距离不完全一致。例如，位于左侧的第一半导体元件22位于比较远离第一电力端子32的位置，位于右侧的第一半导体元件26位于比较接近第一电力端子32的位置。这样的距离差会带来电阻差，因此会使在各第一半导体元件22、24、26中流动的电流互相不同。
对于该问题，当在第一导体板12设置有孔42时，电流的路径局部地受到制限，从而能够减小上述的距离差。孔42的位置和形状最好以使第一电力端子32与多个第一半导体元件22、24、26之间的各距离之差变小的方式适当设计。不过，孔42的至少一部分最好位于第一电力端子32与多个第一半导体元件22、24、26中的最接近第一电力端子32的第一半导体元件26之间。另外，孔42可以是贯通孔，也可以是有底的孔(即，凹部)。这样的孔42也可以取代第一半导体模块10的第一导体板12或进一步设置于第二半导体模块50的第三导体板52。
除了上述之外，或取代于此，如图12所示，在第二导体板14也可以设置有孔44。通过在第二导体板14设置孔44，也能够使在三个第一半导体元件22、24、26中流动的电流均匀化。与第一导体板12的孔42同样，第二导体板14的孔44的位置和形状也能够适当设计。不过，孔44的至少一部分最好位于第二电力端子34与多个第一半导体元件22、24、26中的最接近第二电力端子34的第一半导体元件22之间。另外，孔44可以是贯通孔，也可以是有底的孔(即，凹部)。这样的孔44也可以取代第一半导体模块10的第二导体板14或进一步设置于第二半导体模块50的第四导体板54。

Claims (14)

1.一种半导体装置，具备：
第一半导体模块；及
第二半导体模块，相对于所述第一半导体模块层叠配置，
所述第一半导体模块具有：
至少一个第一半导体元件；
第一密封体，将所述至少一个第一半导体元件密封；
第一电力端子，在所述第一密封体的内部电连接于所述第一半导体元件的上表面电极，并且向所述第一密封体的外部延伸；及
第二电力端子，在所述第一密封体的内部电连接于所述第一半导体元件的下表面电极，并且向所述第一密封体的外部延伸，
所述第二半导体模块具有：
至少一个第二半导体元件；
第二密封体，将所述至少一个第二半导体元件密封；
第三电力端子，在所述第二密封体的内部电连接于所述第二半导体元件的上表面电极，并且向所述第二密封体的外部延伸；及
第四电力端子，在所述第二密封体的内部电连接于所述第二半导体元件的下表面电极，并且向所述第二密封体的外部延伸，
在所述第一密封体及所述第二密封体的外部，所述第一电力端子和所述第四电力端子以互相对向的状态延伸，所述第二电力端子和所述第三电力端子以互相对向的状态延伸。
2.根据权利要求1所述的半导体装置，
所述第一半导体模块和所述第二半导体模块以所述第一半导体元件的所述上表面电极与所述第二半导体元件的所述上表面电极面对的方式或所述第一半导体元件的所述下表面电极与所述第二半导体元件的所述下表面电极面对的方式相互配置。
3.根据权利要求1或2所述的半导体装置，
所述第一半导体模块具有多个所述第一半导体元件，
所述第二半导体模块具有多个所述第二半导体元件。
4.根据权利要求1或2所述的半导体装置，
所述第一电力端子及所述第二电力端子在所述第一半导体模块中左右对称地配置，
所述第三电力端子及所述第四电力端子在所述第二半导体模块中左右对称地配置。
5.根据权利要求1或2所述的半导体装置，
所述第一半导体模块和所述第二半导体模块具有相同构造，并且以互相翻转的姿势配置。
6.根据权利要求1或2所述的半导体装置，
所述第一电力端子与所述第四电力端子互相电连接，在所述第二电力端子与所述第三电力端子之间，所述第一半导体元件与所述第二半导体元件串联连接。
7.根据权利要求6所述的半导体装置，
所述第二电力端子及所述第三电力端子连接于电容器。
8.根据权利要求1或2所述的半导体装置，
所述第一半导体模块还具备第一导体板和隔着所述至少一个第一半导体元件而与所述第一导体板对向的第二导体板，
所述第一导体板电连接于所述第一半导体元件的所述上表面电极，并且电连接于所述第一电力端子，
所述第二导体板电连接于所述第一半导体元件的所述下表面电极，并且电连接于所述第二电力端子，
所述第二半导体模块还具备第三导体板和隔着所述至少一个第二半导体元件而与所述第三导体板对向的第四导体板，
所述第三导体板电连接于所述第二半导体元件的所述上表面电极，并且电连接于所述第三电力端子，
所述第四导体板电连接于所述第二半导体元件的所述下表面电极，并且电连接于所述第四电力端子。
9.根据权利要求8所述的半导体装置，
在所述第一半导体模块中，所述第一电力端子接合于所述第一导体板的位于所述第二导体板侧的下表面，在所述第二导体板上与所述第一电力端子对向的范围设置有切口部。
10.根据权利要求8所述的半导体装置，
在所述第二半导体模块中，所述第三电力端子接合于所述第三导体板的位于所述第四导体板侧的下表面，在所述第四导体板上与所述第三电力端子对向的范围设置有切口部。
11.根据权利要求8所述的半导体装置，
在所述第一半导体模块中，在所述第一导体板和所述第二导体板中的至少一方，在所述第一电力端子与所述至少一个第一半导体元件之间或所述第二电力端子与所述至少一个第一半导体元件之间形成有孔。
12.根据权利要求8所述的半导体装置，
在所述第二半导体模块中，在所述第三导体板和所述第四导体板中的至少一方，在所述第三电力端子与所述至少一个第二半导体元件之间或所述第四电力端子与所述至少一个第二半导体元件之间形成有孔。
13.根据权利要求1或2所述的半导体装置，
所述第一半导体元件和所述第二半导体元件分别是开关元件。
14.根据权利要求1或2所述的半导体装置，
所述第一半导体元件和所述第二半导体元件分别是IGBT或MOSFET，
所述第一半导体元件及所述第二半导体元件的各上表面电极是所述IGBT的发射极或所述MOSFET的源电极，
所述第一半导体元件及所述第二半导体元件的各下表面电极是所述IGBT的集电极或所述MOSFET的漏电极。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011229298A (ja) * 2010-04-21 2011-11-10 Hitachi Automotive Systems Ltd パワーモジュール及びそれを用いた電力変換装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3596388B2 (ja) 1999-11-24 2004-12-02 株式会社デンソー 半導体装置
JP4284625B2 (ja) * 2005-06-22 2009-06-24 株式会社デンソー 三相インバータ装置
JP5213884B2 (ja) 2010-01-27 2013-06-19 三菱電機株式会社 半導体装置モジュール
JP5474128B2 (ja) * 2012-05-18 2014-04-16 日立オートモティブシステムズ株式会社 電力変換装置
JP6127847B2 (ja) * 2013-09-10 2017-05-17 株式会社デンソー 電力変換装置
JP6578900B2 (ja) 2014-12-10 2019-09-25 株式会社デンソー 半導体装置及びその製造方法
JP2017028105A (ja) 2015-07-22 2017-02-02 トヨタ自動車株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011229298A (ja) * 2010-04-21 2011-11-10 Hitachi Automotive Systems Ltd パワーモジュール及びそれを用いた電力変換装置

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