JP2020515034A - ゲートパスインダクタンスが低いパワー半導体モジュール - Google Patents

Abstract

パワー半導体モジュール（１０）は、ハウジング（６０）と、ハウジング（６０）内のパワー半導体チップ（１４）と、ハウジング（６０）から突出しておりかつ半導体チップ（１４）の電源電極（１８）に電気的に相互接続されている電源端子（２４）と、ハウジング（６０）から突出しておりかつゲート電極（１６）と、電源電極（１８）のうちの１つに電気的に相互接続されている補助端子（４６）と、を有しており、３つの補助端子（４６ａ、４６ｂ）は、共軸補助端子装置（５２）に配置されており、共軸補助端子装置（５２）は、１つの内側の補助端子（４６ａ）と、内側の補助端子（４６ａ）の、互いに反対の２つの側に配置されている２つの補助端子（４６ｂ）と、を有する。内側の補助端子（４６ａ）は、ゲート電極（１６）に、または複数の電源電極（１８）のうちの１つに電気的に相互接続されており、２つの外側の補助端子（４６ｂ）は、複数のゲート電極（１６）のうちの別の１つと、複数の電源電極（１８）のうちの１つと、に電気的に接続されている。

Description

本発明は、パワー半導体のパッケージングの分野に関する。特に、本発明は、パワー半導体モジュールに関する。

パワー半導体モジュールは、電気駆動装置、トラクションアプリケーション、電気路上車両などのための高出力コンバータのような多くの応用に使用可能である。一般に、パワー半導体モジュールは、このパワー半導体モジュールによってスイッチングされる電流を導通するための数個の電力端子と、モジュール内の１つ以上のパワー半導体チップのゲート電極にゲート信号を導通することが可能な補助端子と、を有する。ゲート信号は、外部のゲートドライバによって供給することが可能である。補助端子は、パワー半導体モジュールのゲート電極に接続されているゲート端子と、エミッタに接続されている補助エミッタ端子と、を含んでいてよい。ゲート端子、補助エミッタ端子およびパワー半導体モジュール内の別の導体は、パワー半導体モジュールを通るゲートパスを形成することが可能である。ゲートパスまたはゲート回路の浮遊インダクタンスは、パワー半導体モジュールのスイッチングの正確さおよびスイッチング速度を制限してしまうことがある。

このことの理由の１つになり得るのは、浮遊インダクタンスにより、ゲート電流の初期の上昇が制限されることである。このことは、特にスイッチング遅延時間、すなわちゲート電圧が閾値電圧に到達するのに要する時間を増大させることがある。さらに、ゲート回路の浮遊インダクタンスＬは、ゲートエミッタキャパシタンスＣに直列接続されて、共振回路を形成することがある。この共振回路は、一般に、値Ｒ＞２√Ｌ／Ｃのゲート抵抗を導入することによって減衰させなければならない。ゲート抵抗が大きくなると、スイッチング遷移は、減速されることがあり、すなわち、結果的にスイッチング遅延時間、転流時間が増大し、したがってスイッチング損失も増大することになる。さらに、ゲート回路における不足減衰共振回路により、結果的に、ゲート回路における無制御の共振に対する傾向が増大することになり得る。特にゲート電圧は、スイッチング中に電圧オーバシュートを示すことがあり、これにより、ゲート酸化物が劣化され得る。最終的に浮遊インダクタンスは、外部磁場に結合されて、不所望のゲート・エミッタ電圧を誘導することがあり、これによりスイッチング性能に影響が及ぼされる。

例えば、ゲート回路のインダクタンスは、幅の広い導体領域によって低下させることができる。というのは幅の広い導体は、大量の電流を伝えるために極めて低い電流密度しか必要としないためである。同時に磁場は、極めて長い有効パスを有することができ、これにより、結果的にインダクタンスが低くなる。

別の可能性は、ストリップライン設計を使用することであり、このストリップライン設計では、ゲート導体および補助エミッタ導体は、極めて接近して配置され、これにより、結果的にこれらの２つの導体の磁場を打ち消せるようになり得る。したがってこのような装置は、極めて低い浮遊インダクタンスを有し得る。これらの２つの導体は、導体間の距離を可能な限りに最小化するため、固体の絶縁部を使用して分離可能である。

さらに、パワーモジュール内部のゲート信号と外部接続部との間で分配を区別しなければならない。パワーモジュール内部では、ゲート信号および補助エミッタ信号は、例えば、ＰＣＢまたはＤＢＣなどのような基板ベース材料の積層された層として、形成された幅の広い導体上で伝送可能であり、これにより、インダクタンスの低い装置が形成される。他方、外部ゲート端子は、ねじ式コネクタを有する垂直端子（ハイパワー導体モジュールに対して一般的である）によって、またはプレスピン（出力の小さいパワー半導体モジュールに一般的である）によって、または上方に曲げられたリードフレーム（トランスファ成形されたモジュールに一般的である）によって形成することが可能である。

補助端子単独では、一般に、浮遊インダクタンスはかなり高くなる。というのは、スペースを節約しかつ圧入接続を可能にするため、これらの補助端子は、短くかつ幅の広い導体ではなく、長くかつ幅が狭いからである。さらに、（例えば汚染環境において）これらをより頑強にするため、また受け手側のゲートドライバボード上でのねじ接続または圧入接続に必要なスペースを考慮するため、これらは、これらの間の低い電圧に必要なスペースよりも、格段に離されて間隔が空けられる。

発振を抑制するスプリット・ゲートパワーモジュールに関する米国特許第７３４２２６２号明細書（US 7,342,262 B2）には、内部ゲート回路レイアウトと、モジュール内でダイを平行化するためにゲートワイヤボンドの長さを設計することとが記載されている。

欧州特許出願公開第２１８２５５１号明細書（EP 2 182 551 A2）は、半導体パワーモジュール用の接続配置に関しており、複数の基板を備えたパワーモジュール用の最適な端子配置が記載されている。

国際公開第２０１３／０８９２４２号（WO 2013/089 242 A1）には、３相アクティブ整流器を有するパワー半導体モジュールが示されている。３つのチップ用の端子配置は、等間隔の６個の端子によって形成される。これらの端子のうちの２つは、同じ電位に接続されており、これらの間にゲート端子をサンドイッチしている。

特開２０１３−１３８２３４（JP 2013 138 234 A）には、１つの基板上に数個のチップを有するパワー半導体モジュールが示されている。

本発明の目的は、ゲートパスインダクタンスの低いパワー半導体モジュールを提供することである。

この目的は、独立請求項の対象によって達成される。さらなる例示的な実施形態は、従属請求項および以下の説明から明らかである。

本発明は、パワー半導体モジュールに関する。パワー半導体モジュールは、１つ以上のパワー半導体チップと、電気導体および端子と、を機械的および電気的に相互接続し、これにより、パワー半導体モジュールが、整流器、インバータ、電気駆動装置などのような、より大きな機械用の構成要素として使用できるようにするデバイスであってよい。特に、パワー半導体モジュールは、電気またはハイブリッド車両の電気インバータに、すなわち電池からの直流電流から、電動モータ用の交流電流を生成するために使用可能である。

パワー半導体モジュールおよび／またはパワー半導体チップにおける「パワー」という用語は、１０Ａを上回る、かつ／または１００Ｖを上回る電流を処理できる能力に関連していてよい。

本発明の一実施形態によれば、パワー半導体モジュールは、ハウジングと、ハウジング内の少なくとも２つのパワー半導体チップと、ハウジングから突出しておりかつ半導体チップの複数の電源電極に電気的に相互接続されている電源端子と、ハウジングから突出しておりかつ半導体チップのゲート電極および半導体チップの電源電極に電気的に相互接続されている複数の補助端子と、を有する。

ハウジングは、プラスチック材料から構成することができ、このプラスチック材料には、少なくとも２つのパワー半導体チップと、少なくとも２つのパワー半導体チップがボンディングされておりかつ端子が接続される基板と、端子と、が埋め込まれている。電源端子は、例えばリードフレームから成る、ハウジングから突出する電気導体であってよい。また補助端子も、例えば同じまたは別のリードフレームから成る、ハウジングから突出する電気導体であってよい。電源端子は、補助端子よりも大きな断面を有していてよい。

パワー半導体チップは、ＳｉＣのようなワイドバンドギャップ材料ベースであってよく、かつ／またはサイリスタまたはトランジスタを含んでいてよい。サイリスタの場合、電源電極により、アノードおよびカソードが形成される。ＩＧＢＴの場合、電源電極により、エミッタおよびコレクタが形成される。ＭＯＳＦＥＴの場合、電源電極により、ドレインおよびソースが形成される。以下では、パワー半導体チップが、ＩＧＢＴを収容し、複数の補助端子のうちの１つが、エミッタに接続されていること、すなわち、補助エミッタ端子であることを仮定する。しかしながら、電源電極に接続されている１つまたは複数の補助端子が、コレクタ、アノード、カソード、ドレインおよびソースにそれぞれ接続されていることも可能である。

３つの補助端子は、少なくとも２つの共軸補助端子装置に配置されている。それぞれの共軸端子装置は、１つの内側の補助端子、および内側の補助端子の、互いに反対の２つの側に配置されている２つの外側の補助端子とを有し、内側の補助端子は、１つ以上の半導体チップのゲート電極に、または１つ以上のパワー半導体チップの電源電極のうちの１つに電気的に相互接続されており、２つの外側の補助端子は、複数のゲート電極のうちの別の１つと、複数の電源電極のうちの１つと、に電気的に接続されている。

第１実施形態において、内側の補助端子は、ゲート電極に電気的に相互接続されており、２つの外側の補助端子は、エミッタ電極またはソース電極のような電源電極に電気的に接続されている。

第２実施形態において、内側の補助端子は、エミッタ電極またはソース電極のような電源電極に電気的に相互接続されており、２つの外側の補助端子は、ゲート電極に電気的に接続されている。

いずれのケースにおいても、２つの外側の補助端子は、互いに電気的に接続されており、かつ／または少なくとも３つの補助端子を有する。

一般に、ゲート端子または補助エミッタは、２つの補助端子に分割され、これらの補助端子により、複数の端子のうちの別の１つが、間にサンドイッチされる。複数のゲート制御端子（ゲート端子および補助エミッタ端子）のうちの１つを２つの端子に分割することが可能であり、これにより、２つのゲート端子および１つの補助エミッタ端子、または２つの補助エミッタ端子および１つのゲート端子が、ハウジングから突出し、１つの端子が、それぞれ逆の極性の１つの端子により、両側で取り囲まれるように配置される。

シミュレーションおよびテストによって示されたのは、補助端子を共軸に配置することにより、例えば、共軸端子装置と同じ幅を有する２つの補助電極だけを使用するのに比べて、結果的に浮遊インダクタンスが低くなることである。

本発明の一実施形態によれば、２つの外側の補助端子は、複数の内側の補助端子に関して軸方向に対称に配置されている。これは、共軸端子についての定義と見なすことができる。２つの外側の補助端子は、内側の補助端子に対して同じ間隔を有していてよい。

本発明の一実施形態によれば、２つの共軸端子装置間の間隔は、１つの共軸端子装置の補助端子間の間隔よりも大きい。一方の共軸端子装置の補助端子が、他方の共軸端子装置の補助端子装置から分離されていることもあり得る。２つの共軸端子装置間のギャップは、１つの共軸端子装置の補助端子間のギャップよりも大きくてよい。例えば、１つ以上の電源端子は、２つの共軸端子装置間に配置可能である。

本発明の一実施形態によれば、少なくとも１つの共軸端子装置の複数の端子は、ハウジングの外部で共軸に配置されており、かつ／またはハウジングの内部で共軸に配置されている。少なくとも１つの共軸端子装置の複数の端子は、その全体的な長さに沿って実質的に平行であってよい。

本発明の一実施形態によれば、少なくとも１つの共軸端子装置の３つの端子は、第１メタライゼーション層と、電源電極がボンディングされているメタライゼーション層とは別の第２メタライゼーション層と、に電気的に接続されている。すべてのメタライゼーション層は、ＤＢＣ（direct bonded copper）基板のような基板によって形成することができる。例えば、ゲートの第１および第２メタライゼーション層により、メインエミッタパスとは別の補助エミッタパスを形成してよい。この補助エミッタパスは、メインエミッタパスを介して（例えば、パワー半導体チップから第２メタライゼーション層に至る別のワイヤボンドによって）電源電流から直流的に減結合されることが可能である。

本発明の一実施形態によれば、第１メタライゼーション層および第２メタライゼーション層により、並んで延在する導体パスが形成される。補助エミッタパスは、少なくとも部分的に、ゲートパスに接近して配置することが可能である。このことによっても浮遊インダクタンスの低いゲート回路が得られる。

本発明の一実施形態によれば、少なくとも１つの共軸端子装置の３つの端子は、パワー半導体モジュールの１つの基板上の３つのメタライゼーション層に電気的に接続されており、これらの３つのメタライゼーション層は、互いに共軸に配置されている。ゲートパスおよびエミッタパスの共軸配置は、１つの基板における複数のメタライゼーション層のような、共軸に配置された３つの導体により、パワー半導体モジュール内部で継続することができる。

本発明の一実施形態によれば、少なくとも１つの共軸端子装置の３つの端子は、ハウジング内部の複数の導体および／またはメタライゼーション層に電気的に接続されている。これらの導体および／またはメタライゼーション層は、ゲート導体および補助エミッタ導体と見なすことが可能である。同様にこれらの導体を相互接続するワイヤボンドを共軸に配置することも可能である。３つのワイヤボンド集合は、並べて配置することができ、外側の２つの集合は、内側の集合の電位とは相補的な電位に接続される。

ワイヤボンドは、１つの内側のワイヤボンド集合と、２つの外側のワイヤボンド集合と、に分配することが可能であり、２つの外側のワイヤボンド集合は、内側のワイヤボンド集合の、互いに反対の２つの側に配置されており、内側のワイヤボンド集合は、ゲート電極に、または複数の電源電極のうちの１つに電気的に相互接続されており、２つの外側のワイヤボンド集合は、複数のゲート電極のうちの別の１つと、複数の電源電極のうちの１つと、に電気的に接続されている。

異なるメタライゼーション層上のゲート導体／補助エミッタ導体のペア間の相互接続は、３つのワイヤボンド集合の配置によって実現することが可能である。それぞれの集合は、少なくとも１つのワイヤボンドを有していてよい。ワイヤボンド集合は、１つの電位についての１つのワイヤボンド集合（すなわちゲート電位または補助エミッタ電位）が、それぞれの側において、相補的な電位（すなわちそれぞれ補助エミッタ電位またはゲート電位）の１つのワイヤボンド集合によって包囲されるように配置可能である。

本発明の一実施形態によれば、ワイヤボンドにより、異なる基板上の複数のメタライゼーション層が相互接続される。例えば、補助端子は、１つ以上のパワー半導体チップもボンディングされているメイン基板にボンディングすることが可能である。ゲートパスおよび補助エミッタパスは、メイン基板にボンディングされている付加的な基板上のメタライゼーション層によって形成することが可能である。２つの基板は、ＤＢＣ基板および／またはＰＣＢであってよい。

付加的なＤＢＣ層またはＰＣＢ層によって実現可能な付加的なメタライゼーション層は、電源電流（すなわちパワー半導体デバイスのコレクタ電流またはエミッタ電流）用の導体として使用することが可能である。

付加的な端子は、はんだ付けまたは溶接によってパワー半導体モジュール内部のメタライゼーション層に装着することが可能である。メタライゼーション層は、垂直方向の同じレベル上に設けることが可能であるが、互いに垂直方向にシフトさせることも可能である。

本発明の一実施形態によれば、補助端子に電気的に相互接続されているメタライゼーション層は、電源端子に電気的に相互接続されているメタライゼーション層と同じ基板上に形成されている。例えば、補助エミッタ導体は、メイン基板上または付加的な基板上のパワーエミッタメタライゼーション層と部分的に重なることが可能である。

本発明の一実施形態によれば、少なくとも１つの共軸補助端子装置は、少なくとも第１、第２、第３および第４補助端子を有し、これらの補助端子は、順次に配置されており、これにより、第２補助端子は、第１補助端子と第３補助端子との間に配置されており、第３補助端子は、第２補助端子と第４補助端子との間に配置されている。少なくとも１つの共軸端子装置は、より一般的な交互配置される装置であってよく、少なくとも２つのゲート端子には、少なくとも２つの補助電源電極（エミッタ）端子が交互配置される。

第１補助端子および第３補助端子は、ゲート電極に、または複数の電源電極のうちの１つに電気的に相互接続可能であり、第２補助端子および第３補助端子は、複数のゲート電極のうちの別の１つと、複数の電源電極のうちの１つと、に電気的に接続可能である。

本発明の一実施形態によれば、電源端子および／または補助端子は、１つ以上のリードフレームから作製される。特に補助ゲート制御端子は、平面的なリードフレームによって実現可能である。平面的なリードフレーム端子は、トランスファ成形されるパワー半導体モジュールまたはディスクリートなパワー半導体モジュールに使用可能である。

１つ以上のリードフレームは、銅プレートから構成されていてよい。モールド成形の後、電源端子および／または補助端子は、端子間のリッジを切り取ることによって仕上げることが可能である。

本発明の一実施形態によれば、ハウジングは、プラスチック材料によって形成されており、このハウジング内には、少なくとも２つのパワー半導体チップと、電源端子と、補助端子と、が成形されている。トランスファ成形のパワー半導体モジュールについては、付加的なリードフレーム端子は、基本的にコストゼロで得ることができる。というのはリードフレームは、一般に、金属プレートから切り取られ、材料をより小さく切り取ることによって、コストが増大することはないからである。

本発明の一実施形態によれば、電源端子および／または補助端子は、同じレベルまたは層でハウジングから突出している。これは、パワー半導体モジュールのメイン基板にボンディングされている１つ以上のリードフレームから、端子が作製される場合であってよい。少なくとも１つの共軸端子装置の端子は、垂直方向の同じレベルに実現することができ、かつ／またはハウジングを垂直方向の同じレベルにとどめることができる。しかしながら、パワー半導体モジュールが、１つよりも多くの共軸端子装置を有する場合、異なる共軸端子装置の端子は、垂直方向の異なるレベルに配置することができ、かつ／またはハウジングを垂直方向の異なるレベルにとどめることができる。

本発明の一実施形態によれば、補助端子は曲げられており、これにより、これらの先端部は、補助端子がハウジングから突出している方向に対して垂直方向を指し示している。例えば、端子を曲げることができ、これにより、これらが、Ｌ字形をしており、Ｌの第１のアームが、ハウジング内の基板に向かって曲げられており、かつハウジングから突出しており、第２のアームが、上述の垂直方向の１つまたは複数のレベルに対して実質的に垂直方向に延在する。

本発明の一実施形態によれば、少なくとも１つのパワー半導体チップは、電源端子および／または補助端子がボンディングされている基板にボンディングされている。１つ以上のパワー半導体チップは、ＤＢＣ（Direct-Bond-Copper）基板またはＰＣＢ（Printed-Circuit-Board）基板のような基板ベースの担体に組み立てることができる。このメイン基板は、メイン基板から垂直方向に切り離された付加的なメタライゼーション層によって補うことができ、このメタライゼーション層は、ゲート信号を共軸の端子または交互配置された補助端子に分配するために使用される。この付加的なメタライゼーション層は、付加的な基板によって形成することが可能である。

本発明の一実施形態によれば、パワー半導体モジュールは、少なくとも１つのパワー半導体チップがボンディングされている第１のメイン基板と、メイン基板にボンディングされている付加的な第２の基板と、を有する。第２の基板上のメタライゼーション層は、少なくとも１つの共軸補助端子装置の補助端子に電気的に接続可能である。付加的な第２の基板は、パワー半導体モジュール内でゲート信号を分配するため、かつ／またはゲート回路パスを形成するために使用可能である。付加的な第２の基板上において、ゲート電極および／または対応する電源電極に電気的に接続されているメタライゼーション層は、実質的に平行に延在しており、かつ／または共軸的な仕方で位置合わせすることが可能である。

本発明の一実施形態によれば、パワー半導体モジュールは、直流電流を交流電流に変換する１つ以上のハーフブリッジに電気的に相互接続されているパワー半導体チップを有する。例えば、パワー半導体モジュールは、電気またはハイブリッド車両、特に自動車に使用されるインバータの一フェーズまたはすべてのフェーズを含んでいてよい。パワー半導体モジュールは、すべて上述したようにまた以下で述べるように作製可能な２つ以上の共軸端子装置を有していてよい。

第１の共軸端子装置が、ハーフブリッジの第１の半分のために形成され、第２の共軸端子装置が、ハーフブリッジの第２の半分のために形成されるようにすることが可能である。ハーフブリッジの第１の半分のすべてのゲートは、第１の共軸端子装置の補助端子と相互接続可能である。ハーフブリッジの第２の半分のすべてのゲートは、第２の共軸端子装置の補助端子と相互接続可能である。

要約すると、パワー半導体モジュールのゲート回路の浮遊インダクタンスは、平面的なリードフレームから作製することが可能な、特別に位置合わせした補助端子を使用することにより、減少させることが可能である。補助端子は、共軸的に配置され、ここでは、１つの補助端子（ゲート端子または補助エミッタ端子）は、２つの相補的な補助端子（すなわちそれぞれ補助エミッタ端子またはゲート端子）の間にサンドイッチされている。この共軸補助端子装置は、付加的なＤＢＣ基板のような、付加的な基板によって実現されるゲート分配回路と組み合わせることができる。この付加的な基板とメイン基板とを相互接続するワイヤボンドも、ゲート回路の浮遊インダクタンスをさらに減少させるために共軸的な仕方で配置することができる。

本発明の上記および別の様相は、以下に述べる実施形態から明らかになり、また以下に述べる実施形態を参照して説明される。

図の簡単な説明
添付した図面に示した例示的な実施形態を参照し、以下のテキストにおいて、本発明の対象をさらに詳細に説明する。

ハウジングのない、本発明によるパワー半導体モジュールの一部分を示す斜視図である。 ハウジングを備えた、図１のパワー半導体モジュールを示す斜視図である。

図面で使用されている参照符号およびそれらの意味は、要約した形で、符号の説明にリストアップされている。図面では、基本的に同じ部分に同じ参照符号が付されている。

図１には、数個のパワー半導体チップ１４がボンディングされているメイン基板１２を有するパワー半導体モジュール１０が示されている。例えば、それぞれの半導体チップ１４により、サイリスタ、ＩＧＢＴ、ＭＯＳＦＥＴ、または別の半導体スイッチが実現され、この半導体チップ１４には、ゲート電極１６と、サイリスタまたはＩＧＢＴの場合にはエミッタまたはコレクタのような２つの電源電極１８と、が含まれている。

１つの電源電極１８により、複数のパワー半導体チップ１４が、メイン基板１２の数個のメタライゼーション層２０にボンディングされている。別の電源電極１８は、ワイヤボンド２２の集合に接続されており、このワイヤボンド２２の集合は、それぞれのパワー半導体チップ１４と、それぞれのパワー半導体チップ１４がボンディングされているメタライゼーション層２０とは異なる、メイン基板１２上のメタライゼーション層２０と、を電気的に相互接続する。

図２についていうと、パワー半導体モジュール１０は、さらに複数の電源端子２４を有しており、これらの電源端子２４は、メイン基板１２上のメタライゼーション層２０にボンディングされており、かつＤＣ＋、ＤＣ−およびＡＣ用の外部接続部を形成している。それぞれのＤＣ＋、ＤＣ−およびＡＣに対し、同じメタライゼーション層２０にボンディングされている２つ以上の電源端子２４が設けられている。ＤＣ＋およびＤＣ−用の電源端子２４は、実質的に平行であり、パワー半導体モジュール１０の第１の側面２６において基板１２から突出している。さらに、ＤＣ−およびＤＣ＋のうちの１つ用の電源端子２４は、ＤＣ＋およびＤＣ−用の共軸接続を実現するため、ＤＣ−およびＤＣ＋のうちの別の１つ用の電源端子２４の間に配置されている。

ＡＣ用の電源端子２４は、実質的に平行であり、第１の側面２６とは反対側の、パワー半導体モジュール１０の第２の側面２８において基板１２から突出している。

図１に戻ると、複数の半導体チップ１４は、ハーフブリッジに電気的に相互接続されており、２つの外側のメタライゼーション層２０、２０ａに接続されている半導体チップ１４により、ハーフブリッジの第１のアームが形成されており、中間のメタライゼーション層２０、２０ｂに接続されている半導体チップ１４により、第２のアームが形成されている。

メイン基板１２はまた、ゲート信号を分配するのに使用されるメタライゼーション層３０も支持している。ハーフブリッジの一方のアームの半導体チップ１４のゲート電極１６は、ワイヤボンド３２により、これらのメタライゼーション層３０に接続されている。ハーフブリッジの他方のアームの半導体チップ１４のゲート電極１６は、ワイヤボンド３２により、メイン基板１２上の内側のメタライゼーション層２０に取り付けられている基板３８のメタライゼーション層３６に接続されている。基板３８のメタライゼーション層３６は、中間のメタライゼーション層２０、２０ｂ内に配置されている。

別の基板４０は、中間のメタライゼーション層２０、２０ｂに取り付けられており、この基板４０は、ゲート信号を分配するためのメタライゼーション層４２と、補助エミッタ信号を分配するためのメタライゼーション層４４と、を支持している。

メイン基板１２および基板３８、４０は、ＤＢＣ基板であってよい。

パワー半導体モジュールは、第２の側面２８に補助端子４６を有しており、この補助端子４６は、メイン基板１２の別のメタライゼーション層４８、５０に部分的にボンディングされている。メタライゼーション層４８は、ゲート信号を分配するために使用される。メタライゼーション層５０は、補助エミッタ信号を分配するのに使用される。

補助端子４６は、２つの共軸補助端子装置５２に配置されており、これらの共軸補助端子装置５２は、交流電源端子２４の両側に配置されている。それぞれの共軸補助端子装置５２は、１つの内側の補助端子４６ａと、２つの外側の補助端子４６ｂと、を有しており、これらの外側の補助端子４６ｂは、内側の補助端子４６ａの、互いに反対の２つの側に配置されている。図１の実施形態において、内側の補助端子４６ａは、ゲート端子であるのに対し、外側の補助端子４６ｂは、補助エミッタ端子である。

さらに、温度センサを接続するための補助直流接続用の補助端子５４を設けてもよい。補助端子５４も、メイン基板１２上のメタライゼーション層にボンディングしてもよい。

電源端子２４は、第１のリードフレームから作製することができ、補助端子４６、５４は、第１のリードフレームよりも薄くてよい第２のリードフレームから作製することができる。

補助端子４６、５４は、曲げられており、これにより、それらの先端部５６は、補助端子４６、５４および電源端子２４がメイン基板１２から突出している方向に対して垂直方向を指し示している。先端部５６は、圧縮可能な圧入先端部として形成することができ、この圧縮先端部には、ゲートドライバを支持することが可能なＰＣＢ５８を押し付けることができる。

図２には、ハウジング６０を有するパワー半導体モジュール１０が示されており、ハウジング６０には、パワー半導体チップ１４と、基板１２、３８、４０と、ワイヤボンド２２、３２と、端子２４、４６、５４の内側部分と、が例えば、ＲＴＭ成形を介して成形されている。

電源端子２４および補助端子４６、５４の外側部分は、同じレベルでハウジングから突出している。

図１に戻ると、パワー半導体モジュール１０は、浮遊インダクタンスが極めて小さいゲート回路を有し、この浮遊インダクタンスは、共軸補助端子装置５２と、平行に延在するゲート導体４２、４８、エミッタ導体４４、および共軸に配置されたワイヤボンド（以下を参照されたい）のような別の複数の手段と、によってもたらされる。

共軸補助端子装置５２の補助端子４６ａ、４６ｂは、その延在方向に沿って実質的に平行に延在しており、第１の電位（ここではゲート電圧）に電気的に接続されている内側の補助端子４６ａは、第２の電位（ここではエミッタ電圧）に電気的に接続されている２つの外側の補助端子４６ｂの間にサンドイッチされている。２つの外側の補助端子４６ｂが、第１の電位に電気的に接続され、内側の補助端子が、第２の電位に電気的に接続されていてもよい。

補助端子４６ａ、４６ｂは、ハウジング６０の外部およびハウジング６０の内部で共軸的に延在している。電気導体の共軸配置は、半導体モジュール１０の内部で、すなわちハウジング６０の内部で継続してよい。特に、外部端子４６ｂが取り付けられているメタライゼーション層２０、５０の部分と、端子４６ａが取り付けられているメタライゼーション層３０、４８の部分と、は並んで延在することも可能であり、すなわち共軸に配置することも可能である。

さらに、電源回路からゲート回路を良好に減結合するために、ゲート導体と補助電流導体とに対して別の電流パスを形成することも可能である。例えば、比較的低い共軸補助端子装置５２が取り付けられているメタライゼーション層４８、５０は、メイン基板上のメタライゼーション層４８、５０であるが、電源電流を導通するためのメタライゼーション層２０からは切り離されているメタライゼーション層４８、５０である。

メタライゼーション層４８、５０は、ワイヤボンド６２を介して、これらの層および／または半導体チップだけに接続されている。これらのワイヤボンド６２は、メイン基板１２と、基板４０および／または基板３８と、を電気的に接続するために使用される、ワイヤボンド６２の共軸の集合に配置されている。ワイヤボンド集合６２は、それらの接続点の間で実質的に平行に延在している。第１の電位（ここではゲート電圧）に電気的に接続されている、内側のワイヤボンド集合６２ａは、第２の電位（ここではエミッタ電圧）に電気的に接続されている、外側のワイヤボンド集合６２ｂの間にサンドイッチされている。２つの外側のワイヤボンド集合６２ｂが、第１の電位に接続され、内側のワイヤボンド集合６２ａが、第２の電位に接続されていてもよい。

このようにして、異なるゲート分配基板３８、４０間、および／または、メイン基板１２とゲート分配基板４０との間のワイヤボンド６２についても共軸設計アプローチが使用される。ゲート分配基板３８、４０がメイン基板１２上に積層されることにより、ワイヤボンド６２によって形成されるワイヤボンド接続を短くかつフレキシブルに設計することが可能である。

基板４０によって示したように、補助エミッタ用の電流パスも付加的な基板上に形成することができる。補助エミッタ用の基板４０上のメタライゼーション層４４は、ゲート用の基板４０上のメタライゼーション層４２と平行に、かつ／またはこれと並んで延在している。

浮遊インダクタンスが極めて低いこととは別に、この設計は、外部磁場の結合によって生じる外乱に対して極めて頑強である。外側の補助端子４６ｂと、内側の補助端子４６ａと、によって形成されるゲート回路は、第１のゲート・エミッタループを形成し、別の外側の補助端子４６ｂと、内側の補助端子４６ａと、によって形成されるゲート回路は、第２のゲート・エミッタループを形成する。隣接する２つのゲート・エミッタループに外部磁場が対称に結合されることにより、またこれらの方向が逆であることにより、２つのループからの作用が打ち消される。したがってこのゲート回路は、同じまたは隣接するパワー半導体モジュールにおいて、ｄＩ／ｄｔの電流を整流する間の磁場のような、時間変化する外部磁場からの寄生結合に対して極めて頑強である。

付加的には、異なるゲート分配基板３８、４０を接続するために、外部磁場に対する不感受性は、ゲート回路とパワー回路との間の結合を減じるために重要である。そうでなければ、近接する導体における整流電流のｄＩ／ｄｔにより、結果的に、印加されるゲート電圧のひずみが引き起こされることになる。したがって、とりわけ、共軸に配置されるワイヤボンド６２によって低結合が実現される。

図面および上記の説明において本発明を例証して説明して来たが、このような例証および説明は、例証的または例示的なものであり、制限的なものではないと考えるべきであり、本発明は、開示した実施形態に限定されない。図面、開示内容および添付の特許請求の範囲を精査することから、当業者は、開示した実施形態の別の変形形態を理解しかつ生じさせることでき、また請求した発明を実施することが可能である。特許請求の範囲において、「有する」は、別の要素またはステップを除外せず、「１つの」は、複数を除外しない。単一のプロセッサまたはコントローラまたは別のユニットは、特許請求の範囲に挙げた複数の項目の複数の機能を実行することができる。特定の複数の手段が互いに異なる従属請求項に挙げられているという単なる事実は、これらの手段の組み合わせが、有利になるように利用できないことを示してはいない。特許請求の範囲における任意の参照符号は、範囲を制限するものと考えてはならない。

１０ パワー半導体モジュール
１２ メイン基板
１４ パワー半導体チップ
１６ ゲート電極
１８ 電源電極
２０ メタライゼーション層
２０ａ 外側のメタライゼーション層
２０ｂ 中間のメタライゼーション層
２０ｃ 内側のメタライゼーション層
２２ ワイヤボンド
２４ 電源端子
２６ 第１の側面
２８ 第２の側面
３０ メタライゼーション層
３２ ワイヤボンド
３６ メタライゼーション層
３８ ゲート分配基板
４０ ゲート分配基板
４２ メタライゼーション層
４４ メタライゼーション層
４６ 補助端子
４６ａ 内側の補助端子、ゲート端子
４６ｂ 外側の補助端子、補助エミッタ端子
４８ メタライゼーション層
５０ メタライゼーション層
５２ 共軸補助端子装置
５４ 補助端子
５６ 圧入先端部
５８ ＰＣＢ
６０ ハウジング
６２ ワイヤボンド集合
６２ａ 内側のワイヤボンド集合
６２ｂ 外側のワイヤボンド集合

Claims (15)

1. パワー半導体モジュール（１０）であって、前記パワー半導体モジュール（１０）では、
   ハウジング（６０）と、
   前記ハウジング（６０）内の少なくとも２つのパワー半導体チップ（１４）と、
   前記ハウジング（６０）から突出しておりかつ前記半導体チップ（１４）の複数の電源電極（１８）に電気的に相互接続されている複数の電源端子（２４）と、
   前記ハウジング（６０）から突出しておりかつ前記半導体チップ（１４）のゲート電極（１６）および前記半導体チップ（１４）の前記電源電極（１８）に電気的に相互接続されている複数の補助端子（４６）と、
   少なくとも２つの共軸端子装置（５２）と、
   を有しており、それぞれの前記共軸端子装置（５２）は、１つの内側の補助端子（４６ａ）と、前記内側の補助端子（４６ａ）の、互いに反対の２つの側に配置されている２つの外側の補助端子（４６ｂ）と、を有し、
   前記内側の補助端子（４６ａ）は、前記ゲート電極（１６）に、または複数の前記パワー半導体チップ（１４）のうちの１つの、複数の前記電源電極（１８）のうちの１つに電気的に相互接続されており、２つの前記外側の補助端子（４６ｂ）は、複数の前記ゲート電極（１６）うちの別の１つと、複数の前記電源電極（１８）のうちの１つと、に電気的に接続されている、
   パワー半導体モジュール（１０）。
2. 少なくとも２つの前記共軸端子装置（５２）の２つの前記外側の補助端子（４６ｂ）は、それぞれの前記共軸端子装置（５２）の前記内側の補助端子（４６ａ）に関して軸方向に対称に配置されており、かつ／または、２つの前記共軸端子装置（５２）間の間隔は、前記共軸端子装置（５２）のうちの１つの前記補助端子（４６ａ、４６ｂ）間の間隔よりも大きい、
   請求項１記載のパワー半導体モジュール（１０）。
3. 少なくとも１つの前記共軸端子装置（５２）の複数の前記補助端子（４６ａ、４６ｂ）は、前記ハウジング（６０）の外部で共軸に配置されており、かつ／または、少なくとも１つの前記共軸端子装置（５２）の複数の前記補助端子（４６ａ、４６ｂ）は、前記ハウジング（６０）の内部で共軸に配置されている、
   請求項１または２記載のパワー半導体モジュール（１０）。
4. 少なくとも１つの前記共軸端子装置（５２）の前記補助端子（４６ａ、４６ｂ）は、第１メタライゼーション層（４２、４８）と、前記電源電極（１８）がボンディングされているメタライゼーション層（２０）とは別の第２メタライゼーション層（４４、５０）と、に電気的に接続されており、
   前記第１メタライゼーション層（４２、４８）および前記第２メタライゼーション層（４４、５０）により、並んで延在する導体パスが形成される、
   請求項１から３までのいずれか１項記載のパワー半導体モジュール（１０）。
5. 少なくとも１つの前記共軸端子装置（５２）の前記補助端子（４６ａ、４６ｂ）は、前記パワー半導体モジュール（１０）の１つの基板（１２）上の３つのメタライゼーション層（４８、５０；５０、３０、２０）に電気的に接続されており、３つの前記メタライゼーション層（４８、５０；５０、３０、２０）は、互いに共軸に配置されている、
   請求項１から４までのいずれか１項記載のパワー半導体モジュール（１０）。
6. 少なくとも１つの前記共軸端子装置（５２）の前記補助端子（４６ａ、４６ｂ）は、前記ハウジング（６０）の内部の複数の導体および／またはメタライゼーション層（３６、４２、４４、４８、５０）に電気的に接続されており、複数の前記導体および／または前記メタライゼーション層（４２、４４）は、ワイヤボンド（６２）によって相互接続されており、
   前記ワイヤボンド（６２）は、１つの内側のワイヤボンド集合（６２ａ）と、２つの外側のワイヤボンド集合（６２ｂ）と、に分配されており、２つの前記外側のワイヤボンド集合（６２ｂ）は、前記内側のワイヤボンド集合（６２ａ）の、互いに反対の２つの側に配置されており、
   前記内側のワイヤボンド集合（６２ａ）は、前記ゲート電極（１６）に、または、複数の前記電源電極（１８）のうちの１つに電気的に相互接続されており、２つの前記外側のワイヤボンド集合（６２ｂ）は、複数の前記ゲート電極（１６）のうちの別の１つと、複数の前記電源電極（１８）のうちの１つと、に電気的に接続されている、
   請求項１から５までのいずれか１項記載のパワー半導体モジュール（１０）。
7. 前記ワイヤボンド（６２）により、異なる基板（１２、３８、４０）上の複数のメタライゼーション層が相互接続される、
   請求項６記載のパワー半導体モジュール（１０）。
8. 前記補助端子（４６ａ、４６ｂ）に電気的に相互接続されているメタライゼーション層（４８、５０）は、前記電源端子（２４）に電気的に相互接続されているメタライゼーション層（２０）と同じ基板（１２）上に形成されている、
   請求項１から７までのいずれか１項記載のパワー半導体モジュール（１０）。
9. 少なくとも１つの前記共軸補助端子装置（５２）は、少なくとも１つの第１、第２、第３および第４補助端子（４６）を有し、前記第１、第２、第３および第４補助端子（４６）は、順次に配置されており、これにより、前記第２補助端子は、前記第１補助端子と前記第３補助端子との間に配置されており、前記第３補助端子は、前記第２補助端子と前記４補助端子との間に配置されており、
   前記第１補助端子および前記第３補助端子は、前記ゲート電極（１６）に、または、複数の前記電源電極（１８）のうちの１つに電気的に相互接続されており、前記第２補助端子および前記第３補助端子は、複数の前記ゲート電極（１６）のうちの別の１つと、複数の前記電源電極（１８）うちの１つと、に電気的に接続されている、
   請求項１から８までのいずれか１項記載のパワー半導体モジュール（１０）。
10. 前記ハウジング（６０）は、プラスチック材料によって形成されており、前記ハウジング（６０）内には、少なくとも前記パワー半導体チップ（１４）と、前記電源端子（２４）と、前記補助端子（４６ａ、４６ｂ）と、が成形されている、
    請求項１から９までのいずれか１項記載のパワー半導体モジュール（１０）。
11. 前記電源端子（２４）および／または前記補助端子（４６ａ、４６ｂ）は、同じレベルで前記ハウジング（６０）から突出している、
    請求項１から１０までのいずれか１項記載のパワー半導体モジュール（１０）。
12. 前記補助端子（４６ａ、４６ｂ）は、曲げられており、これにより、前記補助端子（４６ａ、４６ｂ）の先端部（５６）は、前記補助端子（４６ａ、４６ｂ）が前記ハウジング（６０）から突出する方向に対して垂直方向を指し示している、
    請求項１から１１までのいずれか１項記載のパワー半導体モジュール（１０）。
13. 少なくとも２つの前記パワー半導体チップ（１４）は、前記電源端子（２４）および／または前記補助端子（４６ａ、４６ｂ）がボンディングされている基板（１２）にボンディングされている、
    請求項１から１２までのいずれか１項記載のパワー半導体モジュール（１０）。
14. 前記パワー半導体モジュール（１０）は、少なくとも２つの前記パワー半導体チップ（１４）がボンディングされているメイン基板（１２）と、前記メイン基板（１２）にボンディングされている第２の基板（３８、４０）と、を有し、
    前記第２の基板（４０）上のメタライゼーション層（４２、４４）は、少なくとも１つの前記共軸補助端子装置（５２）の前記補助端子（４６ａ、４６ｂ）に電気的に接続されている、
    請求項１から１３までのいずれか１項記載のパワー半導体モジュール（１０）。
15. 少なくとも２つのパワー半導体チップが、直流電流を交流電流に変換する１つ以上のハーフブリッジに電気的に相互接続されている、
    請求項１から１４までのいずれか１項記載のパワー半導体モジュール（１０）。

Images