JP2023512274A - 自由構成可能なパワー半導体モジュール - Google Patents

自由構成可能なパワー半導体モジュール Download PDF

Info

Publication number
JP2023512274A
JP2023512274A JP2022546497A JP2022546497A JP2023512274A JP 2023512274 A JP2023512274 A JP 2023512274A JP 2022546497 A JP2022546497 A JP 2022546497A JP 2022546497 A JP2022546497 A JP 2022546497A JP 2023512274 A JP2023512274 A JP 2023512274A
Authority
JP
Japan
Prior art keywords
semiconductor
board
power
chip
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022546497A
Other languages
English (en)
Other versions
JPWO2021152021A5 (ja
Inventor
シュダーラー，ユルゲン
キチン，スラボ
モーン，ファビアン
リーデル，ゲーアノート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd
Original Assignee
Hitachi Energy Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Energy Switzerland AG filed Critical Hitachi Energy Switzerland AG
Publication of JP2023512274A publication Critical patent/JP2023512274A/ja
Publication of JPWO2021152021A5 publication Critical patent/JPWO2021152021A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0262—Arrangements for regulating voltages or for using plural voltages
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/042—Stacked spaced PCBs; Planar parts of folded flexible circuits having mounted components in between or spaced from each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10151—Sensor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10196—Variable component, e.g. variable resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/222—Completing of printed circuits by adding non-printed jumper connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Combinations Of Printed Boards (AREA)
  • Power Conversion In General (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

パワー半導体モジュール（１０）は、少なくとも２つの半導体チップ（２４）を含む少なくとも１つの半導体ボード（１６）を含み、各半導体チップ（２４）は２つのパワー電極（２６、２８）を有し、パワー半導体モジュール（１０）はさらに、少なくとも２つの半導体チップ（２４）の上方で半導体ボード（１６）に取り付けられたアダプタボード（１４）を含み、アダプタボード（１４）は、半導体ボード（１６）から遠い方の側に、各半導体チップ（２４）のための端子エリア（４６）を含み、アダプタボード（１４）は、各端子エリア（４６）において、端子エリア（４６）に関連付けられた半導体チップ（２４）の各パワー電極（２６、２８）のためのパワー端子（４２）を提供し、各パワー端子（４２）は、端子エリア（４６）の下方の導電性の垂直ポスト（３４、３６）を介して、半導体チップ（２４）と電気的に接続される。

Description

発明の分野
この発明は、パワーエレクトロニクスの分野に関する。特に、この発明は、パワー半導体モジュールに関する。
発明の背景
マルチチップパワー半導体モジュールは通常、（ハーフブリッジ構成などの）定義されたトポロジのために設計されており、パワー半導体チップ同士が並列に接続されて制御されるため、チップの個々の情報を抽出することを可能にしないかもしれない。さまざまな個々のモジュールを使用することによって、複雑なトポロジを実現する必要がある。パワーモジュール端子は典型的には、（搭載温度およびチップ電流などの）チップ個々の診断信号の抽出を可能にしないかもしれない基本接続に制限されている。
ＵＳ ２０１７ ０７７ ０６８ Ａ１は、チップが接合される基板と、導電性ポストを介して基板と接続されるプリント回路基板とを有する、半導体モジュールを示す。
ＵＳ ２０１９／１５０ ２６８ Ａ１は、半導体モジュールを示す。半導体モジュールは、その上にスイッチング素子を有する２つの基板を有し、それらは垂直ポストを介して上方の回路基板と接続され、それは２つの基板を互いに接続する。回路基板は、垂直ポストに接続されたいくつかの導電性エリアを含む。
ＵＳ ２０１７／０４７ ９２３ Ａ１は、基板上に半導体スイッチを有するパワー半導体モジュールを示す。半導体スイッチの一方の電極は、ポストを介して基板の上方の回路基板と接続される。
ＵＳ ２０１７／１１２ ００５ Ａ１は、取外し可能なジャンパーを介して接続された複数のサブモジュールを含むパワー半導体モジュールに関する。取外し可能なジャンパーは、サブモジュールにおける１つ以上のパワー半導体スイッチ間の接続が再構成されることを可能にする。
発明の説明
この発明の目的は、設置面積が小さく、浮遊インダクタンスが低い、構成可能なパワー半導体モジュールを提供することである。
この目的は、独立請求項の主題によって達成される。さらなる例示的な実施形態が、従属請求項および以下の説明から明らかである。
この発明は、パワー半導体モジュールに関する。半導体モジュールは、２つ以上の半導体チップを互いに、およびモジュールのハウジングによって露出され得る端子に、機械的および電気的に相互接続するデバイスであり得る。ここおよび以下では、パワーという用語は、半導体モジュールおよび／または半導体モジュールのコンポーネントが１０Ａを上回る電流および／または１００Ｖを上回る電圧を処理する能力に関し得る。
この発明の一実施形態によれば、パワー半導体モジュールは、少なくとも２つの半導体チップを有する少なくとも１つの半導体ボードを含み、各半導体チップは２つのパワー電極を有する。半導体ボードは、半導体チップが基板の金属化層に接合された基板であり得る。半導体ボードは、半導体チップが取り付けられたプリント回路基板であり得る。
半導体チップは、トランジスタおよび／またはサイリスタなどの制御可能なデバイスであり得る。半導体チップのうちのいくつかがダイオードであるということもあり得る。半導体チップは、ＳｉまたはＳｉＣまたは別のワイドバンドギャップ材料ベースのものであり得る。半導体チップは、半導体ボードにおいて互いに並んで配置されてもよく、および／または、実質的に１層に配置されてもよい。
パワー電極は、エミッタおよびコレクタ、または、ソースおよびドレインであり得る。制御可能な半導体チップはまた、ゲート電極などの制御電極を含み得る。
この発明の一実施形態によれば、パワー半導体モジュールは、少なくとも２つの半導体チップの上方で半導体ボードに取り付けられたアダプタボードを含み、アダプタボードは、半導体ボードから遠い方の側に、各半導体チップのための端子エリアを含む。アダプタボードは、ハウジングを介して下方の半導体ボードに取り付けられてもよく、および／または、半導体ボードに電気的に接続されてもよい。アダプタボードは、一方（外）側に端子を含み、他方（内）側に半導体ボードへの電気的接続部を含む、プリント回路基板であり得る。
各半導体チップのために、端子エリアが、半導体エリアの上方に配置され得る。異なる半導体チップのための端子エリアは、等しく設計され得る。端子エリアは、半導体チップのすべての電極に、または少なくともパワー電極に個々に接続するための端子を提供し得る。半導体ボードおよびアダプタボードにおいて、半導体チップは、互いから電気的および／または直流的に絶縁されるということがあり得る。端子の接続のみが、半導体チップ間の電気的接続を生成し得る。
この発明の一実施形態によれば、アダプタボードは、各端子エリアにおいて、端子エリアに関連付けられた半導体チップの各パワー電極のためのパワー端子を提供する。オプションで、制御電極への、パワー電極への、および／または、半導体チップに関連付けられたセンサへの電気的接続のための１つ以上の補助端子も、端子エリアにおいて提供され得る。
一般に、端子は、さらに別の導体が取り付けられ得る導電素子であり得る。
アダプタボードは、半導体チップの上に配置されてもよく、および／または、半導体チップのすべての制御信号およびセンサ信号に接合されてもよい。アダプタボードは、フレキシブルなトポロジ構成および／または診断信号抽出を可能にし得る。
この発明の一実施形態によれば、端子エリアに関連付けられた半導体チップのための各パワー端子は、端子エリアの下方の（および／またはパワー端子の下方の）導電性の垂直ポストを介して、半導体チップと電気的に接続される。導電性のポストは、細長くまっすぐな金属体であり得る。垂直方向は、半導体ボードおよび／またはアダプタボードの延在によって定義される平面に直交し得る。垂直方向はまた、半導体チップが配置される平面に直交し得る。垂直ポストは、チップのパワー電極で、または、半導体ボードによって提供され、パワー電極に電気的に接続される導体エリアで、直接終わり得る。
端子エリアを用いて、モジュールにおける半導体チップは、並列、直列、ハーフブリッジなどといったすべての所望のトポロジで相互接続され得る。相互接続は、ジャンパーおよび／またはブリッジを用いて行なわれ得る。端子エリアの下方の垂直ポストにより、モジュールはコンパクトに設計され、高いパワー密度を有し、低い浮遊インダクタンスを有し得る。
ここで、「～の下方」という用語は、垂直方向に沿った、半導体ボードへの、端子エリアの投影を指し得る。コンポーネントが投影エリアにある場合、それは、端子エリアの下方にあると見なされ得る。
マルチチップパワー半導体モジュールは、各半導体チップのパワー電極およびオプションの制御電極すべての別々の接続を提供してもよく、半導体チップはすべて、互いから直流的に絶縁されて配置され得る。これは、さまざまなトポロジおよび／またはコンバータ・イン・パッケージを構成することを可能にし得る。その事例では、補助端子も提供される場合、これは、チップごとの高度な感知および制御を追加で可能にし得る。
異なるトポロジについての例は、いくつかのハーフブリッジの中間点が星形結線されたインターリーブトポロジ、多相トポロジ、ハーフブリッジトポロジ、フルブリッジトポロジ、および／またはマルチレベルトポロジ、たとえばＮＰＣブリッジなどである。また、たとえば制御された並列化を動作中に用いる適応型トポロジが可能であってもよく、それは、負荷プロファイルに関して効率を最適化するために使用され得る。
この発明の一実施形態によれば、アダプタボードは、端子エリアに関連付けられた半導体チップの端子エリアにおいて、少なくとも１つの補助端子を提供し、その補助端子は、端子エリアの下方の、および／または補助端子の下方の導電性の垂直ポストに接続される。補助端子は、パワー端子よりも小さくてもよく、および／または、より低い電流定格を有していてもよい。
この発明の一実施形態によれば、端子エリアに関連付けられた半導体チップは制御電極を含み、補助端子のうちの１つは、その導電性の垂直ポストを用いて、半導体チップの制御電極と電気的に接続される。垂直ポストは、半導体チップのゲート電極に直接接続され得る。
この発明の一実施形態によれば、半導体ボードは、端子エリアに関連付けられた半導体チップのためのセンサを含む。センサは、温度センサおよび電流センサのうちの１つであり得る。温度センサは、半導体チップの温度を感知し得る。（搭載電流ミラーなどの）電流センサは、半導体チップを通る負荷電流を感知し得る。センサは、端子エリアの下方に配置され得る。補助端子は、その導電性の垂直ポストを介して、センサに電気的に接続され得る。
この発明の一実施形態によれば、補助端子は、導電性の垂直ポストを介して、端子エリアに関連付けられた半導体チップのパワー電極と電気的に接続される。そのような補助端子はアダプタボードを介して導電性の垂直ポストと接続され、導電性の垂直ポストはまた、それぞれのパワー端子をそれぞれのパワー電極に接続するということもあり得る。
この発明の一実施形態によれば、パワー端子の各々は、少なくとも２つのプラグコネクタを有する。プラグコネクタは、さらに別のプラグコネクタと機械的および電気的に可逆接続されるように設計されたオスコネクタまたはメスコネクタであり得る。
アダプタボードは、異なる半導体チップのパワー電極を電気的に接続するための２つのプラグコネクタを相互接続するためのジャンパーコネクタを含む。ジャンパーコネクタは、ジャンパーと見なされ得る。
しかしながら、異なるチップのパワー端子が、ブリッジおよび／またはブリッジ相互接続部と見なされ得る金属ストリップ、回線、および／またはケーブルなどの接合された相互接続部と接続されることも可能であり得る。
この発明の一実施形態によれば、パワー端子、パワー端子のうちのいくつか、またはすべてのパワー端子は、それぞれの端子エリアの外側領域に配置され、外側領域は、アダプタボードの境界に配置される。１つ以上のプラグコネクタを含み得るパワー端子のこの部分は、パワー半導体モジュールの端子を接続するために使用され得る。
この発明の一実施形態によれば、少なくとも１つの補助端子は、端子エリアの内側領域に配置され、外側領域は、アダプタボードの境界と内側領域との間に配置される。同様にパワー端子の一部が配置される、第２の外側領域または中間領域があってもよい。第２の外側領域または中間領域は、第１の外側領域と内側領域との間に配置され得る。
内側領域およびオプションで第２の外側領域が、ゲートドライバボードによって覆われるということがあり得る。ゲートドライバボードはその場合、垂直相互接続部によって補助端子と接続され得る。
ゲートドライバボードは、パワー端子がジャンパーおよび／またはブリッジと相互接続される第２の外側領域を覆い得る。ゲートドライバボードを用いて、チップごとの制御および／または診断が行なわれ得る。制御電極と相互接続された補助端子に、制御信号が適用され得る。パワー電極および／またはセンサと相互接続された補助端子から、測定信号が受信され得る。
この発明の一実施形態によれば、端子エリアは、アダプタボード上に少なくとも１列で配置される。また、半導体チップは、端子エリアの下方に１列以上で配置され得る。たとえば、２つの列が、パワー半導体モジュールの中央垂直面に対して鏡面対称に配置され得る。
半導体ボードはどのように設計され得るかについて、いくつかの可能性がある。たとえば、半導体ボードは、金属化層を有する基板に基づいて、プリント回路基板に基づいて、および／または、ベースプレートに取り付けられたチップパッケージに基づいて設計され得る。
この発明の一実施形態によれば、半導体ボードは、少なくとも２つの半導体チップが接合される構造化金属化層を有する基板を含む。基板は、ポリマーおよび／またはセラミックスで作られてもよく、片面または両面が金属化層で覆われてもよい。また、分離された１つ以上のリードフレームが、基板として可能である。金属化層は、いくつかのエリアへと構造化され、すなわち分割されてもよく、いくつかのエリアは、１つ以上の半導体チップおよび／または垂直ポストを接続および／または接合するために使用され得る。
この発明の一実施形態によれば、垂直ポストはピンであり、ピンは、アダプタボードに接続され、半導体ボードによって提供された接触エリア上に押し込まれる。各垂直ポストのヘッドは、半導体ボードのそれぞれの接触エリアに接合されるということもあり得る。接触エリアは、半導体チップ自体の電極であってもよく、または、金属化層の一部によって提供されてもよい。
アダプタボードは、ピングリッドがその基板に接合されたプリント回路基板であり得る。ピングリッドによって、ピンおよび／または垂直ポストが提供され得る。ピングリッドは、半導体ボードに接合され得る。接合は、たとえば焼結、はんだ付け、または導電性接着剤接合によって、たとえばピン上の接着キャップによって実現され得る。
この発明の一実施形態によれば、半導体ボードは、各半導体チップのためのチップスケールパッケージを含む。各チップスケールパッケージは、少なくとも１つの半導体チップと、半導体チップに接続された垂直ポスト（たとえば、電気めっきされたバイアおよび再分配層）と、半導体チップおよび垂直ポストが埋め込まれる成形またはＰＣＢカプセル封入とを含み得る。各チップパッケージはまた、垂直ポストが電気的に接続される接合エリアを提供し得る。アダプタボードは、チップスケールパッケージの接合エリアに接合される。チップスケールパッケージは、モジュールの共通のベースプレートに取り付けられ得る。接合エリアは、すべて同じ平面に配置され得るチップスケールパッケージの上面上に提供され得る。
半導体チップは、たとえばはんだ付け、焼結、または導電性接着剤接合によってアダプタボードが接合され得る上側に接合エリアを有するチップスケールチップパッケージに予め実装され得る。
この発明の一実施形態によれば、アダプタボードおよび半導体ボードは、少なくとも２つの半導体チップが埋め込まれた多層回路基板によって提供される。半導体ボードのみが多層回路基板によって提供されるということもあり得る。どちらの場合も、垂直ポストは、多層回路基板の貫通バイアとして提供されてもよく、貫通バイアは、多層回路基板の複数の層を通過し得る。
多層回路基板は、いくつかのポリマー層と、それらの間および／または片側あるいは両側にある導電層とから作られてもよく、それらはともに積層される。半導体チップは、積層プロセス中に多層回路基板に埋め込まれ得る。
この発明の一実施形態によれば、パワー半導体モジュールは、アダプタボードに取り付けられたゲートドライバボードを含み、垂直ピンが、ゲートドライバボードを、アダプタボード上の補助端子と相互接続する。プリント回路基板であり得るゲートドライバボードは、半導体チップからの測定信号を処理してもよく、および／または、半導体チップに適用される制御信号を生成してもよい。ゲートドライバボードは、アダプタボード上／内に取り付けられ得る。
この発明の一実施形態によれば、ゲートドライバボードは、端子エリアのパワー端子の一部のみを、たとえば、内側領域におけるパワー端子のみを覆う。たとえば、ゲートドライバボードは、異なる半導体チップのパワー端子が相互接続される領域、および／または、補助端子が配置される領域を覆い得る。
要約すると、パワー半導体モジュールは、パワー端子およびオプションで補助端子を、モジュールの半導体チップのすべてに別々に提供する。露出された端子を用いて、各半導体チップは、工場でおよび／または使用時に個々に検査され得る。
垂直ポストにより、最小の基板面積で最大パワー密度に達することができ、ワイヤボンディングのための空間が必要とされず、対称的な熱拡散とより良好な信頼性とが達成され得る。さらに、垂直ポストは、低いインダクタンスと対称的な電磁設計とをもたらし得る。
この発明のこれらのおよび他の局面は、以下に説明される実施形態から明らかになり、当該実施形態を参照して解明されるであろう。
図面の簡単な説明
この発明の主題を、添付図面に示す例示的な実施形態を参照して、以下の文章においてより詳細に説明する。
この発明の一実施形態に従ったパワー半導体モジュールの上面図を概略的に示す図である。 この発明のさらに別の実施形態に従ったパワー半導体モジュールを通る断面を概略的に示す図である。 この発明の一実施形態に従ったパワー半導体モジュールの一部の上面図を概略的に示す図である。 この発明の一実施形態に従ったパワー半導体モジュールの一部の上面図を概略的に示す図である。 この発明のさらに別の実施形態に従ったパワー半導体モジュールを通る断面を概略的に示す図である。 この発明のさらに別の実施形態に従ったパワー半導体モジュールを通る断面を概略的に示す図である。 この発明のさらに別の実施形態に従ったパワー半導体モジュールを通る断面を概略的に示す図である。
図面で使用される参照符号、およびそれらの意味を、参照符号のリストに要約形式で列挙する。原則として、図面では、同一部分には同じ参照符号が与えられる。
例示的な実施形態の詳細な説明
図１は、ゲートドライバボード１２が取り付けられたパワー半導体モジュール１０の上面図を示し、一方、図２は、パワー半導体モジュール１０の断面図を示す。
図２に示すように、モジュール１０はゲートドライバボード１２から構成され、ゲートドライバボード１２はアダプタボード１４に取り付けられ、アダプタボード１４は、半導体ボード１６に取り付けられている。
半導体ボードは、ＤＢＣ（direct bonded copper：直接接合銅）基板またはＩＭＳ（insulated metal substrate：絶縁金属基板）といった、１つ以上の金属化層２０、２２を有する基板１８を含み得る。金属化層２０は、半導体ボード１６に対して互いから直流的に絶縁されたエリア２０ａ、２０ｂ、２０ｃへと構造化され得る。エリア２０ａ、２０ｂ、２０ｃ上で、半導体チップ２４が第１のパワー電極２６を用いて接合される。半導体チップ２４の各々の反対側は、第２のパワー電極２８と制御電極３０とを提供する。たとえば、半導体チップ２４は、トランジスタおよび／またはサイリスタなどのＳｉおよび／またはＳｉＣデバイスであり得る。
たとえば半導体チップ２４の温度および／または半導体チップ２４を通る電流を感知し得る１つ以上のセンサ３２が、半導体チップ２４に組込まれ、および／または取り付けられるということがあり得る。そのようなセンサ３２は、アダプタボード１４に面する接触エリア３３を提供し得る。また、電極２８、３０、および、チップ２４によって覆われていないエリア２０ａ、２０ｂ、２０ｃの一部も、アダプタボード１４に面する接触エリアと見なされ得る。１つ以上のセンサ３２は、それぞれの半導体チップ２４の搭載センサであってもよく、すなわち、それぞれの半導体チップ２４へと一体化されてもよい。
メタルコアＰＣＢおよび／またはフレキシブルＰＣＢなどのプリント回路基板であり得るアダプタボード１４は、半導体ボード１６に面する側に、導電性の垂直ポスト３４、３６、３８、４０を含む。ポスト３４、３６、３８、４０は、アダプタボード１４を半導体ボード１４の接触エリア２８、３０、３３と電気的に相互接続し得る。
図１に示される反対側に、アダプタボード１４は、パワー端子４２と補助端子４４とを含む。端子４２、４４は、それぞれの半導体チップ２４の上方に配置される端子エリア４６に配置される。図１では、たった１つの端子エリア４６と内部の端子とが描かれている。しかしながら、モジュール１０が端子エリア４６の２つの列４８を有することが示されている。
各端子エリア４６では、１つのパワー端子４２は、１つ以上のポスト３４を介して、それぞれのエリア２０ａ、２０ｂ、２０ｃおよび対応するパワー電極２６と電気的に接続され得る。１つのパワー端子４２は、１つ以上のポスト３６を介して、他方のパワー電極２８と直接、電気的に接続され得る。１つの補助端子４４は、ポスト３８を介して、制御電極３０と直接、電気的に接続され得る。１つの補助端子４４は、ポスト４０を介して、センサ３２と直接、電気的に接続され得る。１つの補助端子４４は、アダプタボード１４を介して、パワー電極２８、３０のうちの１つと接続されるということもあり得る。
半導体チップ２４は、異なる半導体チップ２４のパワー端子４４を相互接続するコネクタ５０を用いて、異なるトポロジになるよう相互接続され得る。パワー端子４４はプラグコネクタ５２を含むということ、および、コネクタ５０は、これらのプラグコネクタ５２に差し込まれ得るジャンパーコネクタであるということがあり得る。コネクタ５０は、それらの端でパワー端子４２と接合されるブリッジであるということもあり得る。コネクタ５０を用いて、モジュール１０内部の半導体チップは、直列、並列、ハーフブリッジなどといった異なるトポロジになるよう相互接続され得る。
各端子エリア４６は、補助端子４４が配置される内側領域４６ａと、パワー端子４２の内側部分が配置される中間領域４６ｂと、パワー端子４２の外側部分が配置される外側領域４６ｃとに分割され得る。
外側領域４６ｃはアダプタボード１４の境界に提供されてもよく、端子４２の外側部分（およびオプションで、この外側部分におけるプラグコネクタ５２）は、モジュール端子５４をパワー端子４２と接続するために使用され得る（図２参照）。
外側領域４６ｃと内側領域４６ａとの間の中間領域４６ｂにおける端子４２の内側部分（およびオプションで、この部分におけるプラグコネクタ５２）は、半導体チップ２４を互いに相互接続するために使用され得る。
内側領域４６ａでは、ゲートドライバボード１２が補助端子４４と接続され得る。
図２に戻って、補助端子は、ゲートドライバボード１２から突出するピン５６が差し込まれ得る圧入プラグを含み得る。ピン５６は、垂直ポスト３４、３６、３８、４０と同様に、ボード１２、１４、１６に対して垂直に整列され、および／または、ゲートドライバボード１２のアダプタボード１４に面する側から突出し得る。反対側に、ゲートドライバボード１２は、制御コンポーネント、センサ信号を評価するためのコンポーネント、および／または、コンデンサおよび抵抗器などの受動素子といった、ゲートドライバコンポーネント５８を含み得る。
ゲートドライバボード１２は、アダプタボード１４よりも小さくてもよく、および／または、端子エリア４６の内側領域４６ａおよび中間領域４６ｂにおいてアダプタボード１４のみを覆い得る。
図２はまた、アダプタボード１４と半導体ボード１６とが、アダプタボード１４および半導体ボード１６に貼り付けられ得るハウジング６０を介して、互いに機械的に相互接続され得ることを示す。
図３および図４は、異なる端子エリア４６の可能性を示す。一般に、パワー端子４２のプラグコネクタ５２は、平行な２列で配置され得る。また、補助端子４４は、パワー端子４２と平行であり得る１列で配置され得る。図１および図４に示すように、補助端子４４は、双方のパワー端子４４の隣に配置され得る。しかしながら、図３に示すように、補助端子４４はまた、パワー端子間に配置され得る。
図５は、ゲートドライバボード１２が、圧入プラグとして設計された補助端子４４に押し込まれ得るピン５６を有する圧入ピンアレイを有し得ることを示す。さらに、垂直ポスト３４、３６、３８、４０は、接触エリア２８、３０、３３に押し付けられるピンであり得る。そのようなピン３４、３６、３８、４０は、それぞれの接触エリア２８、３０、３３に焼結されるために適合されたヘッドおよび／またはキャップ６２を有し得る。たとえば、ピン３４、３６、３８、４０はＣｕで作られてもよく、Ａｇで作られた焼結キャップを有し得る。
アダプタボード１４と半導体ボード１６とハウジング６０との間のモジュール１０の内部は、ゲルで充填されてもよく、および／または、樹脂で埋め込まれてもよい。
図５のモジュールは、まずチップ２４を取り上げて基板１８上に配置し、次にそれらを金属化層２０に焼結することによって、製造され得る。その後、アダプタボード１４が整列され、ピン３４、３６、３８、４０が焼結され得る。その後、モジュールはカプセル封入され得る。最後に、たとえばモジュール１０の顧客が、ジャンパーコネクタ５０およびゲートドライバボード１２を押し込み得る。この製造は、埋め込みおよび／またはウェーハレベル処理が必要ないであろうという利益を有し得る。
図６は、半導体ボード１６が各半導体チップ２４のためのチップスケールパッケージ６４を含む、パワー半導体モジュール１０を示す。半導体ボード１６を形成するために、チップスケールパッケージ６４は、構造化金属化層２０を用いて基板１８に接合され得る。
各チップスケールパッケージ６４は、半導体チップ２４のうちの１つ以上と、半導体チップ２４に接続された垂直ポスト（電気めっきされたＣｕバイアおよび／または再分配層など）３４、３６、３８、４０と、半導体チップ２４および垂直ポスト３４、３６、３８、４０が埋め込まれる成形および／またはＰＣＢカプセル封入６６とを含み得る。各チップスケールパッケージはまた、チップパッケージをモジュール１０の基板１８に接合するためのリードフレームおよび／またはベースプレート６５を含み得る。
反対側で、各チップスケールパッケージ６４は、垂直ポスト３４、３６、３８、４０が電気的に接続される接合エリア６８を提供し得る。アダプタボード１４が次に、チップパッケージ６４の接合エリア６８に接合され得る。
たとえば、各チップスケールパッケージ６４には、搭載温度および電流センサを有する逆導通ＩＧＢＴ、フリーホイーリングダイオードを有するＩＧＢＴ、または、２つの平行なＳｉＣ ＭＯＳＦＥＴが収容され得る。
図５のモジュールは、まずチップスケールパッケージ６４を取り上げて基板１８上に配置し、次にそれらを金属化層２０に焼結することによって、製造され得る。その後、アダプタボード１４が整列され、接合エリアに接合され得る。最後に、たとえばモジュール１０の顧客が、ジャンパーコネクタ５０およびゲートドライバボード１２を押し込み得る。この製造は、ボードを整列させることに関する精度問題が存在しないであろうという利益と、さらなるカプセル封入が必要ないであろうという利益とを有し得る。
図６は、少なくとも２つの半導体チップ２４が埋め込まれた多層回路基板７０によってアダプタボード１４および半導体ボード１６が提供される、パワー半導体モジュール１０を示す。多層回路基板７０は、金属ベースプレート２２と、半導体チップ２４が接合されるリードフレーム７２とから作られ得る。金属層２２、７２間には、ポリマー絶縁層が配置され得る。多層回路基板７０の貫通バイアおよび金属化トラックによって、垂直ポスト３４、３６、３８、４０が提供され得る。
図６のモジュールは、半導体チップ２４を取り上げてリードフレーム７２に配置し、次にそれらをリードフレーム７２に焼結することによって、製造され得る。その後、金属層２２、７２間にＰＣＢ積層が配置されてもよく、アダプタボード１４の金属層だけでなく、貫通バイア３４、３６、３８、４０、端子４２、４４などといった他のコンポーネントも含まれてもよく、すべてがともに積層され得る。最後に、たとえばモジュール１０の顧客が、ジャンパーコネクタ５０およびゲートドライバボード１２を押し込み得る。この製造は、モジュールがかなり小さい高さを有し得るという利益と、ほんの少数の接合ステップおよび製造ステップしか必要ないであろうという利益とを有し得る。さらに、追加の基板１８は必要ないであろう。
この発明を図面および前述の説明において詳細に図示し説明してきたが、そのような図示および説明は、限定的ではなく例示的であると考えられるべきであり、この発明は、開示された実施形態に限定されない。開示された実施形態に対する他の変形例は、当該技術分野に精通し、請求されたこの発明を実践する当業者によって、図面、開示内容、および添付された請求項の研究から理解され、達成され得る。請求項において、「含む」という文言は他の要素またはステップを除外せず、また、単数は複数を除外しない。単一のプロセッサまたはコントローラまたは他のユニットが、請求項に記載されたいくつかの項目の機能を実現してもよい。互いに異なる従属請求項にある手段が記載されているという単なる事実は、これらの手段の組合せを有利に使用することができないということを示さない。請求項におけるどの参照符号も、範囲を限定するものとして解釈されるべきでない。
参照符号のリスト
１０ パワー半導体モジュール
１２ ゲートドライバボード
１４ アダプタボード
１６ 半導体ボード
１８ 基板
２０ 金属化層
２０ａ、２０ｂ、２０ｃ エリア
２２ 金属化層
２４ 半導体チップ
２６ 第１のパワー電極
２８ 第２のパワー電極
３０ 制御電極
３２ センサ
３３ 接触エリア
３４ 垂直ポスト
３６ 垂直ポスト
３８ 垂直ポスト
４０ 垂直ポスト
４２ パワー端子
４４ 補助端子
４６ 端子エリア
４６ａ、４６ｂ、４６ｃ 領域
４８ 列
５０ コネクタ
５２ プラグコネクタ
５４ モジュール端子
５６ ピン
５８ ゲートドライバコンポーネント
６０ ハウジング
６２ ヘッド、キャップ
６４ チップスケールパッケージ
６５ リードフレームおよび／またはベースプレート
６６ 成形および／またはＰＣＢカプセル封入
６８ 接合エリア
７０ 多層回路基板
７２ リードフレーム。

Claims (14)

  1. パワー半導体モジュール（１０）であって、
    少なくとも２つの半導体チップ（２４）を含む少なくとも１つの半導体ボード（１６）を含み、各半導体チップ（２４）は２つのパワー電極（２６、２８）を有し、前記パワー半導体モジュール（１０）はさらに、
    前記少なくとも２つの半導体チップ（２４）の上方で前記半導体ボード（１６）に取り付けられたアダプタボード（１４）を含み、前記アダプタボード（１４）は、前記半導体ボード（１６）から遠い方の側に、各半導体チップ（２４）のための端子エリア（４６）を含み、
    前記アダプタボード（１４）は、各端子エリア（４６）において、前記端子エリア（４６）に関連付けられた前記半導体チップ（２４）の各パワー電極（２６、２８）のためのパワー端子（４２）を提供し、
    各パワー端子（４２）は、前記端子エリア（４６）の下方の導電性の垂直ポスト（３４、３６）を介して、前記半導体チップ（２４）と電気的に接続され、
    前記パワー端子（４２）の各々は、少なくとも２つのプラグコネクタ（５２）を有し、
    前記アダプタボード（１４）は、異なる半導体チップ（２４）のパワー電極（２６、２８）を電気的に接続するための２つのプラグコネクタ（５２）を相互接続するためのジャンパーコネクタ（５０）を含む、パワー半導体モジュール（１０）。
  2. 前記アダプタボード（１４）は、前記端子エリア（４６）に関連付けられた前記半導体チップ（２４）のうちの少なくとも１つの前記端子エリア（４６）において、少なくとも１つの補助端子（４４）を提供し、その補助端子（４４）は、前記端子エリア（４６）の下方の導電性の垂直ポスト（３８、４０）に接続される、請求項１に記載のパワー半導体モジュール（１０）。
  3. 前記端子エリア（４６）に関連付けられた前記半導体チップ（２４）のうちの少なくとも１つは制御電極（３０）を含み、前記補助端子（４４）のうちの１つは、その導電性の垂直ポスト（３８）を用いて、前記半導体チップ（２４）の前記制御電極（３０）と電気的に接続される、請求項２に記載のパワー半導体モジュール（１０）。
  4. 前記半導体ボード（１６）は、前記端子エリア（４６）に関連付けられた前記半導体チップ（２４）のうちの少なくとも１つのためのセンサ（３２）を含み、
    補助端子（４４）は、その導電性の垂直ポスト（４０）を介して、前記センサ（３２）に電気的に接続される、請求項２または３に記載のパワー半導体モジュール（１０）。
  5. 前記センサ（３２）は、温度センサおよび電流センサのうちの１つである、請求項４に記載のパワー半導体モジュール（１０）。
  6. 補助端子（４４）は、導電性の垂直ポスト（３４、３６）を介して、前記端子エリア（４６）に関連付けられた前記半導体チップ（２４）のうちの少なくとも１つのパワー電極（２６、２８）と電気的に接続される、請求項２～５のいずれか１項に記載のパワー半導体モジュール（１０）。
  7. パワー端子（４２）は、それぞれの前記端子エリア（４６）の外側領域（４６ｃ）に配置され、前記外側領域（４６ｃ）は、前記アダプタボード（１４）の境界に配置される、先行する請求項のいずれか１項に記載のパワー半導体モジュール（１０）。
  8. 少なくとも１つの補助端子（４４）は、前記端子エリア（４６）の内側領域（４６ａ）に配置され、前記外側領域（４６ｃ）は、前記アダプタボード（１４）の前記境界と前記内側領域（４６ａ）との間に配置される、請求項７に記載のパワー半導体モジュール（１０）。
  9. 前記端子エリア（４６）は、前記アダプタボード（１４）上に少なくとも１列（４８）で配置される、先行する請求項のいずれか１項に記載のパワー半導体モジュール（１０）。
  10. 前記半導体ボード（１６）は、前記少なくとも２つの半導体チップ（２４）が接合される構造化金属化層（２０）を有する基板（１８）を含む、先行する請求項のいずれか１項に記載のパワー半導体モジュール（１０）。
  11. 前記垂直ポスト（３４、３６）はピンであり、前記ピンは、前記半導体ボード（１６）によって提供された接触エリア（２８、３０、３３）上に前記ピンが押し込まれるように、前記アダプタボード（１４）に接続され、
    各垂直ポスト（３４、３６）のヘッドは、前記半導体ボード（１６）のそれぞれの前記接触エリア（２８、３０、３３）に接合される、請求項１０に記載のパワー半導体モジュール（１０）。
  12. 前記半導体ボード（１６）は、各半導体チップ（２４）のためのチップスケールパッケージ（６４）を含み、
    各チップスケールパッケージ（６４）は、少なくとも１つの半導体チップ（２４）と、前記半導体チップ（２４）に接続された前記垂直ポスト（３４、３６）と、前記半導体チップ（２４）および前記垂直ポスト（３４、３６）が埋め込まれる成形カプセル封入（６６）とを含み、
    各チップパッケージ（６４）は、前記垂直ポスト（３４、３６）が電気的に接続される接合エリア（６８）を提供し、
    前記アダプタボード（１４）は、前記チップスケールパッケージ（６４）の前記接合エリア（６８）に接合される、請求項１～９のいずれか１項に記載のパワー半導体モジュール（１０）。
  13. 前記アダプタボード（１４）および前記半導体ボード（１６）は、前記少なくとも２つの半導体チップ（２４）が埋め込まれた多層回路基板（７０）によって提供され、
    前記垂直ポスト（３４、３６）は、前記多層回路基板（７０）の貫通バイアである、請求項１～９のいずれか１項に記載のパワー半導体モジュール（１０）。
  14. 前記アダプタボード（１４）に取り付けられたゲートドライバボード（１２）をさらに含み、
    垂直ピンが、前記ゲートドライバボード（１２）を、前記アダプタボード（１４）上の補助端子（４４）と相互接続し、
    前記ゲートドライバボード（１２）は、前記端子エリア（４６）の前記パワー端子（４２）の一部のみを覆う、先行する請求項のいずれか１項に記載のパワー半導体モジュール（１０）。
JP2022546497A 2020-01-30 2021-01-28 自由構成可能なパワー半導体モジュール Pending JP2023512274A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP20154510 2020-01-30
EP20154510.0 2020-01-30
PCT/EP2021/052004 WO2021152021A1 (en) 2020-01-30 2021-01-28 Free configurable power semiconductor module

Publications (2)

Publication Number Publication Date
JP2023512274A true JP2023512274A (ja) 2023-03-24
JPWO2021152021A5 JPWO2021152021A5 (ja) 2024-01-26

Family

ID=69423064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022546497A Pending JP2023512274A (ja) 2020-01-30 2021-01-28 自由構成可能なパワー半導体モジュール

Country Status (5)

Country Link
US (1) US20230116118A1 (ja)
EP (1) EP4097761A1 (ja)
JP (1) JP2023512274A (ja)
CN (1) CN115039222A (ja)
WO (1) WO2021152021A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021208772B4 (de) 2021-08-11 2024-05-16 Zf Friedrichshafen Ag Halbbrücke für einen Inverter zum Betreiben eines Elektrofahrzeugantriebs, Leistungsmodul umfassend mehrere Halbbrücken, Inverter, Verfahren zum Herstellen eines Inverters
DE102021208770A1 (de) 2021-08-11 2023-02-16 Zf Friedrichshafen Ag Halbbrücke für einen Inverter zum Betreiben eines Elektrofahrzeugantriebs, Leistungsmodul umfassend mehrere Halbbrücken, Inverter, Verfahren zum Herstellen eines Inverters
DE102021208767A1 (de) 2021-08-11 2023-02-16 Zf Friedrichshafen Ag Halbbrücke für einen Inverter zum Betreiben eines Elektrofahrzeugantriebs, Leistungsmodul umfassend mehrere Halbbrücken, Inverter, Verfahren zum Herstellen eines Inverters
DE102022209564A1 (de) 2022-09-13 2023-07-06 Zf Friedrichshafen Ag Leistungsmodul und verfahren zum montieren eines leistungsmoduls
DE102022211926A1 (de) 2022-11-10 2024-05-16 D + L Dubois + Linke Gesellschaft mit beschränkter Haftung Schweißgerät

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014185050A1 (ja) 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
CN105612690B (zh) 2014-04-14 2018-11-09 富士电机株式会社 半导体装置
JP6701641B2 (ja) 2015-08-13 2020-05-27 富士電機株式会社 半導体モジュール
US9839146B2 (en) 2015-10-20 2017-12-05 Cree, Inc. High voltage power module
CN110050339B (zh) * 2016-12-16 2023-12-22 日立能源有限公司 具有低栅极通路电感的功率半导体模块

Also Published As

Publication number Publication date
EP4097761A1 (en) 2022-12-07
CN115039222A (zh) 2022-09-09
US20230116118A1 (en) 2023-04-13
WO2021152021A1 (en) 2021-08-05

Similar Documents

Publication Publication Date Title
JP2023512274A (ja) 自由構成可能なパワー半導体モジュール
JP7162013B2 (ja) Ｄｃ端子の同軸配列を有するハーフブリッジモジュール
US9147585B2 (en) Method for fabricating a plurality of semiconductor devices
US7466020B2 (en) Power module
US10636732B2 (en) Power module based on multi-layer circuit board
JP6925279B2 (ja) パワーエレクトロニクスモジュール
US9147649B2 (en) Multi-chip module
US9275930B2 (en) Circuit device and method of manufacturing the same
US7829989B2 (en) Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
EP1172850A2 (en) Semiconductor device having at least three power terminals superposed on each other
US9468087B1 (en) Power module with improved cooling and method for making
US8450837B2 (en) Circuit device having an improved heat dissipitation, and the method of manufacturing the same
KR20120123254A (ko) 전력 공급 모듈 및 이의 패키징 및 집적 방법
KR20140032923A (ko) 와이어리스 모듈
KR101139657B1 (ko) 부회로들로 구성되는 전자 회로 및 그 제조 방법
CN110753996B (zh) 功率电子设备模块
CN108346651B (zh) 包括晶体管芯片、二极管芯片和驱动器芯片的半导体模块
US20070145576A1 (en) Power Semiconductor Circuit And Method Of Manufacturing A Power Semiconductor Circuit
US9935027B2 (en) Electronic device including a metal substrate and a semiconductor module embedded in a laminate
CN113140530A (zh) 包括连接到流体热沉的半导体封装的电子模块
US9490199B2 (en) Interposer with programmable matrix for realizing configurable vertical semiconductor package arrangements
WO2018007062A1 (en) Low-inductance power module design
JP4051027B2 (ja) パワー半導体デバイスモジュール
CN110148566B (zh) 一种堆叠结构的智能功率模块及其制造方法
CN117438403A (zh) 半导体封装和制造用于直立安装的半导体封装的方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240118

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20240130

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20240205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240301