CN112543994B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112543994B
CN112543994B CN201980048810.5A CN201980048810A CN112543994B CN 112543994 B CN112543994 B CN 112543994B CN 201980048810 A CN201980048810 A CN 201980048810A CN 112543994 B CN112543994 B CN 112543994B
Authority
CN
China
Prior art keywords
main
main terminal
terminals
terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980048810.5A
Other languages
English (en)
Other versions
CN112543994A (zh
Inventor
神谷広佑
田边龍太
佐野友久
长濑拓生
石野宽
大前翔一朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN112543994A publication Critical patent/CN112543994A/zh
Application granted granted Critical
Publication of CN112543994B publication Critical patent/CN112543994B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)

Abstract

半导体装置包括：至少一个半导体元件(30)，该半导体元件具有第一主电极(32)和在与第一主电极之间流过主电流的第二主电极(33)；以及主端子(60)，该主端子具有连接到第一主电极的第一主端子(60C)和连接到第二主电极的第二主端子(60E)，并且第一主端子和第二主端子的至少一方为多个，第一主端子和第二主端子在与半导体元件的厚度方向正交的一方向上以使侧面彼此相对的方式相邻配置。由在一方向上连续配置的三个以上的主端子构成主端子组(61)。构成主端子组的主端子各自的至少一部分在一方向上配置于从半导体元件的两端面(36、37)延长的延长线之间的区域(A1)内。

Description

半导体装置
相关申请的援引
本申请以2018年7月25日申请的日本专利申请号2018-139471号的申请为基础，在此援引其记载内容作为参照。
技术领域
本公开涉及一种半导体装置。
背景技术
专利文献1公开了一种构成上下臂电路的一个臂的半导体装置。该半导体装置包括：具有第一主电极和第二主电极的半导体元件；连接到第一主电极的第一主端子；以及连接到第二主电极的第二主端子。
现有技术文献
专利文献
专利文献1：日本专利JP2015-82614A
发明内容
半导体装置具有一个第一主端子和一个第二主端子。第一主端子和第二主端子在与半导体元件的厚度方向正交的一方向、具体在主端子的板宽方向上并排配置。第一主端子和第二主端子的板面彼此不相对，侧面彼此相对。虽然能通过如上所述的相对配置来减小主电路的配线电感，但是侧面相对于板面较小。期望进一步减小电感。
本发明的目的在于，在构成上下臂电路的一个臂的半导体装置中，比以往减小电感。
根据本发明的一方式，一种半导体装置，构成上下臂电路的一个臂，包括：至少一个半导体元件，该半导体元件具有第一主电极和在与第一主电极之间流过主电流的第二主电极；以及主端子，该主端子具有连接到第一主电极的第一主端子和连接到第二主电极的第二主端子，并且第一主端子和第二主端子的至少一方为多个，第一主端子和第二主端子在与半导体元件的厚度方向正交的一方向上以使侧面彼此相对的方式相邻配置。由在一方向上连续配置的三个以上的主端子构成主端子组。构成主端子组的主端子各自的至少一部分在一方向上配置于从半导体元件的两端面延长的延长线之间的区域内。
半导体装置具有多个第一主端子和第二主端子的至少一方，第一主端子和第二主端子在一方向上相邻配置。此外，相邻的第一主端子和第二主端子的侧面彼此相对。由于具有多个第一主端子和第二主端子的相对部分，因此能有效地减小电感。
构成主端子组的主端子各自的至少一部分在一方向上配置于从半导体元件的两端面延长的延长线之间的区域内。因此，能简化主端子与主电极之间的电流路径，由此能减小电感。
综上，根据本发明的半导体装置，与以往相比能减小电感。
根据本发明的另一方式，一种半导体装置，构成上下臂电路的一个臂，包括：多个半导体元件，该多个半导体元件分别具有第一主电极和在与第一主电极之间流过主电流的第二主电极，且至少包括第一半导体元件和第二半导体元件；以及主端子，该主端子具有连接到第一主电极的第一主端子和连接到第二主电极的第二主端子，并且第一主端子和第二主端子分别为多个，第一主端子和第二主端子在与半导体元件的厚度方向正交的一方向上以使侧面彼此相对的方式交替地配置。第一半导体元件和第二半导体元件在一方向上并排配置，并且在第一主端子与第二主端子之间互相并联连接。作为由在一方向上连续配置的两个以上的主端子构成的主端子组，具有第一组和第二组。构成第一组的主端子各自的至少一部分在一方向上配置于从第一半导体元件的两端面延长的延长线之间的区域内，构成第二组的主端子各自的至少一部分在一方向上配置于从第二半导体元件的两端面延长的延长线之间的区域内。
半导体装置分别具有多个第一主端子和第二主端子，第一主端子和第二主端子在一方向上交替地配置。此外，相邻的第一主端子和第二主端子的侧面彼此相对。由于具有多个第一主端子和第二主端子的相对部分，因此能有效地减小电感。
构成第一组的主端子各自的至少一部分在一方向上配置于从第一半导体元件的两端面延长的延长线之间的区域内。因此，能简化主端子与主电极之间的电流路径，由此能减小电感。构成第二组的主端子各自的至少一部分在一方向上配置于从第二半导体元件的两端面延长的延长线之间的区域内。因此，能简化主端子与主电极之间的电流路径，由此能减小电感。
综上，根据本发明的半导体装置，与以往相比能减小电感。
附图说明
可以通过参照了附图的下述详细说明来更明确本公开的上述以及其他目的、特征以及优点。附图如下所述。
图1是表示应用了第一实施方式的半导体装置的电力转换装置的简要结构的图。
图2是表示半导体装置的立体图。
图3是沿着图2的Ⅲ-Ⅲ线的剖视图。
图4是从主端子侧观察半导体装置的俯视图。
图5是相对于图2省略了密封树脂件的图。
图6是去掉引线框不需要的部分之前的立体图。
图7是表示IGBT和主端子的位置关系的俯视图。
图8是表示第一变形例的立体图。
图9是表示第二变形例的立体图。
图10是表示第三变形例的立体图。
图11是表示主端子的总电感的磁场解析结果的图。
图12是表示第四变形例的立体图。
图13是表示第五变形例的俯视图，与图7对应。
图14是表示第六变形例的俯视图，与图7对应。
图15是表示第二实施方式的半导体装置的俯视图，与图7对应。
图16是表示第三实施方式的半导体装置的俯视图，与图7对应。
图17是表示第七变形例的剖视图，与图3对应。
图18是沿图17的XVIII-XVIII线的剖视图。
图19是表示第四实施方式的半导体装置的沿图20的XIX-XIX线的剖视图。
图20是表示IGBT和主端子的位置关系的俯视图，与图7对应。
具体实施方式
参照附图对多个实施方式进行说明。在多个实施方式中，对功能上和/或结构上对应的部分标注相同的参照符号。在以下的说明中，将半导体原件的板厚方向表示为Z方向，并将与Z方向正交的一方向表示为X方向。此外，将与Z方向和X方向这两个方向正交的方向表示为Y方向。只要没有特别限定，将沿着由上述X方向和Y方向规定的XY面的形状设为俯视形状。
(第一实施方式)
(电力转换装置的简要结构)
图1所示的电力转换装置1装设于例如电动汽车、混合动力汽车。电力转换装置1构成为将从装设于车辆的直流电源2供给的直流电压转换为三相交流，并向三相交流方式的电动机3输出。电动机3作为车辆的行驶驱动源发挥作用。电力转换装置1也可以将由电动机3发电的电力转换为直流并使直流电源2充电。这样，电力转换装置1可以进行双向的电力转换。
电力转换装置1具有平滑电容器4和作为电力转换器的逆变器5。平滑电容器4的正极侧端子与直流电源2的高电位侧的电极即正极连接，负极侧端子与直流电源2的低电位侧的电极即负极连接。逆变器5将输入的直流电力转换为规定频率的三相交流并向电动机3输出。逆变器5将由电动机3发电的交流电力转换成直流电力。
逆变器5构成为包括相当于三相的上下臂电路。各相的上下臂电路的两个臂在正极侧的电源线即高电位电源线6与负极侧的电源线即低电位电源线7之间串联连接。在各相的上下臂电路中，上臂和下臂的连接点与通向电动机3的输出线8连接。
在本实施方式中，作为构成各臂的半导体元件，采用绝缘栅双极晶体管(以下，表示为IGBT)。半导体装置10包括IGBT30。用于回流的二极管即FWD35与IGBT30反向并联连接。一个臂由一个半导体装置10构成。IGBT30具有栅电极31。
此外，作为IGBT30，采用n通道型。在上臂中，IGBT30的集电极32与高电位电源线6连接。在下臂中，IGBT30的发射极33与低电位电源线7连接。此外，上臂中的IGBT30的发射极33和下臂中的IGBT30的集电极32相互连接。
电力转换装置1中除了上述平滑电容器4和逆变器5之外，还包括：使从直流电源2供给的直流电源升压的升压转换器、构成逆变器5、升压转换器的半导体元件的驱动电路、以及向驱动电路输出驱动指令的控制电路等。
(半导体装置的简要结构)
如图2～图7所示，半导体装置10包括：密封树脂件20、IGBT30、导电构件40、接线头50、主端子60以及信号端子70。另外，图5是相对于图2省略了密封树脂件20的图。图6示出了在密封树脂件20成型之后，且在去除系杆等引线框90不需要的部分之前的状态。图7是示出了IGBT30和主端子60的位置关系的俯视图，并且省略了密封树脂件20的一部分、导电构件40E和接线头50而示出。
密封树脂件20由例如环氧类树脂制成。密封树脂件20例如通过传递模塑法成型。如图2～图4所示，密封树脂件20在Z方向上具有一面21和与一面21相反的背面22。一面21和背面22例如是平坦面。密封树脂件20具有连接一面21和背面22的侧面。在本实施方式中，密封树脂件20俯视呈大致矩形形状。
作为半导体元件的IGBT30构成为Si、SiC、GaN等半导体基板(半导体芯片)。半导体装置10包括一个IGBT30。在本实施方式中，在IGBT30一体地形成有FWD35。即，作为IGBT30，采用RC(Reverse Conducting：反向传导)-IGBT。
IGBT30呈立式结构，以使主电流沿Z方向流动。虽然省略了图示，但是IGBT30具有上述栅极31。栅极31呈沟槽结构。如图3所示，IGBT30在自身的厚度方向即Z方向上，在一面侧具有集电极32，在与一面相反的背面侧具有发射极33。集电极32也兼作FWD35的阴极电极，发射极33也兼作FWD35的阳极电极。集电极32形成于一面的几乎整个表面上。发射极33形成于背面的一部分。集电极32和发射极33相当于主电极。此外，集电极32相当于第一主电极，发射极33相当于第二主电极。
如图3和图7所示，IGBT30在形成有发射极33的背面具有信号用的电极即焊盘34。焊盘34形成于与发射极33不同的位置。焊盘34与发射极33电气分离。焊盘34在Y方向上形成于与发射极33的形成区域相反一侧的端部。
在本实施方式中，IGBT30分别具有五个焊盘34。具体地，作为五个焊盘34，用于栅极、用于检测发射极33的电位的开尔文发射器、用于电流读出、用于检测IGBT30的温度的温度传感器(热敏二极管)的阳极电位、用于检测IGBT30的温度的温度传感器(热敏二极管)的阴极电位。在俯视呈大致矩形的IGBT30中，五个焊盘34一起形成于Y方向的一端侧并且在X方向上排列形成。
导电构件40将IGBT30和主端子60电中继。即，起到作为主电极的配线的作用。在本实施方式的导电构件40中，还起到使IGBT30的热量向半导体装置10的外部散热的作用。因此，导电构件40也被称为散热器。导电构件40通过至少使用Cu等金属材料而形成，以确保导电性和热传导性。
导电构件40以夹着IGBT30的方式成对设置。各导电构件40设置为在从Z方向投影时内置IGBT30。半导体装置10具有配置于IGBT30的集电极32侧的导电构件40C和配置于发射极33侧的导电构件40E，以作为一对导电构件40。导电构件40C使集电极32和后述的主端子60C电中继，导电构件40E使发射极33和后述的主端子60E电中继。
如图3、图5和图7所示，导电构件40C具有：在Z方向上厚壁的部分即主体部41C和比主体部41C薄壁的部分即延伸部42C。主体部41C具有基本恒定的平坦形状和基本恒定的厚度。主体部41C在Z方向上具有IGBT30侧的安装面43C和与安装面43C相反的散热面44C。延伸部42C在Y方向上从主体部41C的端部延伸。延伸部42C以使X方向的长度即宽度与主体部41C相同的方式在Y方向上延伸。延伸部42C的IGBT30侧的面与主体部41C的安装面43C大致共面，而与IGBT30相反的面被密封树脂件20密封。延伸部42C只要至少设于配置主端子60一侧的端部即可。在本实施方式中，在主体部41C的两端分别设置延伸部42C。在图7中，用双点划线表示主体部41C和延伸部42C的边界。
如图3和图5所示，导电构件40E具有：在Z方向上厚壁的部分即主体部41E和比主体部41E薄壁的部分即延伸部42E。主体部41E具有基本恒定的平坦形状和基本恒定的厚度。主体部41E在Z方向上具有IGBT30侧的安装面43E和与安装面43E相反的散热面44E。延伸部42E在Y方向上从主体部41E的端部延伸。延伸部42E以使X方向的长度即宽度与主体部41E相同的方式在Y方向上延伸。延伸部42E的IGBT30侧的面与主体部41E的安装面43E大致共面，而与IGBT30相反的面被密封树脂件20密封。延伸部42E只要至少设于配置主端子60一侧的端部即可。在本实施方式中，在主体部41E的两端分别设置延伸部52E。另外，在本实施方式中，采用共用部件作为导电构件40C、40E。
IGBT30的集电极32经由焊锡80连接到导电构件40C的主体部41C的安装面43C。作为连接方法，不限于锡焊接合。导电构件40C的大部分被密封树脂件20覆盖。导电构件40C的散热面44C从密封树脂件20露出。散热面44C与一面21大致共面。导电构件40C的表面中的除了与焊锡80连接的连接部、散热面44C以及与主端子60相连的部分以外的部分被密封树脂件20覆盖。
接线头50夹在IGBT30与导电构件40E之间。接线头50呈大致长方体，其俯视形状(俯视呈大致矩形)与发射极33基本一致。由于接线头50位于IGBT30的发射极33和导电构件40E的导电、热传导路径的中途，因此为了确保导电性和热传导性，至少使用Cu等金属材料形成接线头50。接线头50与发射极33相对配置，并且经由焊锡81和发射极33连接。作为连接方法，不特别限定于锡焊接合。接线头50也可以构成为后述的引线框90的一部分。
IGBT30的发射极33经由焊锡82与导电构件40E的主体部41E的安装面43E电连接。具体地，导电构件40E和接线头50经由焊锡82连接。此外，发射极33和导电构件40E经由焊锡81、接线头50和焊锡82电连接。导电构件40E也大部分被密封树脂件20覆盖。导电构件40E的散热面44E从密封树脂件20露出。散热面44E与背面22大致共面。导电构件40E的表面中的除了与焊锡82连接的连接部、散热面44E以及与主端子60相连的部分以外的部分被密封树脂件20覆盖。
主端子60是用于将半导体装置10和外部设备电连接的外部连接端子中的流过主电流的端子。半导体装置10包括多个主端子60。主端子60与对应的导电构件40相连。可以通过对相同的金属构件进行加工，使主端子60和对应的导电构件40一体地设置，还可以通过连接使作为分体构件的主端子60与导电构件40相连。在本实施方式中，如图6所示，主端子60和信号端子70一起构成为引线框90的一部分，并且是与导电构件40分体的构件。如图3所示，主端子60在密封树脂件20的内部与对应的导电构件40相连。
如图3和图4所示，各个主端子60从对应的导电构件40沿Y方向延伸，并从密封树脂件20的一个侧面23向外部突出。主端子60在密封树脂件20的内外延伸。主端子60是与IGBT30的主电极电连接的端子。半导体装置10具有与集电极32电连接的主端子60C和与发射极33电连接的主端子60E，以作为主端子60。主端子60C相当于第一主端子，主端子60E相当于第二主端子。主端子60C也被称为集电极端子，主端子60E也被称为发射极端子。
主端子60C与导电构件40C相连。具体地，主端子60C经由焊锡83连接到延伸部42C之一的IGBT30侧的面。作为连接方法，不特别限定于锡焊接合。主端子60C从导电构件40C沿Y方向延伸，并从密封树脂件20的侧面23向外部突出。主端子60E与导电构件40E相连。具体地，主端子60E经由焊锡84连接到延伸部42E之一的IGBT30侧的面。作为连接方法，不特别限定于锡焊接合。如图3和图4所示，主端子60E从导电构件40E沿与主端子60C相同的方向即Y方向延伸，并从与主端子60C相同的侧面23向外部突出。在后面详细说明主端子60C、60E。
信号端子70连接到对应的IGBT30的焊盘34。半导体装置10具有多个信号端子70。在本实施方式中，信号端子70经由接合线85连接到对应的IGBT30的焊盘34。信号端子70在密封树脂件20的内部和接合线85连接。连接到各焊盘34的五个信号端子70分别沿Y方向延伸，并从密封树脂件20的与侧面23相反的侧面24向外部突出。信号端子70如上所述地构成为引线框90的一部分。另外，也可以通过对相同的金属构件进行加工，使信号端子70和主端子60C一起与导电构件40C一体地设置。
另外，如图6所示，引线框90在切割前的状态下具有外周框部91和系杆92。主端子60和信号端子70中的每一个经由系杆92固定于外周框部91。在密封树脂件20成型后，去除外周框部91、系杆92等引线框90不需要的部分，从而使主端子60和信号端子70电气分离，进而获得半导体装置10。作为引线框90，可以采用厚度恒定的构件、或者局部厚度不同的异形构件。
在如上所述地构成的半导体装置10中，通过密封树脂件20将IGBT30、各导电构件40的一部分、接线头50、各主端子60的一部分、以及各信号端子70的一部分一体地密封。即，构成一个臂的元件被密封。因此，半导体装置10也被称为一合一型封装。
此外，导电构件40C的散热面44C与密封树脂件20的一面21大致共面。此外，导电构件40E的散热面44E与密封树脂件20的背面22大致共面。半导体装置10呈散热面44C、44E均从密封树脂件20露出的双面散热结构。例如，可以通过将导电构件40和密封树脂件20一起切削加工来形成上述半导体装置10。此外，也可以通过以使散热面44C、44E与使密封树脂件20成型的模具的型腔壁面接触的方式使密封树脂件20成型来形成半导体装置10。
(主端子细节)
主端子60具有多个主端子60C、60E的至少一方。主端子60C和主端子60E以使板面彼此没有相对而侧面彼此相对的方式在主端子60的板宽方向即X方向上排列配置。半导体装置10具有多个由相邻的主端子60C、60E形成的侧面相对部。板面是主端子60的表面中的主端子60的板厚方向上的面，侧面是连接板面的面并且是沿着主端子60的延伸方向的面。主端子60的其他表面是延伸方向上的两个端面，即突出前端面和后端面。只要构成侧面相对部的侧面的至少一部分在主端子60的板厚方向上相对即可。例如，也可以设置成在板厚方向上错开。但是，整个面相对会更有效。
板宽方向与IGBT30的板厚方向即Z方向正交，板宽方向(X方向)相当于一方向。主端子60的侧面是面积比板面小的面。主端子60C、60E配置成互相相邻。由于互相相邻，在分别具有多个主端子60C、60E的结构中，主端子60C和主端子60E交替地配置。主端子60C、60E按顺序配置。
如图7所示，通过在X方向上连续配置的三个以上的主端子60构成主端子组61。如上所述，主端子60C、60E相邻配置，主端子组61包括主端子60C、60E这两者，并且构成为包括多个主端子60C、60E的至少一方。构成主端子组61的各主端子60的至少一部分配置于规定的区域A1内。区域A1是在X方向上在延长线L1与延长线L2之间的区域，上述延长线L1从IGBT30的一方的端面36假想地延长，上述延长线L2从与端面36相反的端面37假想地延长。在X方向上，延长线L1、L2之间的长度与IGBT30的宽度、即元件宽度一致。
在本实施方式中，主端子60C、60E在全长上沿相同的方向(Y方向)延伸。主端子60俯视呈一条直线，且不具有向X方向延伸的部分。主端子60C的厚度比主体部41C薄，例如与延伸部42C的厚度基本相同。主端子60E的厚度比主体部41E薄，例如与延伸部42E的厚度基本相同。主端子60的厚度在全长上基本恒定，主端子60C、60E的厚度基本相同。主端子60的宽度W1在全长上基本恒定，主端子60C、60E的宽度相同。此外，对于所有主端子60，在X方向上相邻的主端子60的间隔P1也相同。间隔P1也被称为端子间间距。
各主端子60在密封树脂件20内具有两处弯曲部。由此，主端子60在ZY平面上呈大致曲柄状。在主端子60中，比上述弯曲部更靠前端的部分呈平板状，该平板状部分的一部分从密封树脂件20突出。如图3和图4所示，在从密封树脂件20突出的突出部分即上述平板状部分中，主端子60C、60E在Z方向上配置于基本相同的位置。此外，在平板状部分中，主端子60C、60E的板厚方向与Z方向大致一致。由此，主端子60C的侧面和主端子60E的侧面在Z方向的几乎整个区域上相对。此外，主端子60C、60E的平板状部分的延伸长度基本相同，并且在Y方向上配置于基本相同的位置。由此，主端子60C、60E的侧面在平板状部分中以几乎整个表面相对。
如图2、图5～图7所示，半导体装置10包括奇数个主端子60、具体包括九个主端子60。其中四个是主端子60C，其余五个是主端子60E。主端子60C、60E在X方向上交替地配置，由此半导体装置10具有八个侧面相对部。在X方向两端配置有主端子60E，由除了两端的主端子60E之外的七个主端子60构成主端子组61。主端子组61由奇数个(7个)主端子60构成，具体由四个主端子60C和三个主端子60E构成。未构成主端子组61的两个主端子60E的各自的整体在X方向上配置于区域A的外侧。构成主端子组61的主端子60比未构成主端子组61的主端子60多。
构成主端子组61的七个主端子60中的位于两端的两个主端子60C各自的一部分在X方向上配置于区域A1内。其余五个主端子60各自的整体在X方向上配置于区域A1内。这样，构成主端子组61的一部分主端子60各自的整体配置于区域A1内，其余主端子60各自的一部分配置于区域A1内。尤其在本实施方式中，构成主端子组61的多个(五个)主端子60各自的整体配置于区域A1内。
如上所述，主端子60C、60E的宽度W1相同，并且对于所有主端子60，主端子60C、60E的间隔P1也相同。此外，奇数个主端子60中的在X方向上配置于正中间(中央)的主端子60E的宽度的中心位于穿过IGBT30的中心的中心线CL上。这样，主端子60C、60E配置为在X方向上相对于穿过IGBT30的中心的中心线CL线对称。另外，多个主端子60C配置为相对于中心线CL线对称，多个主端子60E配置为相对于中心线CL线对称。此外，构成主端子组61的奇数个主端子60也配置为相对于中心线CL线对称。中心线CL的延伸方向与Z方向和X方向正交。
如上所述，本实施方式的半导体装置10具有多个主端子60C、60E的至少一方，主端子60C、60E在X方向上相邻地配置。此外，相邻的主端子60C、60E的侧面彼此相对。在主端子60C、60E处，主电流的方向相反。这样，主端子60C、60E配置为使流过主电流时产生的磁通彼此抵消。因此，能减小电感。尤其在本实施方式中，由于具有多个主端子60C、60E的侧面相对部，所以可以有效地减小电感。由于使多个相同类型的主端子60并排，因此可以减小电感。
此外，由连续配置的至少三个主端子60构成主端子组61。构成主端子组61的主端子60各自的至少一部分在X方向上配置于从IGBT30的两端面36、37延长的延长线L1、L2之间的区域A1内。即，多个侧面相对部配置于区域A1内。由此，能简化构成主端子组61的主端子60与IGBT30的主电极之间的电流路径，具体能缩短电流路径。因此，能减小电感。
综上，根据本实施方式的半导体装置10，与以往相比能减小主电路配线的电感。另外，也可以是，多个主端子60以使侧面彼此相对的方式在X方向上排列配置，具有多个主端子60C、60E的至少一方，由至少三个主端子60构成主端子组61，在一部分中相同类型的主端子60连续配置。由此，由于多个主端子60C、60E的至少一方并排，因此能减小电感。此外，由于具有主端子组61，因此能简化构成主端子组61的主端子60与IGBT30的主电极之间的电流路径。由此，能减小电感。因此，能起到等同于本实施方式的效果。然而，如本实施方式所示，将主端子60C、60E相邻配置时能通过抵消磁通的效果进一步减小电感。
在主端子组61中，在简化电流路径这方面，与仅一部分配置于区域A1的主端子60相比，更优选在X方向上整体配置于区域A1内的主端子60。根据本实施方式，构成主端子组61的一部分主端子60各自的整体配置于区域A1内，其余主端子60各自的一部分配置于区域A1内。由于主端子组61包括对于简化电流路径更有效的主端子60，因此可以有效地减小电感。尤其在本实施方式中，包括整体配置于区域内的多个主端子60。由于包括对于简化电流路径更有效的多个主端子60，因此可以更有效地减小电感。
在本实施方式中，主端子60的数量是奇数。在奇数的情况下，容易在X方向上具有对称性，并且可以抑制主端子60与IGBT30之间的电流路径的偏置。此外，无论从一面21侧观察还是从背面22侧观察，主端子60在X方向上的排列顺序均相同。因此，能提高半导体装置10的配置的自由度。
尤其在本实施方式中，主端子60C、60E配置为在X方向上相对于IGBT30的中心线CL线对称。由此，IGBT30的主电流以相对于中心线CL线对称的方式流动。主电流在中心线CL的左右基本均匀地流动。因此，能进一步减小电感。此外，能抑制局部发热。
虽然在本实施方式中，作为奇数个主端子60示出了九个主端子60的例子，但是不限定于此。例如也可以像图8～图10所示的变形例那样地构成。在图8～图10中，为了方便，省略了密封树脂件20和信号端子70的图示。在图8～图10中，为了方便，省略区域A1的图示，并示出了规定区域A1的延长线L1、L2。
在图8所示的第一变形例中，半导体装置10包括三个主端子60，具体包括一个主端子60C和两个主端子60E。即，具有两个侧面相对部。此外，由所有主端子60构成主端子组61。配置于正中间的主端子60C整体在X方向上配置于上述区域A1，两端的主端子60E各自的一部分配置于区域A1。
在图9所示的第二变形例中，半导体装置10包括五个主端子60，具体包括两个主端子60C和三个主端子60E。即，具有四个侧面相对部。此外，由所有主端子60构成主端子组61。两端的主端子60E各自的一部分配置于区域A1，其余三个主端子60均整体配置于区域A1。
在图10所示的第三变形例中，半导体装置10包括七个主端子60，具体包括三个主端子60C和四个主端子60E。即，具有六个侧面相对部。此外，由所有主端子60构成主端子组61。两端的主端子60E各自的一部分配置于区域A1，其余五个主端子60均整体配置于区域A1。
图11示出了对半导体装置10包括的主端子的总电感进行磁场解析的结果。在该磁场解析(仿真)中，将导电构件40的X方向的长度(宽度)设为17mm，将主端子60的间隔P1设为1.0mm。此外，在构成上述半导体装置10的主端子60中，将宽度W1设为彼此相等。例如，在具有三个主端子60的结构的情况下，在图11中示为三端子。在图11中，作为比较例示出了仅具有两个主端子的结构(两端子)。九端子示出了与本实施方式所示的结构(参照图7)相同的配置的结果。同样地，三端子、五端子、七端子分别是与第一变形例(参照图8)、第二变形例(参照图9)、第三变形例(参照图10)所示的结构相同的配置的结果。
随着端子数量增加，每个端子的宽度变窄并且电感(自感)变大。然而，由于侧面相对部增加并且构成主端子组61的主端子60的数量也随着端子数量增加而增加到规定的端子数量，因此能减小电感。三端子、五端子和七端子如图8～图10所示，由所有主端子60构成主端子组61。即，所有主端子60配置于区域A1内。此外，如图7所示，对于九端子，由七个主端子60构成主端子组61。
根据图11的结果，显然，由于包括由三个以上主端子60构成的主端子组61，因此能在抑制体积增大的同时，使主端子的总电感小于比较例。认为这是因为在三端子以上的情况下，上述电感减小的效果超过了由于宽度减少导致的电感增加的效果，从而使电感减小。显然，尤其当设为包括由五个以上主端子60形成的主端子组61的结构时，与比较例相比能将电感减小到一半以下，即能有效地减小电感。
另外，九端子包括如上所述地构成主端子组61的七个主端子60和配置于区域A1的外部的两个主端子60。这样，虽然两个主端子60处于区域A1的外部，但是比未构成主端子组61的主端子60多的主端子60、即大部分主端子60配置于区域A1。此外，侧面相对部的数量也比七端子的侧面相对部多两个。因此，示出了比七端子低的电感。
根据上述实施方式和变形例，虽然示出了主端子60E配置于两端的结构、即主端子60E比主端子60C多的结构的例子，但是不限定于此。也可以构成为，在奇数个主端子60的情况下，使主端子60C比主端子60E多。
虽然示出了在所有主端子60中，从密封树脂件20突出的突出部分的长度相等的例子，但是不限定于此。考虑到与母线等的连接性，也可以使相邻的主端子60C、60E的突出部分的长度不同。例如在图12所示的第四变形例中，使主端子60C比主端子60E长。
在图13所示的第五变形例中，数量较少的主端子60C的截面积比数量较多的主端子60E的截面积大，由此，使主端子60C的总阻抗和主端子60E的总阻抗基本一致。因此，能抑制数量较少的主端子60C的发热。虽然在图13中，通过增加宽度来使主端子60C的截面积大于主端子60E的截面积，但是也可以使主端子60C的厚度比主端子60E厚。此外，也可以对宽度和厚度这二者进行调节。在图13中，使数量较少的主端子60C的延伸方向的长度比主端子60E的延伸方向的长度长。由于较长的一方的截面积更大，因此能确保主端子60的刚度。虽然在图12和图13中示出了七端子的例子，但是不限定于此。
虽然示出了在从密封树脂件20突出的突出部分中，相邻的主端子60C、60E在延伸方向的全长相对的例子，但是不限定于此。也可以构成为在突出部分的一部分处，侧面彼此没有相对。例如也可以构成为，在主端子60C、60E的至少一方中，突出前端部分弯曲，由此在突出前端部分处不相对。即使延伸长度相等，也能提高和母线等的连接性。然而，会使减小电感的效果降低。
虽然示出了在主端子60的数量为奇数的情况下，构成主端子组61的主端子60的数量也为奇数的例子，但是不限定于此。也可以由偶数个(四个以上)主端子60构成主端子组61。
半导体装置10只要包括至少一个IGBT30即可。例如也可以在包括多个IGBT30且上述IGBT30在主端子60C、60E之间互相并联连接的结构中，对各IGBT30应用上述主端子60的配置。
也可以像图14所示的第六变形例那样，构成主端子组61的所有主端子60各自的整体配置于区域A1内。能进一步简化与IGBT30的主电极之间的电流路径。在图14中，由七个主端子60中的五个主端子60构成主端子组61。此外，构成主端子组61的五个主端子60各自的整体配置于区域A1内。
(第二实施方式)
本实施方式可以参照先前实施方式。因此，对于与先前实施方式所示的半导体装置10共用的部分，省略其说明。
在先前实施方式中，示出了半导体装置10包括奇数个(三个以上)主端子60的例子。与此相对，本实施方式的半导体装置10包括偶数个(四个以上)主端子60。除此之外的结构与先前实施方式相同。
在图15所示的例子中，半导体装置10包括四个主端子60，具体包括两个主端子60C和两个主端子60E。主端子60C和主端子60E交替配置。四个主端子60的宽度W1和厚度分别彼此相等。即，与延伸方向正交的截面积彼此相等。此外，四个主端子60的Y方向的延伸长度也彼此相等。
此外，由所有主端子60构成主端子组61。配置于两端的两个主端子60C、60E的各自的一部分在X方向上配置于区域A1内。配置于正中间的两个主端子60C、60E的各自的整体在X方向上配置于区域A1内。
通过如上所述地构成的半导体装置10，也能发挥等同于先前实施方式的效果。具体地，由于具有多个主端子60C、60E的侧面相对部，因此能有效地减小电感。此外，由于具有主端子组61，因此能简化构成主端子组61的主端子60与IGBT30的主电极之间的电流路径，从而减小电感。综上，与以往相比能减小主电路配线的电感。图11也示出了四端子的结果。根据图11的结果，显然，在四端子的情况下，也能在抑制体积增大的同时，使主端子的总电感小于比较例。
在本实施方式中，由于由所有主端子60构成主端子组61，因此能有效地减小电感。另外，当主端子60的数量是偶数时，只要由连续配置的三个以上主端子60构成主端子组61即可。因此，也可以构成为在包括四个主端子60的结构中，由三个主端子60构成主端子组61，其余一个主端子60配置于区域A1的外部。这样，在主端子60的数量是偶数的情况下，也可以由奇数个(三个以上)主端子60构成主端子组61。
在本实施方式中，由于主端子60的数量是偶数，且主端子60C和主端子60E的数量相同，因此流过主端子60C和主端子60E的主电流相等，由此能抑制发热不均。尤其在本实施方式中，主端子60C、60E的延伸长度相等，并且截面积也相等，由此，使主端子60C和主端子60E的阻抗基本相等。因此，能有效地抑制发热不均。
虽然作为主端子60的数量示出了四个主端子60的例子，但是不限定于此。只要是四个以上的偶数即可。例如也可以构成为包括六个主端子60，或者构成为包括八个主端子60。
也可以如先前实施方式的第四变形例、第五变形例所示，使相邻的主端子60C、60E中的突出部分的长度不同。此外，也可以使主端子60C、60E中的突出部分的长度较长的一方的截面积比较短的一方的截面积大。由此，能确保刚度。此外，能使主端子60C和主端子60E的阻抗一致。也可以如先前实施方式所记载的那样，构成为在突出部分的一部分处，侧面彼此没有相对。
(第三实施方式)
本实施方式可以参照先前实施方式。因此，对于与先前实施方式所示的半导体装置10共用的部分，省略其说明。
在本实施方式中，作为引线框的一部分，还包括与主端子60C、60E的至少一方一起设置的连结部，在主端子60C、60E的至少一方中，通过连结部使相同的主端子彼此连结。
在图16所示的例子中，半导体装置10包括五个主端子60，具体包括两个主端子60C和三个主端子60E。此外，上述引线框90具有将主端子60E彼此连结的连结部86。对于从密封树脂件20突出的长度，主端子60E的突出长度比主端子60C长，并且连结部86将主端子60E的突出前端部分连结。连结部86在X方向上延伸，在Y方向上与主端子60C分开设置。连结部86在Z方向上配置于与主端子60C、60E的突出部分相同的位置。
这样，当通过连结部86将电位相同的主端子60(主端子60E)连结时，能减少与母线等的连接点。即，能提高连接性。尤其在图16中，将数量较多的主端子60E连结。由此，在相同的引线框90包括主端子60C、60E以及连结部86的结构中，能进一步减少连接点。
另外，也可以代替主端子60E，通过连结部86将主端子60C连结。也可以将主端子60C、60E中数量较少的一方连结。主端子60的数量和配置不限定于图16所示的例子。当仅在主端子60C、60E的一方设置连结部86时，也可以将连结部86如上所述地设于与主端子60C、60E的突出部分相同的平面。也可以与包括偶数个主端子60的结构进行组合。
此外，也可以通过连结部将各主端子60C、60E连结。在图17和图18所示的第七变形例中，导电构件40C、40E具有主体部41C、41E，不具有延伸部42C、42E。此外，在相同的引线框配置有导电构件40C、主端子60C和信号端子70。此外，在与包括主端子60C的引线框不同的引线框配置有导电构件40E和主端子60E。主端子60C、60E从对应的导电构件40C、40E延伸。图18是沿着图17的XVIII-XVIII的半导体装置10的剖视图。
在第七变形例中，在主端子60C侧的引线框设有连结部86C，在主端子60E侧的引线框设有连结部86E。然后，通过连结部86C使主端子60C彼此在突出前端部处连结。此外，通过连结部86E使主端子60E彼此在突出前端部处连结。主端子60C、60E在突出部分具有弯曲部，由此，使连结部86C、86E在Z方向上分开。即，连结部86C、86E在Z方向上配置于互相不同的位置。因此，即使延伸长度相同，也能通过连结部86C、86E将主端子60C、60E分别连结。此外，能进一步减少连接点的数量。
(第四实施方式)
本实施方式可以参照先前实施方式。因此，对于与先前实施方式所示的半导体装置10共用的部分，省略其说明。
本实施方式的半导体装置10包括多个IGBT30，上述IGBT30在主端子60C、60E之间互相并联连接。即，半导体装置10由并联连接有一个臂的多个IGBT30构成。在图19和图20所示的例子中，半导体装置10包括相当于第一半导体元件的IGBT30a和相当于第二半导体元件的IGBT30b，以作为IGBT30。另外，图19是与图20所示的XIX-XIX线对应的半导体装置10的剖视图。
IGBT30a、30b的集电极32连接到相同的导电构件40C的安装面43C。此外，IGBT30a、30b的发射极33经由单独配置的接线头50连接到相同的导电构件40E的安装面43E。在本实施方式中，两个IGBT30a、30b呈彼此基本相同的俯视形状、具体呈俯视大致矩形形状，并且具有彼此基本相同的大小和基本相同的厚度。IGBT30a、30b在Z方向上位于基本相同的高度，并且在X方向上横向排列配置。
在本实施方式中，通过在X方向上连续配置的两个以上的主端子60构成主端子组62。半导体装置10具有与IGBT30a对应的主端子组62a和与IGBT30b对应的主端子组62b，以作为主端子组62。主端子组62a相当于第一组，主端子组62b相当于第二组。
构成主端子组62a的主端子60各自的至少一部分在X方向上配置于从IGBT30a的两端面36a、37a延长的延长线L1a、L2a之间的区域A1a内。此外，构成主端子组62b的主端子60各自的至少一部分在X方向上配置于从IGBT30b的两端面36b、37b延长的延长线L1b、L2b之间的区域A1b内。
在图19和图20所示的例子中，半导体装置10包括五个主端子60。具体地，包括两个主端子60C和三个主端子60E。主端子60的宽度W1和厚度彼此相等，间隔P1也全部相等。此外，正中间的主端子60E配置于区域A1a、A1b的外部。主端子组62a由在X方向上配置于比正中间的主端子60E更靠IGBT30a侧的位置的两个主端子60C、60E构成，主端子组62b由配置于比正中间的主端子60E更靠IGBT30b侧的位置的两个主端子60C、60E构成。
此外，构成主端子组62a的主端子60C、60E各自的整体配置于区域A1a。同样地，构成主端子组62b的主端子60C、60E各自的整体配置于区域A1b。此外，五个主端子60配置为相对于穿过两个IGBT30的元件中心的中心线CLm线对称。元件中心是指IGBT30a、30b的排列方向上正中间的中央位置，中心线CLm是与排列方向正交且穿过元件中心的假想线。
在本实施方式中，在多个IGBT30并联连接的半导体装置10中，主端子60C和主端子60E交替地配置。此外，相邻的主端子60C、60E的侧面彼此相对。这样，由于具有多个、具体为四个主端子60C和主端子60E的侧面相对部，因此能有效地减小电感。
此外，构成主端子组62a的主端子60C、60E各自的至少一部分配置于区域A1a。因此，能简化构成主端子组62a的主端子60C、60E与IGBT30a的主电极之间的电流路径，由此能减小电感。同样地，构成主端子组62b的主端子60C、60E各自的至少一部分配置于区域A1b。因此，能简化构成主端子组62b的主端子60C、60E与IGBT30b的主电极之间的电流路径，由此能减小电感。
综上，根据本实施方式的半导体装置10，与以往相比能减小主电路配线的电感。
尤其在本实施方式中，奇数个的主端子60配置为相对于两个IGBT30的中心线CLm线对称。换言之，侧面相对部线对称地配置。因此，IGBT30a、30b的主电流以相对于中心线CL线对称的方式流动。即，IGBT30a侧的电感和IGBT30b侧的电感基本相等。这样，通过使电感一致，能抑制电流不均衡。
另外，虽然示出了两个IGBT30并联连接的例子，但是不限定于此。也可以应用于三个以上的IGBT30并联连接的结构。
主端子60的数量不限定于上述例子。各个主端子组62只要由包括主端子60C、60E的两个以上主端子60构成即可。例如，也可以包括七个主端子60，且主端子组62a、62b分别由三个主端子60构成。
也可以将第三实施方式所示的连结部86(86C、86E)与本实施方式所示的结构组合。
本说明书的公开不限定于例示的实施方式。本公开包括例示的实施方式和本领域技术人员基于其进行的变形方式。例如，本公开不限于实施方式中所示出的要素的组合。公开可以以各种组合来实现。公开的技术范围不限于实施方式的记载。公开的若干技术范围应理解为由权利要求书的记载表示，并且还包括与权利要求书的记载等同的意味和范围内的所有变形。
虽然示出了将半导体装置10应用于逆变器5的例子，但是不限定于此。例如，也可以应用于升压转换器。此外，也可以应用于逆变器5和升压转换器这两者。
虽然示出了与IGBT30一体地形成有FWD35的例子，但是不限定于此。也可以将FWD35设为不同的芯片。
虽然示出了IGBT30的例子作为半导体元件，但是不限定于此。例如，也可以采用MOSFET。
虽然作为双面散热结构的半导体装置10，示出了包括接线头50的例子，但是不限定于此。也可以构成为不包括接线头50。例如，也可以代替接线头50，在导电构件40E设置朝向发射极33突出的凸部。
虽然示出了散热面44C、44E从密封树脂件20露出的例子，但是也可以构成为不从密封树脂件20露出。例如也可以通过未图示的绝缘构件覆盖散热面44C、44E。也可以在使绝缘构件贴合于散热面44C、44E的状态下，使密封树脂件20成型。
以上，例示了本发明一方式的半导体装置的实施方式、结构、形态，但是本发明的实施方式、结构、形态不限定于上述的各实施方式、各结构、各形态。例如，对于将不同的实施方式、结构、形态分别公开的技术部分适当组合而得到的实施方式、结构、形态，也包含于本公开的实施方式、结构、形态的范围。

Claims (14)

1.一种半导体装置，构成上下臂电路的一个臂，
所述半导体装置包括：
至少一个半导体元件，该半导体元件具有第一主电极和在与所述第一主电极之间流过主电流的第二主电极；以及
主端子，该主端子具有连接到所述第一主电极的第一主端子和连接到所述第二主电极的第二主端子，并且所述第一主端子和所述第二主端子的至少一方为多个，所述第一主端子和所述第二主端子在与所述半导体元件的厚度方向正交的一方向上以使侧面彼此相对的方式相邻配置，
由在所述一方向上连续配置的三个以上的所述主端子构成主端子组，
构成所述主端子组的所述主端子各自的至少一部分在所述一方向上配置于从所述半导体元件的两端面延长的延长线之间的区域内。
2.如权利要求1所述的半导体装置，其特征在于，
构成所述主端子组的一部分所述主端子的各自的整体配置于所述区域内，其余所述主端子的各自的一部分配置于所述区域内。
3.如权利要求2所述的半导体装置，其特征在于，
构成所述主端子组的所述主端子具有多个各自的整体配置于所述区域内的所述主端子。
4.如权利要求1所述的半导体装置，其特征在于，
对于构成所述主端子组的多个所述主端子，各自的整体配置于所述区域内。
5.如权利要求1所述的半导体装置，其特征在于，
所述主端子的数量为奇数。
6.如权利要求5所述的半导体装置，其特征在于，
所述第一主端子和所述第二主端子在所述一方向上配置成相对于穿过所述半导体元件的中心的中心线线对称。
7.如权利要求5所述的半导体装置，其特征在于，
所述第一主端子和所述第二主端子中的数量较少的所述主端子的截面积比数量较多的所述主端子的截面积大。
8.如权利要求7所述的半导体装置，其特征在于，
数量较少的所述主端子的延伸长度比数量较多的所述主端子的延伸长度长。
9.如权利要求1所述的半导体装置，其特征在于，
所述主端子的数量为偶数。
10.如权利要求9所述的半导体装置，其特征在于，
所述第一主端子和所述第二主端子的延伸长度相等，并且截面积也相等。
11.如权利要求1所述的半导体装置，其特征在于，
构成所述主端子组的所述主端子的数量为五个以上。
12.如权利要求1所述的半导体装置，其特征在于，
由所有所述主端子构成所述主端子组。
13.如权利要求1～12中任一项所述的半导体装置，其特征在于，
还包括连结部，该连结部作为引线框的一部分和所述第一主端子、所述第二主端子的至少一方一起设置，
在所述第一主端子和所述第二主端子中的至少一方中，通过所述连结部将相同的所述主端子彼此连结。
14.一种半导体装置，构成上下臂电路的一个臂，
所述半导体装置包括：
多个半导体元件，该多个半导体元件分别具有第一主电极和在与所述第一主电极之间流过主电流的第二主电极，且至少包括第一半导体元件和第二半导体元件；以及
主端子，该主端子具有连接到所述第一主电极的第一主端子和连接到所述第二主电极的第二主端子，并且所述第一主端子和所述第二主端子分别为多个，所述第一主端子和所述第二主端子在与所述半导体元件的厚度方向正交的一方向上以使侧面彼此相对的方式交替地配置，
所述第一半导体元件和所述第二半导体元件在所述一方向上并排配置，并且在所述第一主端子与所述第二主端子之间互相并联连接，
作为由在所述一方向上连续配置的两个以上的所述主端子构成的主端子组，具有第一组和第二组，
构成所述第一组的所述主端子各自的至少一部分在所述一方向上配置于从所述第一半导体元件的两端面延长的延长线之间的区域内，构成所述第二组的所述主端子各自的至少一部分在所述一方向上配置于从所述第二半导体元件的两端面延长的延长线之间的区域内，
还包括连结部，该连结部作为引线框的一部分和所述第一主端子、所述第二主端子的至少一方一起设置，
在所述第一主端子和所述第二主端子中的至少一方中，通过所述连结部将相同的所述主端子彼此连结。
CN201980048810.5A 2018-07-25 2019-05-28 半导体装置 Active CN112543994B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-139471 2018-07-25
JP2018139471A JP7010167B2 (ja) 2018-07-25 2018-07-25 半導体装置
PCT/JP2019/021059 WO2020021843A1 (ja) 2018-07-25 2019-05-28 半導体装置

Publications (2)

Publication Number Publication Date
CN112543994A CN112543994A (zh) 2021-03-23
CN112543994B true CN112543994B (zh) 2023-10-17

Family

ID=69182241

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980048810.5A Active CN112543994B (zh) 2018-07-25 2019-05-28 半导体装置

Country Status (5)

Country Link
US (1) US11456238B2 (zh)
JP (1) JP7010167B2 (zh)
CN (1) CN112543994B (zh)
DE (1) DE112019003733T5 (zh)
WO (1) WO2020021843A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6915633B2 (ja) 2018-07-25 2021-08-04 株式会社デンソー 電力変換装置
CN112470390A (zh) 2018-07-25 2021-03-09 株式会社电装 电源模块及电力转换装置
JP7034043B2 (ja) * 2018-09-28 2022-03-11 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
JP7059970B2 (ja) * 2019-03-11 2022-04-26 株式会社デンソー 半導体装置
JP7103279B2 (ja) * 2019-03-11 2022-07-20 株式会社デンソー 半導体装置
JP7095632B2 (ja) * 2019-03-11 2022-07-05 株式会社デンソー 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103650318A (zh) * 2011-06-24 2014-03-19 日立汽车系统株式会社 功率半导体模块及使用它的电力转换装置
CN105556664A (zh) * 2013-09-16 2016-05-04 株式会社电装 半导体装置
CN105990284A (zh) * 2014-08-22 2016-10-05 株式会社东芝 半导体装置
JP2016226131A (ja) * 2015-05-29 2016-12-28 日立オートモティブシステムズ株式会社 パワー半導体装置
JP2017099140A (ja) * 2015-11-24 2017-06-01 トヨタ自動車株式会社 電力変換装置
CN107112294A (zh) * 2014-11-21 2017-08-29 株式会社电装 半导体装置以及功率模块
JP2017162884A (ja) * 2016-03-07 2017-09-14 トヨタ自動車株式会社 半導体装置
JP2018041769A (ja) * 2016-09-05 2018-03-15 株式会社デンソー 半導体装置
CN107924913A (zh) * 2016-03-22 2018-04-17 富士电机株式会社 半导体装置及半导体装置的制造方法
JP2018078184A (ja) * 2016-11-09 2018-05-17 トヨタ自動車株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095099B2 (en) 2003-11-12 2006-08-22 International Rectifier Corporation Low profile package having multiple die
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP4407489B2 (ja) * 2004-11-19 2010-02-03 株式会社デンソー 半導体装置の製造方法ならびに半導体装置の製造装置
JP2007073743A (ja) * 2005-09-07 2007-03-22 Denso Corp 半導体装置
US8497572B2 (en) * 2010-07-05 2013-07-30 Denso Corporation Semiconductor module and method of manufacturing the same
JP5661052B2 (ja) * 2012-01-18 2015-01-28 三菱電機株式会社 パワー半導体モジュールおよびその製造方法
JP5879233B2 (ja) 2012-08-31 2016-03-08 日立オートモティブシステムズ株式会社 パワー半導体モジュール
JP5811072B2 (ja) 2012-11-02 2015-11-11 トヨタ自動車株式会社 パワーモジュール
JP6065771B2 (ja) * 2013-07-03 2017-01-25 株式会社デンソー 半導体装置
JP6102676B2 (ja) 2013-10-23 2017-03-29 株式会社デンソー 半導体装置
JP6125984B2 (ja) 2013-12-11 2017-05-10 トヨタ自動車株式会社 半導体装置
JP6256419B2 (ja) * 2015-06-24 2018-01-10 株式会社デンソー 半導体チップおよびそれを用いた半導体モジュール
JP2019067949A (ja) * 2017-10-02 2019-04-25 トヨタ自動車株式会社 半導体装置
JP2019212833A (ja) * 2018-06-07 2019-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103650318A (zh) * 2011-06-24 2014-03-19 日立汽车系统株式会社 功率半导体模块及使用它的电力转换装置
CN105556664A (zh) * 2013-09-16 2016-05-04 株式会社电装 半导体装置
CN105990284A (zh) * 2014-08-22 2016-10-05 株式会社东芝 半导体装置
CN107112294A (zh) * 2014-11-21 2017-08-29 株式会社电装 半导体装置以及功率模块
JP2016226131A (ja) * 2015-05-29 2016-12-28 日立オートモティブシステムズ株式会社 パワー半導体装置
JP2017099140A (ja) * 2015-11-24 2017-06-01 トヨタ自動車株式会社 電力変換装置
JP2017162884A (ja) * 2016-03-07 2017-09-14 トヨタ自動車株式会社 半導体装置
CN107924913A (zh) * 2016-03-22 2018-04-17 富士电机株式会社 半导体装置及半导体装置的制造方法
JP2018041769A (ja) * 2016-09-05 2018-03-15 株式会社デンソー 半導体装置
JP2018078184A (ja) * 2016-11-09 2018-05-17 トヨタ自動車株式会社 半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
一种低寄生电感IGBT半桥模块;谷彤, 程士东, 郭清 等;机电工程;第31卷(第04期);全文 *
母排杂散电感对IGBT模块功率端子不均流影响;张经纬, 程植, 谭国俊;电力电子技术;第51卷(第07期);全文 *

Also Published As

Publication number Publication date
DE112019003733T5 (de) 2021-04-08
US11456238B2 (en) 2022-09-27
CN112543994A (zh) 2021-03-23
WO2020021843A1 (ja) 2020-01-30
JP7010167B2 (ja) 2022-01-26
US20210143088A1 (en) 2021-05-13
JP2020017623A (ja) 2020-01-30

Similar Documents

Publication Publication Date Title
CN112543994B (zh) 半导体装置
JP7153649B2 (ja) ゲートパスインダクタンスが低いパワー半導体モジュール
CN110998838B (zh) 半导体模块
CN110192275B (zh) 半导体装置
CN111480231B (zh) 电力转换装置
CN112166500B (zh) 半导体装置
CN109417066B (zh) 半导体装置
JP7183594B2 (ja) 半導体装置
US20210407875A1 (en) Semiconductor device
WO2023065602A1 (zh) 功率模块及电机控制器
US20210407881A1 (en) Semiconductor device
US20200211954A1 (en) Semiconductor module
US11887905B2 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant