CN112166500B - 半导体装置 - Google Patents

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Abstract

一种半导体装置,具备:半导体元件(30,30A,30B),在一面侧具有第1主电极(32),在背面侧具有第2主电极(33);第1导电部件(40C)及第2导电部件(40E),是将半导体元件夹着而配置的导电部件(40),上述第1导电部件配置在一面侧且与第1主电极连接,上述第2导电部件配置在背面侧且与第2主电极连接;绝缘部件(20),将导电部件各自的至少一部分以及半导体元件一体地覆盖并保护;以及第1主端子(60C)及第2主端子(60E),是与导电部件相连且向绝缘部件之外延伸设置的主端子(60),上述第1主端子与第1导电部件相连,上述第2主端子与第2导电部件相连。主端子中,作为向绝缘部件之外突出的突出部分,具有对置部(62)和多个非对置部(63C,63E),上述对置部以使主电流流动时产生的磁通相互抵消的方式配置,并且是第1主端子及第2主端子的板面彼此分离而对置的部分,上述多个非对置部是第1主端子及第2主端子各自中板面不对置的部分。

Description

半导体装置
关联申请的相互参照
本申请基于2018年5月28日申请的日本申请号第2018-101717号,这里引用其记载内容。
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1中,公开了一种半导体装置,其具备在两面形成有主电极的半导体元件、导电部件、封固树脂体、以及主端子。半导体装置中,作为导电部件而具备第1导电部件以及第2导电部件,导电部件将半导体元件夹着而配置。封固树脂体将导电部件各自的一部分以及半导体元件封固。主端子与导电部件相连,从封固树脂体的一侧面向外部突出。第1主端子从第1导电部件延伸设置,第2主端子从第2导电部件向与第1主端子相同的方向延伸设置。在IGBT形成于半导体元件的情况下,例如第1主端子与集电极电极连接,第2主端子与发射极电极连接。
现有技术文献
专利文献
专利文献1:日本特开2015-82614号公报
发明内容
在上述半导体装置中,第1主端子以及第2主端子在板宽方向上横向排列配置。第1主端子和第2主端子由于电位不同,所以为了确保绝缘,必须在第1主端子与第2主端子之间确保规定的沿面距离。因此,难以使第1主端子以及第2主端子在上述板宽方向上靠近、降低电感。
此外,在这种半导体装置中,在向封固树脂体之外突出的突出部分,母线等被连接于主端子的板面。因而,优选的是以容易进行与外部的连接的方式配置主端子。
本发明的目的在于,提供能够降低电感并且提高与外部的连接性的半导体装置。
本发明的一实施方式的半导体装置,具备:
至少一个半导体元件,在一面侧具有第1主电极,在与一面相反的背面侧具有第2主电极;
第1导电部件及第2导电部件,是将半导体元件夹着而配置的导电部件,第1导电部件配置在一面侧并与第1主电极连接,第2导电部件配置在背面侧并与第2主电极连接;
绝缘部件,将导电部件各自的至少一部分以及半导体元件一体地覆盖而保护;以及
第1主端子及第2主端子,是与导电部件相连且向绝缘部件之外延伸设置的主端子,第1主端子与第1导电部件相连,第2主端子与第2导电部件相连,
主端子中,作为向绝缘部件之外突出的突出部分而具有对置部和多个非对置部,对置部以使流通主电流时产生的磁通相互抵消的方式配置,是第1主端子以及第2主端子的板面彼此分离且对置的部分,多个非对置部是第1主端子以及第2主端子各自中板面不对置的部分。
根据该半导体装置,在对置部,第1主端子以及第2主端子的板面彼此分离且对置。通过分离而确保规定的绝缘,通过板面彼此的对置而能够与以往相比降低电感。
此外,在突出部分,在第1主端子及第2主端子分别设有局部性非对置部。在第1主端子的非对置部,第1主端子的板面不与第2主端子的板面对置。在第2主端子的非对置部,第2主端子的板面不与第1主端子的板面对置。因此,在非对置部,容易将母线等与主端子的板面进行连接。因而,能够提高主端子与外部的连接性。
附图说明
关于本发明的上述目的及其他目的、特征及优点,参照附图并通过下述的详细记载会更加明确。
图1是表示应用第1实施方式的半导体装置的电力变换装置的概略结构的图。
图2是表示半导体装置的立体图。
图3是表示半导体装置的立体图。
图4是表示半导体装置的立体图。
图5是表示主端子及端子覆盖部的配置的平面图。
图6是沿图5的VI-VI线的剖面图。
图7是沿图5的VII-VII线的剖面图。
图8是沿图5的VIII-VIII线的剖面图。
图9是沿图5的IX-IX线的剖面图。
图10是表示第1变形例的平面图。
图11是表示第2变形例的平面图。
图12是表示第3变形例的平面图。
图13是表示第4变形例的平面图。
图14是表示第5变形例的平面图。
图15是表示第6变形例的平面图,对应于图9。
图16是表示间隙与主电路电感的关系的磁场解析结果的图。
图17是表示第7变形例的剖面图,对应于图7。
图18是表示成型时的效果的图。
图19是表示第8变形例的平面图。
图20是考虑了电感的半导体装置的等价电路图。
图21是表示主电流的流动的图。
图22是表示第2实施方式的半导体装置的剖面图,对应于图9。
图23是表示第3实施方式中上臂侧的半导体装置的平面图,对应于图10。
图24是表示第3实施方式中下臂侧的半导体装置的平面图,对应于图10。
图25是表示上臂与下臂的连接状态的图。
图26是表示第4实施方式的半导体装置的平面图,对应于图5。
图27是表示第5实施方式的半导体装置的立体图。
图28是表示第9变形例的剖面图,对应于图8。
具体实施方式
参照附图说明多个实施方式。在多个实施方式中,对于在功能及/或构造上对应的部分附加同一参照标记。以下,将开关元件的厚度方向表示为Z方向,将与Z方向正交的一个方向表示为X方向。此外,将与Z方向以及X方向这两个方向正交的方向表示为Y方向。只要没有特别声明,就将沿着由上述X方向及Y方向规定的XY面的形状作为平面形状。
(第1实施方式)
(电力变换装置的概略结构)
图1所示的电力变换装置1例如被搭载于电动汽车或混合动力汽车。电力变换装置1将从搭载于车辆的直流电源2供给的直流电压变换为三相交流,并向三相交流方式的马达3输出。马达3作为车辆的行驶驱动源发挥功能。电力变换装置1还能够将由马达3发出的电力变换为直流而向直流电源2充电。这样,电力变换装置1实现双向的电力变换。
电力变换装置1具有平滑电容器4和作为电力变换器的逆变器5。平滑电容器4的正极侧端子与直流电源2的高电位侧电极即正极连接,负极侧端子与直流电源2的低电位侧电极即负极连接。逆变器5将输入的直流电变换为规定频率的三相交流,并向马达3输出。逆变器5将由马达3发出的交流电变换为直流电。
逆变器5具备三相的上下臂电路。各相的上下臂电路在正极侧的电源线即高电位电源线6与负极侧的电源线即低电位电源线7之间串联连接两个臂而得到。在各相的上下臂电路中,上臂与下臂的连接点被连接于向马达3的输出线8。
本实施方式中,作为构成各臂的半导体元件,采用绝缘栅双极型晶体管(以下,表示为IGBT)。半导体装置10具备并联连接的两个IGBT30。对于各个IGBT30,反并联地连接有续流用的二极管即FWD35。一个臂具有并联连接的两个IGBT30。图1所示的标记31是IGBT30的栅极电极。并联连接的两个IGBT30通过未图示的共通的驱动器以相同定时进行驱动。换言之,两个IGBT30的栅极电极31相互电连接于相同的驱动器。
此外,作为IGBT30,采用n沟道型。在上臂,IGBT30的集电极电极32连接于高电位电源线6。在下臂,IGBT30的发射极电极33连接于低电位电源线7。并且,上臂中的IGBT30的发射极电极33与下臂中的IGBT30的集电极电极32相互连接。
电力变换装置1除了上述的平滑电容器4及逆变器5以外,可以还具备将从直流电源2供给的直流电压升压的升压变换器、将构成逆变器5、升压变换器的半导体元件进行驱动的驱动电路等。
(半导体装置的概略结构)
如图2~图9所示,半导体装置10具备封固树脂体20、IGBT30、热沉40、接头(terminal)50、主端子60、端子覆盖部70以及信号端子80。
封固树脂体20例如由环氧类树脂构成。封固树脂体20例如通过传递模塑法成型。如图2~图4以及图6所示,封固树脂体20在Z方向上具有一面21和与一面21相反的背面22。一面21及背面22例如为平坦面。封固树脂体20具有将一面21和背面22相连的侧面。本实施方式中,封固树脂体20的平面形状大致为矩形。
作为半导体元件的IGBT30设置于Si、SiC、GaN等半导体衬底(半导体芯片)。如图5及图6所示,半导体装置10具备两个IGBT30。两个IGBT30相互并联连接。以下,为了进行区分,将IGBT30的一个也表示为IGBT30A,将另一个也表示为IGBT30B。本实施方式中,FWD35与IGBT30一体地形成。即,作为IGBT30,采用RC(Reverse Conducting)-IGBT。
IGBT30以在Z方向上流动主电流的方式呈纵型构造。虽省略了图示,但IGBT30具有上述的栅极电极31。栅极电极31呈沟槽构造。此外,IGBT30在自身的厚度方向即Z方向上在一面侧具有集电极电极32,在与一面相反的背面侧具有发射极电极33。集电极电极32还兼做FWD35的阴极电极,发射极电极33还兼做FWD35的阳极电极。集电极电极32相当于第1主电极,发射极电极33相当于第2主电极。
两个IGBT30相互呈大致相同的平面形状,具体而言平面形状大致为矩形,并且相互具有大致相同的大小和大致相同的厚度。IGBT30A、30B相互为相同结构。IGBT30A、30B各自的集电极电极32在Z方向上为相同侧,各自的发射极电极33配置成在Z方向上为相同侧。IGBT30A、30B在Z方向上位于大致相同的高度,并且在X方向上横向排列配置。
IGBT30在形成有发射极电极33的背面具有作为信号用的电极的焊盘34。焊盘34形成在与发射极电极33不同的位置。焊盘34与发射极电极33电分离。焊盘34在Y方向上形成在与发射极电极33的形成区域相反侧的端部。
本实施方式中,IGBT30分别具有5个焊盘34。具体而言,5个焊盘34用于栅极电极、检测发射极电极33的电位的开尔文发射极、电流读出、检测IGBT30的温度的温度传感器(感温二极管)的阳极电位、该温度传感器的阴极电位。5个焊盘34在平面大致矩形的IGBT30中集中形成于Y方向的一端侧,并且在X方向上排列形成。
热沉40是在Z方向上夹着IGBT30而配置的导电部件。热沉40起到将IGBT30的热向半导体装置10的外部散热的功能,并且还起到作为主电极的布线的功能。因此,为了确保热传导性及电传导性,至少用金属材料形成。热沉40在从Z方向的投影视中以将两个IGBT30包含在内的方式设置。热沉40以X方向为长度方向而平面形状呈大致矩形。热沉40的厚度大致一定,其板厚方向与Z方向大致平行。
热沉40夹着IGBT30而成对地设置。半导体装置10中,作为一对热沉40,具有在IGBT30的集电极电极32侧配置的热沉40C、和在发射极电极33侧配置的热沉40E。热沉40C相当于第1导电部件,热沉40E相当于第2导电部件。热沉40C、40E在从Z方向的投影视中相互大致一致。热沉40C在Z方向上具有IGBT30侧的连接面41C和与连接面41C相反的散热面42C。热沉40E在Z方向上具有IGBT30侧的连接面41E和与连接面41E相反的散热面42E。散热面42C相当于第1散热面,散热面42E相当于第2散热面。
在热沉40C的连接面41C,IGBT30A、30B的集电极电极32分别单独地经由焊料90而连接。热沉40C的大部分被封固树脂体20覆盖。热沉40C的散热面42C从封固树脂体20露出。散热面42C与一面21大致共面。热沉40C的表面中的除了与焊料90的连接部、散热面42C、以及主端子60的相连部分以外的部分被封固树脂体20覆盖。
接头50介于IGBT30与热沉40E之间。接头50按每个IGBT30A、30B而设置。接头50由于位于IGBT30的发射极电极33与热沉40E的热传导、电传导路线的中途,从而为了确保热传导性及电传导性而至少用金属材料形成。接头50与对应的IGBT30的发射极电极33对置配置,经由焊料91而与发射极电极33连接。
在热沉40E的连接面41E,IGBT30A、30B的发射极电极33分别单独地经由焊料92而被电连接。具体而言,发射极电极33和热沉40E经由焊料91、接头50以及焊料92而被电连接。热沉40E也大部分被封固树脂体20覆盖。热沉40E的散热面42E从封固树脂体20露出。散热面42E与背面22大致共面。热沉40E的表面中的除了与焊料92的连接部、散热面42E、以及后述的主端子60的相连部分以外的部分被封固树脂体20覆盖。
主端子60是用于将半导体装置10和外部设备电连接的外部连接端子中的流动主电流的端子。主端子60在封固树脂体20的内部与对应的热沉40相连。主端子60从对应的热沉40延伸设置,如图5、图7~图9所示,从封固树脂体20的一个侧面23向外部突出。主端子60在封固树脂体20的内外延伸设置。主端子60具有向封固树脂体20之外突出的部分即突出部61。
主端子60是与IGBT30的主电极电连接的端子。半导体装置10中,作为主端子60,具有与集电极电极32电连接的主端子60C和与发射极电极33电连接的主端子60E。主端子60C相当于第1主端子,主端子60E相当于第2主端子。主端子60C也称为集电极端子,主端子60E也称为发射极端子。
主端子60C与热沉40C相连。主端子60C从热沉40C向Y方向延伸设置,从封固树脂体20的侧面23向外部突出。主端子60E与热沉40E相连。主端子60E从热沉40E向与主端子60E相同的方向延伸设置,从与主端子60C相同的侧面23向外部突出。
本实施方式中,如图8及图9所示,主端子60C、60E与对应的热沉40C、40E的侧面43C、43E分别相连。侧面43C是热沉40C的侧面中的侧面23侧的面。侧面43E是热沉40E的侧面中的侧面23侧的面。主端子60C、60E在Y方向上相互相同的一侧与热沉40C、40E相连。主端子60C、60E的全长在大致相同的方向上延伸设置。
此外,通过加工同一金属板,将主端子60与对应的热沉40一体地设置。主端子60C相比于热沉40C而言厚度较薄,与热沉40C的连接面41C大致共面地相连。主端子60E相比于热沉40E而言厚度较薄,与热沉40E的连接面41E大致共面地相连。在突出部61,主端子60C、60E的板厚方向与Z方向大致一致。主端子60的板厚大致一定,主端子60C、60E大致为相同板厚。
端子覆盖部70用树脂材料形成,将主端子60中的突出部61的一部分覆盖。主端子60及端子覆盖部70的详细情况后述。
信号端子80经由键合线93而与对应的IGBT30的焊盘34电连接。信号端子80在封固树脂体20的内部被与键合线93连接,从封固树脂体20的侧面,详细而言从与侧面23相反的侧面24向外部突出。与IGBT30分别对应的信号端子80在Y方向上延伸设置。
在以上那样构成的半导体装置10中,在热沉40C、40E之间、即主端子60C、60E之间,并联连接有两个IGBT30。
此外,通过封固树脂体20,IGBT30(30A、30B)、热沉40各自的一部分、接头50、主端子60各自的一部分、以及信号端子80的一部分被一体地封固。即,构成一个臂的要素被封固。因此,半导体装置10也称为1in1封装。封固树脂体20将热沉40C、40E的至少一部分以及IGBT30A、30B一体地覆盖而保护。封固树脂体20相当于绝缘部件。
此外,热沉40C的散热面42C与封固树脂体20的一面21大致共面。此外,热沉40E的散热面42E与封固树脂体20的背面22大致共面。半导体装置10呈散热面42C、42E都从封固树脂体20露出的两面散热构造。这样的半导体装置10例如能够将热沉40与封固树脂体20一起切削加工而形成。此外,还能够通过使散热面42C、42E与将封固树脂体20成型的模具的型腔壁面相接触地将封固树脂体20成型来形成。
(主端子及端子覆盖部的详细情况)
如上述那样,半导体装置10中,作为主端子60,具有与热沉40C相连的主端子60C和与热沉40E相连的主端子60E。如图5、图7~图9所示,主端子60中,作为突出部61,具有主端子60C、60E的板面彼此分离地对置的部分即对置部62。所谓板面,是主端子60各自的板厚方向的面。对置部62是在Z方向的投影视中相互重合的部分,所以也称重叠部(重合部)。此外,也称层叠部。
对置部62相比于主端子60的弯曲部而言靠突出前端侧设置。通过弯曲部,对置部62中的主端子60C、60E的对置距离短于热沉40C、40E的对置距离即连接面41C、41E间的距离。在主端子60的突出部61,对置部62占主要部分。作为其余部分的突出部61的一部分被设为主端子60C、60E各自的板面不对置的部分即非对置部63C、63E。
在对置部62,主端子60C、60E以使流动主电流时分别产生的磁通相互抵消的方式配置。为了提高磁通抵消的效果,可以配置成使主电流的朝向大致反向。即,可以使以对应的热沉40为基准的延伸设置的朝向在对置部62中大致一致。
非对置部63C是主端子60C中的突出部61的一部分。在非对置部63C,主端子60C的板面不与主端子60E的板面对置。非对置部63E是主端子60E中的突出部61的一部分。在非对置部63E,主端子60E的板面不与主端子60C的板面对置。非对置部63C相当于第1非对置部,非对置部63E相当于第2非对置部。非对置部63C、63E也称非重合部、非层叠部。这样,主端子60中,作为突出部61而具有对置部62和非对置部63C、63E。
在本实施方式中,在具有弯曲部的主端子60E,比弯曲部靠突出前端侧的部分被设为突出部61。主端子60E的突出部61不具有弯曲部地在Y方向上延伸设置,呈板厚方向与Z方向大致一致的平板状。即,板厚大致均匀。并且,如图5所示,被设为从平面大致矩形中缺失了四角的一个的形状。此外,主端子60C的突出部61也与主端子60E同样地呈板厚方向与Z方向大致一致的平板状。即,板厚大致均匀。并且,被设为从平面大致矩形中缺失了四角的一个的形状。
在突出部61,主端子60C、60E的板厚方向相互一致。由此,在对置部62,在板厚方向上主端子60C、60E的板面对置。在对置部62,主端子60C、60E间的间隙在整个区域中大致一定。如图8所示,主端子60C、60E在封固树脂体20的内部也隔着封固树脂体20而对置。
主端子60C具有缺口部64C,主端子60E具有缺口部64E。缺口部64C相当于第1缺口部,缺口部64E相当于第2缺口部。缺口部64C在与主端子60的板厚方向及延伸设置方向正交的板宽方向即X方向上设置在主端子60C的一端侧。缺口部64E在主端子60E中设置在与缺口部64C相反的端部。突出部61的突出长度在主端子60C、60E中大致相等。缺口部64C、64E设置在突出部61的突出前端。缺口部64C、64E呈大致圆弧形状。
主端子60C、60E的突出部61相对于穿过IGBT30的元件中心的中心线CL线对称配置。元件中心是IGBT30整体的中心。本实施方式的情况下,由于具有两个IGBT30A、30B,所以是IGBT30A、30B的排列方向上的中心间的中央位置。另外,在IGBT30为一个的情况下,是IGBT30的中心。中心线是与板宽方向正交且穿过元件中心的假想线。
如图2~图5、图9所示,突出部61中的从侧面23起向Y方向为规定范围的部分、具体而言是到缺口部64C、64E为止的部分全部被设为对置部62。另一方面,从缺口部64C、64E到突出前端的部分包括对置部62以及非对置部63C、63E。
在突出前端侧,在X方向上,在非对置部63C、63E之间设有对置部62。在突出部61,在作为板宽方向的X方向中央,从侧面23到突出前端被设为对置部62。在突出部61的X方向两端,从侧面23到中途被设为对置部62,从中途到突出前端被设为非对置部63C、63E。
非对置部63C在Z方向上相比于非对置部63E而言配置在从热沉40E的散热面42E远离的位置。非对置部63E相比于非对置部63C而言配置在从热沉40C的散热面42C远离的位置。
端子覆盖部70在对置部62将主端子60C、60E的至少一部分覆盖。端子覆盖部70与封固树脂体20相连。封固树脂体20相当于第1树脂部,端子覆盖部70相当于第2树脂部。端子覆盖部70如图7~图9所示,至少具有夹层部71。
本实施方式中,端子覆盖部70除了夹层部71以外还具有背面覆盖部72、73。此外,端子覆盖部70与封固树脂体20用相同材料一体成型。封固树脂体20和端子覆盖部70是一体成型物。
夹层部71在对置部62处配置在主端子60C、60E的对置面间。对置面是板面中的相互面对的面。在本实施方式中,在对置部62,在对置区域的整个区域配置有夹层部71。即,在对置区域的整个区域填充有树脂。
背面覆盖部72、73在对置部62将主端子60的与对置面相反的背面覆盖。背面覆盖部72将主端子60C的背面覆盖,背面覆盖部73将主端子60E的背面覆盖。
端子覆盖部70将对置部62整体覆盖。端子覆盖部70在对置部62处还覆盖将对置面与背面相连的端面。端子覆盖部70为了使非对置部63C、63E露出而呈从平面大致矩形将四角的两个切掉了的形状,换言之呈大致凸形状。通过端子覆盖部70的缺口部74,非对置部63C、63E能够与外部连接地露出。缺口部74沿着缺口部64C、64E呈大致圆弧形状。端子覆盖部70还覆盖缺口部64C、64E的端面。此外,还覆盖突出前端面。因此,在端子覆盖部70侧的端部,非对置部63C、63E的露出部分也呈大致圆弧形状。
端子覆盖部70的厚度比封固树脂体20的厚度薄。背面覆盖部72的表面在Z方向上不是与一面21大致共面,而是位于向背面22侧偏移了的位置。同样,背面覆盖部73的表面在Z方向上不是与背面22大致共面,而是位于向一面21侧偏移了的位置。此外,端子覆盖部70的X方向的长度即宽度比封固树脂体20的宽度窄。端子覆盖部70也设置成相对于中心线CL线对称。
(半导体装置的效果)
如上所述,主端子60中,作为突出部61而具有对置部62。在对置部62,主端子60C、60E以使流动主电流时产生的磁通相互抵消的方式配置。在对置部62,主端子60C、60E的板面彼此分离并对置。这样,由于采用分离配置、即具有规定的间隙的配置,所以能够确保主端子60C、60E间的绝缘。此外,由于板面彼此对置,所以与以往相比能够提高磁通抵消的效果,降低电感。
此外,在突出部61,不是在整个区域使板面彼此对置,而是在主端子60C、60E分别局部地设置非对置部63C、63E。主端子60C中的非对置部63C的板面不与主端子60E的板面对置。主端子60E中的非对置部63E的板面不与主端子60C的板面对置。这样,在非对置部63C、63E没有主端子60C、60E的层叠,所以容易将母线等与主端子60的板面连接。例如,能够在板面的相同侧连接母线。因而,能够提高主端子60与外部的连接性。
以上,根据本实施方式的半导体装置10,能够降低电感并且提高与外部的连接性。
如图10所示的第1变形例那样,也可以通过贯通孔65设置非对置部63C、63E。该情况下,在Z方向的投影视中,将非对置部63C、63E包围而存在对方侧的主端子60。此外,如图11所示的第2变形例那样,也可以通过将主端子60C、60E在板宽方向上错开配置而设置非对置部63C、63E。该情况下,非对置部63C、63E从侧面23一直设置到突出前端。在图10及图11中,为了方便,仅图示了封固树脂体20和主端子60。
相对于此,在本实施方式中,通过缺口部64C、64E而设有非对置部63C、63E。非对置部63C、63E设置在主端子60C、60E的端部。因而,与第1变形例相比,能够提高与外部的连接性。此外,在将非对置部63C、63E设置在相同位置的情况下,与第1变形例相比,能够在X方向及Y方向上使体积小型化。此外,与第2变形例相比,将非对置部63C、63E局部地设置,相应地,能够增大对置部62。因而,能够降低电感。
如图12所示的第3变形例那样,也可以在板宽方向的相同侧设置缺口部64C、64E。该情况下,将缺口部64C、64E在延伸设置方向即Y方向上设置在不重合的位置。如图13所示的第4变形例那样,也可以在突出前端且不是板宽方向的端部的位置设置缺口部64C、64E。在图12及图13中,为了方便,仅图示了封固树脂体20和主端子60。
相对于此,在本实施方式中,主端子60C、60E从封固树脂体20的相同侧面23沿相同方向延伸设置,在板宽方向上,缺口部64C设置在主端子60C的一端侧,缺口部64E在主端子60E中设置在与缺口部64C相反的端部。由于能够将缺口部64C、64E在延伸设置方向上设置在大致相同的位置,所以与第3变形例相比,能够降低电感并且使Y方向的体积小型化。此外,在将非对置部63C、63E设置在相同位置的情况下,与第4变形例相比能够使X方向的体积小型化。
如图14所示的第5变形例那样,也可以将缺口部64C、64E设置在板宽方向的两端,并且设置在延伸设置中途。在图14中,为了方便,仅图示了封固树脂体20和主端子60。
相对于此,在本实施方式中,将缺口部64C、64E设置在板宽方向的两端并且设置在突出前端。因而,与第5变形例相比,能够降低电感并且使Y方向的体积小型化。
在本实施方式中,非对置部63C、63E相对于IGBT30的中心线CL线对称配置。因而,还能够使包括热沉40C及主端子60C的第1零件和包括热沉40E及主端子60E的第2零件共通化。即,还能够削减零件个数。
如图15所示的第6变形例那样,也可以不通过树脂覆盖主端子60的突出部61,而是在对置部62使空气(气体)介于主端子60C、60E的对置面间。该情况下,为了主端子60C、60E间的绝缘,在对置面间确保规定的间隙(空间距离)。根据使用的电压区域,图15所示的结构也能够适用。图15对应于图9。
相对于此,在本实施方式中,与封固树脂体20相连而设有端子覆盖部70。端子覆盖部70具有在主端子60C、60E之间配置的夹层部71。这样,成为在对置面间填充有树脂的层间绝缘而不是空间绝缘,从而利用树脂的绝缘能力,与第6变形例相比能够使主端子60C、60E的对置面靠近。因而,能够进一步降低电感。
特别是,在本实施方式中,端子覆盖部70不仅覆盖对置面间,还覆盖对置面的相反的背面。即,端子覆盖部70将对置部62整体与封固树脂体20的侧面23一起覆盖。
在这样的结构下,例如,如图7所示,非对置部63C、63E的沿面距离由长度d1、d2、d3的和决定。d1是从非对置部63C到背面覆盖部73的表面的Z方向的长度。d2是背面覆盖部73的X方向的长度即宽度。d3是从背面覆盖部73的表面到非对置部63E的Z方向的长度。即使长度d2较长,也由于是将对置部62覆盖的部分,所以对电感的影响小。因此,容易通过长度d2获得沿面距离。
此外,例如,如图9所示,非对置部63E与热沉40C的散热面42C的沿面距离由长度d5、d6、d7、d8的和决定。d5是从非对置部63E到背面覆盖部72的表面的Z方向的长度。d6是从缺口部74到侧面23的Y方向的最短长度。d7是从背面覆盖部72的表面到一面21的Z方向的长度。长度d8是从侧面23到散热面42C的X方向的最短长度。长度d6、d8由于是将主端子60C、60E的对置部位覆盖的部分,所以即使长度d6、d8较长,对电感的影响也较小。因此,容易通过长度d6、d8获得沿面距离。虽然说明省略,但关于非对置部63C与热沉40E的散热面42E的沿面距离也是同样的。
图16表示构成主电路的上下臂电路的一方的臂的电感、具体而言是主端子60C、60E间的电感的磁场解析结果。此时,将主端子在板宽方向上横向排列配置的结构作为比较例。图16中,将比较例的结果用空白圆圈表示,将本实施方式所示的结构的结果用空白三角表示。主电路是包括平滑电容器4和上下臂电路的电路。
在配置上,在比较例中,主端子的对置面的间隙大致为零(0)。根据本实施方式的结构,与比较例相比,从图16也可明确到,能够大幅降低主电路的电感。此外,明确到,在对置部62,主端子60C、60E间的间隙越小,越能够有效降低主电路的电感。
本实施方式中,端子覆盖部70的厚度比封固树脂体20的厚度薄。由此,能够确保热沉40C、40E的散热面42C、42E与非对置部63C、63E的沿面距离,并且降低端子覆盖部70的树脂量。
如图17所示的第7变形例那样,也可以使端子覆盖部70的厚度与封固树脂体20的厚度大致相等。由此,能够获得非对置部63C、63E间的沿面距离。具体而言,能够使上述Z方向的长度d1、d3较长。由此,能够缩短X方向的长度d2,从而能够缩小对置部62,进而缩小主端子60的占有面积。
本实施方式中,端子覆盖部70与封固树脂体20一体成型。由于将端子覆盖部70与封固树脂体20通过同一工序形成,所以能够简化制造工序。如本实施方式那样,在板宽方向的两端设有非对置部63C、63E的结构下,如图18所示,能够将两端的非对置部63C、63E分别通过成型用的上模100及下模101夹持。由此,能够使对置部62的间隙即绝缘距离稳定。
本实施方式中,集电极侧的主端子60C的非对置部63C相比于发射极侧的主端子60E的非对置部63E而言,在Z方向上配置在从发射极侧的热沉40E的散热面42E远离的位置。同样地,非对置部63E相比于非对置部63C而言,在Z方向上配置在从集电极侧的热沉40C的散热面42C远离的位置。由此,能够获得散热面42C、42E与主端子60之间的沿面距离。
本实施方式中,如图5所示,缺口部64C、64E呈大致圆弧形状。此外,端子覆盖部70的缺口部74也呈沿着缺口部64C、64E的大致圆弧形状。因而,在非对置部63C、63E的露出部分,通过摩擦搅拌接合、螺栓紧固等圆弧状的连接将未图示的母线进行连接的情况下,能够使从连接部到端子覆盖部70的端部(缺口部74)的距离在弧的全长中大致相等。由此,能够抑制应力在端子覆盖部70的端部局部地升高。例如能够使传热距离均等。从连接部到端子覆盖部70的距离考虑热及紧固的应力而决定。
非对置部63C、63E的露出部分的平面形状不限于上述例子。如图19所示的第8变形例那样,还能够采用平面大致矩形状。例如,对于使摩擦搅拌接合、激光焊接呈线状进行的情况是有效的。该情况下,优选以使从平面矩形状的连接部66C到端子覆盖部70的端部(缺口部74)的距离均等的方式设置非对置部63C、63E。图19中,使X方向的距离dx和Y方向的距离dy大致相等。
图20是考虑了主电路布线的电感的半导体装置10的等价电路图。标记66C表示主端子60C的非对置部63C中的母线的连接部,标记66E表示主端子60E的非对置部63E中的母线的连接部。标记Lc1表示连接部66C与IGBT30A的集电极电极之间的布线的电感。标记Lc2表示连接部66C与IGBT30B的集电极电极之间的布线的电感。标记Le1表示连接部66E与IGBT30A的发射极电极之间的布线的电感。标记Le2表示连接部66E与IGBT30B的发射极电极之间的布线的电感。
图21表示本实施方式的半导体装置10中主电流的流动。虚线箭头表示IGBT30A侧的主电流的流动,单点划线的箭头表示IGBT30B侧的主电流的流动。如上所述,本实施方式中,IGBT30A、30B在主端子60的板宽方向即X方向上排列配置。并且,相对于IGBT30的中心线CL,非对置部63C、63E线对称配置。因而,IGBT30A、30B的主电流相对于中心线CL线对称地流动。即,IGBT30A侧的主电路电感(=Lc1+Le1)与IGBT30B侧的主电路电感(=Lc2+Le2)大致相等。这样,通过使主电路电感一致,能够抑制FWD35导通时的电流不平衡。
(第2实施方式)
本实施方式能够参照先前实施方式。因此,关于与先前实施方式中示出的半导体装置10共通的部分的说明省略。
本实施方式的半导体装置10如图22所示,具有端子覆盖部70A。图22对应于图9。端子覆盖部70A的基本结构与先前实施方式中示出的端子覆盖部70相同。因此,对于对应的要素的标记,在末尾附加了A。端子覆盖部70A具有夹层部71A和背面覆盖部72A、73A。
端子覆盖部70A与封固树脂体20独立地设置。封固树脂体20是一次成型体,端子覆盖部70A是二次成型体。端子覆盖部70A在封固树脂体20的成型后形成。半导体装置10被二次封固。这以外的结构与先前实施方式相同。
这样,在采用作为二次成型体的端子覆盖部70A的情况下,也能够实现与先前实施方式同样的效果。
另外,作为端子覆盖部70A的材料,也能够使用与封固树脂体20不同的材料。在使用的电压区域高的情况下,可以使用相比于封固树脂体20而言绝缘特性良好的材料。
此外,也可以使用相比于封固树脂体20而言杨氏模量更小的材料。由此,在成型时树脂容易向主端子60C、60E间的对置面间流入。因而,在对置部62能够使主端子60C、60E的对置面彼此进一步靠近,降低电感。
还能够与变形例所示的结构相组合。
(第3实施方式)
本实施方式能够参照先前实施方式。因此,关于与先前实施方式中示出的半导体装置10共通的部分的说明省略。
本实施方式中,缺口部64C、64E的至少一方设有多个。也可以采用这样的结构。
例如,图23所示的半导体装置10A构成上下臂电路的上臂。半导体装置10A具有两个缺口部64C和一个缺口部64E。缺口部64C在主端子60C中设置在平面大致矩形状的四角中的突出前端侧的两个部位。缺口部64E在主端子60E中设置在突出前端的中央部分。这以外的结构与先前实施方式(第1实施方式)相同。
图24所示的半导体装置10B构成上下臂电路的下臂。半导体装置10B具有两个缺口部64E和一个缺口部64C。缺口部64E在主端子60E中设置在平面大致矩形状的四角中的突出前端侧的两个部位。缺口部64C在主端子60C中设置在突出前端的中央部分。这以外的结构与先前实施方式(第1实施方式)相同。半导体装置10A、10B除了非对置部63C、63E以及缺口部64C、64E不同的点以外,为相同结构。图24及图25对应于图10,为了方便,仅图示了封固树脂体20和主端子60。
并且,通过将半导体装置10A、10B如图25所示那样连接,构成上下臂电路。将上臂侧的半导体装置10A的非对置部63E与下臂侧的半导体装置10B的非对置部63C通过母线等分别连接。半导体装置10A的非对置部63C在上下臂电路中作为高电位侧端子即P端子发挥功能。使半导体装置10B的非对置部63E作为低电位侧端子即N端子发挥功能。半导体装置10A的非对置部63E和半导体装置10B的非对置部63C作为输出端子即O端子发挥功能。
半导体装置10A、10B隔着冷却器在Z方向上层叠配置。该层叠构造中,半导体装置10A的非对置部63E与半导体装置10B的非对置部63C对置。因而,能够缩短外部连接间距离。由此,能够降低主电路的电感。
这样,通过将缺口部64C、64E的至少一方设置多个,还能够降低电感。此外,还能够提高连接的自由度。
还能够与第2实施方式所示的结构、变形例所示的结构相组合。
(第4实施方式)
本实施方式能够参照先前实施方式。因此,关于与先前实施方式中示出的半导体装置10共通的部分的说明省略。
图26中,虚线箭头表示IGBT30A侧的发射极电流的流动,单点划线的箭头表示IGBT30B侧的发射极电流的流动。本实施方式中,IGBT30A、30B也在主端子60的板宽方向即X方向上排列配置。并且,主端子60E的非对置部63E配置在IGBT30的中心线CL上。这以外的结构与先前实施方式(第1实施方式)相同。图26中,为了方便,仅图示了被封固树脂体20覆盖的部分中的IGBT30。
通过上述配置,IGBT30A、30B的发射极电流相对于中心线CL线对称地流动。即,IGBT30A侧的电感Le1和IGBT30B侧的电感Le2大致相等。由此,能够抑制IGBT30A的栅极电压Vge和IGBT30B的栅极电压Vge变得不平衡。因而,能够抑制IGBT30A、30B的导通定时的偏差,进而抑制IGBT30A、30B的导通时的电流不平衡。
还能够与第2实施方式所示的结构、变形例所示的结构相组合。
(第5实施方式)
本实施方式能够参照先前实施方式。因此,关于与先前实施方式中示出的半导体装置10共通的部分的说明省略。
如图27所示,本实施方式的半导体装置10仅具有一个IGBT30。图27所示的端子覆盖部70与封固树脂体20一体成型。端子覆盖部70与封固树脂体20厚度大致相同。这以外的结构与先前实施方式(第1实施方式)相同。这样的半导体装置10也能够实现与先前实施方式同样的效果。
还能够与第2实施方式所示的结构、变形例所示的结构相组合。
本发明依据实施方式进行了记载,但应理解的是本发明不限于该实施方式及构造。本发明也包含各种各样的变形例及均等范围内的变形。除此以外,各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本发明的范畴及思想范围。
示出了将半导体装置10、10A、10B应用于逆变器5的例子,但不限于此。例如还能够应用于升压变换器。此外,还能够应用于逆变器5及升压变换器双方。
例示了与IGBT30一体地形成FWD35的例子,但不限于此。也可以将FWD35设为其他芯片。
作为半导体元件而例示了IGBT30的例子,但不限于此。例如还能够采用MOSFET。
作为两面散热构造的半导体装置10,例示了具备接头50的例子,但不限于此。也可以是不具备接头50的结构。例如,也可以代替接头50而在热沉40E设置朝向发射极电极33突出的凸部。
此外,示出了散热面42C、42E从封固树脂体20露出的例子,但也可以是不从封固树脂体20露出的结构。例如也可以如图28所示的第9变形例那样,通过绝缘部件94将散热面42C、42E完全覆盖。图28中,作为绝缘部件94,将绝缘片向散热面42C、42E以及封固树脂体20粘贴。绝缘片例如能够采用相对于环氧、硅等有机母材而言较多地含有氮化硼(BN)等无机高热传导填料的材料。除了绝缘片以外,还能够采用由SiN等构成的无机基板。此外,也可以在使绝缘部件94贴合于散热面42C、42E的状态下将封固树脂体20成型。
示出了并联连接有两个IGBT30的例子,但不限于此。还能够应用于将三个以上的IGBT30并联连接的结构。
关于主端子60C、60E,例示了突出部61为平板状的例子,但不限于此。例如,也可以相对于对置部62使非对置部63C、63E弯曲。通过至少一方的弯曲,在Z方向上,可以使非对置部63C、63E的相同侧的板面为共面的位置关系。进而,也可以是,通过采用异型条,使非对置部63C、63E的至少一方比对置部62的主端子60的板厚更厚,由此成为上述的共面关系。
作为端子覆盖部70、70A,还能够采用仅具有夹层部71、71A的结构。

Claims (14)

1.一种半导体装置,其特征在于,
具备:
至少一个半导体元件(30,30A,30B),在一面侧具有第1主电极(32),在与上述一面相反的背面侧具有第2主电极(33);
第1导电部件(40C)及第2导电部件(40E),是将上述半导体元件夹着而配置的导电部件(40),上述第1导电部件配置在上述一面侧且与上述第1主电极连接,上述第2导电部件配置在上述背面侧且与上述第2主电极连接;
绝缘部件(20),将上述导电部件各自的至少一部分以及上述半导体元件一体地覆盖并保护;以及
第1主端子(60C)及第2主端子(60E),是与上述导电部件相连且向上述绝缘部件之外延伸设置的主端子(60),上述第1主端子与上述第1导电部件相连,上述第2主端子与上述第2导电部件相连,
上述主端子中,作为向上述绝缘部件之外突出的突出部分,具有对置部(62)和多个非对置部(63C,63E),上述对置部以使主电流流动时产生的磁通相互抵消的方式配置,并且是上述第1主端子及上述第2主端子的板面彼此分离而对置的部分,上述多个非对置部是上述第1主端子及上述第2主端子各自中上述板面不对置的部分,
上述主端子在上述突出部分分别具有缺口部(64C,64E),
上述非对置部通过上述缺口部而被设为上述第1主端子及上述第2主端子各自中上述板面不对置的部分。
2.如权利要求1所述的半导体装置,其特征在于,
上述第1主端子及上述第2主端子从上述绝缘部件的相同面突出,在相同方向上延伸设置,
在上述主端子的板宽方向上,
作为上述缺口部的第1缺口部设置在上述第1主端子的一方的端部,
作为上述缺口部的第2缺口部设置在上述第2主端子中与上述第1缺口部侧的端部相反的端部。
3.如权利要求2所述的半导体装置,其特征在于,
上述第1缺口部设置在上述第1主端子的突出前端,
上述第2缺口部设置在上述第2主端子的突出前端。
4.如权利要求2所述的半导体装置,其特征在于,
作为上述第1主端子的上述非对置部的第1非对置部、以及作为上述第2主端子的上述非对置部的第2非对置部,在上述板宽方向上相对于上述半导体元件的元件中心被线对称配置。
5.如权利要求1所述的半导体装置,其特征在于,
上述第1主端子及上述第2主端子从上述绝缘部件的相同面突出并在相同方向上延伸设置,
作为上述缺口部的第1缺口部设置在上述第1主端子的突出前端,
作为上述缺口部的第2缺口部设置在上述第2主端子的突出前端,
上述第1缺口部及上述第2缺口部的至少一方设有多个。
6.如权利要求1~5中任一项所述的半导体装置,其特征在于,
上述第1导电部件中的上述半导体元件侧的面的相反的第1散热面(42C)从上述绝缘部件露出,上述第2导电部件中的上述半导体元件侧的面的相反的第2散热面(42E)从上述绝缘部件露出,
作为上述第1主端子的上述非对置部的第1非对置部相比于作为上述第2主端子的上述非对置部的第2非对置部而言,在上述主端子的板厚方向上配置在从上述第2散热面远离的位置,上述第2非对置部相比于上述第1非对置部而言,在上述板厚方向上配置在从上述第1散热面远离的位置。
7.如权利要求4所述的半导体装置,其特征在于,
具备多个上述半导体元件,
多个上述半导体元件在上述第1导电部件以及上述第2导电部件之间相互并联连接,并且在上述板宽方向上排列配置;
相对于穿过多个上述半导体元件的元件中心并且与上述板宽方向正交的中心线,上述第1非对置部以及上述第2非对置部被线对称配置。
8.如权利要求4所述的半导体装置,其特征在于,
具备多个上述半导体元件,
多个上述半导体元件在上述第1导电部件以及上述第2导电部件之间相互并联连接,并且在上述板宽方向上排列配置,
低电位侧的上述导电部件的非对置部被配置在穿过多个上述半导体元件的元件中心并且与上述板宽方向正交的中心线上。
9.一种半导体装置,其特征在于,
具备:
至少一个半导体元件(30,30A,30B),在一面侧具有第1主电极(32),在与上述一面相反的背面侧具有第2主电极(33);
第1导电部件(40C)及第2导电部件(40E),是将上述半导体元件夹着而配置的导电部件(40),上述第1导电部件配置在上述一面侧且与上述第1主电极连接,上述第2导电部件配置在上述背面侧且与上述第2主电极连接;
绝缘部件(20),将上述导电部件各自的至少一部分以及上述半导体元件一体地覆盖并保护;以及
第1主端子(60C)及第2主端子(60E),是与上述导电部件相连且向上述绝缘部件之外延伸设置的主端子(60),上述第1主端子与上述第1导电部件相连,上述第2主端子与上述第2导电部件相连,
上述主端子中,作为向上述绝缘部件之外突出的突出部分,具有对置部(62)和多个非对置部(63C,63E),上述对置部以使主电流流动时产生的磁通相互抵消的方式配置,并且是上述第1主端子及上述第2主端子的板面彼此分离而对置的部分,上述多个非对置部是上述第1主端子及上述第2主端子各自中上述板面不对置的部分,
上述半导体装置还具备与作为上述绝缘部件的第1树脂部相连、在上述对置部中至少配置在上述第1主端子与上述第2主端子之间的第2树脂部(70,70A)。
10.如权利要求9所述的半导体装置,其特征在于,
上述第2树脂部在上述对置部中将上述第1主端子中的上述第2主端子侧的面的相反面、以及上述第2主端子中的上述第1主端子侧的面的相反面覆盖。
11.如权利要求10所述的半导体装置,其特征在于,
在上述第1导电部件及上述第2导电部件的至少一方,上述半导体元件侧的面的相反面从上述第1树脂部露出,
在上述主端子的板厚方向上,上述第2树脂部的厚度比上述第1树脂部薄。
12.如权利要求9所述的半导体装置,其特征在于,
上述第1树脂部和上述第2树脂部是一体成型物。
13.如权利要求9所述的半导体装置,其特征在于,
上述第1树脂部是一次成型体,上述第2树脂部是二次成型体。
14.如权利要求13所述的半导体装置,其特征在于,
上述第2树脂部的杨氏模量小于上述第1树脂部的杨氏模量。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7156105B2 (ja) 2019-03-11 2022-10-19 株式会社デンソー 半導体モジュール
JP7059970B2 (ja) * 2019-03-11 2022-04-26 株式会社デンソー 半導体装置
JP7095632B2 (ja) * 2019-03-11 2022-07-05 株式会社デンソー 半導体装置
WO2021190737A1 (de) 2020-03-24 2021-09-30 Wacker Chemie Ag Polyester-polysiloxan-copolymere aufweisende zusammensetzungen
DE112020007475T5 (de) * 2020-07-29 2023-05-17 Mitsubishi Electric Corporation Halbleitervorrichtung
WO2024018851A1 (ja) * 2022-07-22 2024-01-25 ローム株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022960A (ja) * 2002-06-19 2004-01-22 Mitsubishi Electric Corp 電力用半導体装置
JP2007234722A (ja) * 2006-02-28 2007-09-13 Toyota Industries Corp 半導体装置
JP2011142360A (ja) * 2011-04-22 2011-07-21 Renesas Electronics Corp 半導体装置
JP2015207685A (ja) * 2014-04-22 2015-11-19 日産自動車株式会社 半導体モジュール及び半導体装置
CN105556664A (zh) * 2013-09-16 2016-05-04 株式会社电装 半导体装置
JP2016136648A (ja) * 2016-04-12 2016-07-28 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、光半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303939A (ja) 2002-04-08 2003-10-24 Hitachi Ltd パワー半導体装置及びインバータ装置
JP4270059B2 (ja) 2004-07-27 2009-05-27 パナソニック電工株式会社 半導体封止用樹脂組成物及び半導体装置
JP2007251076A (ja) * 2006-03-20 2007-09-27 Hitachi Ltd パワー半導体モジュール
JP5507477B2 (ja) 2011-01-20 2014-05-28 パナソニック株式会社 半導体封止用エポキシ樹脂組成物および半導体装置
JP6102676B2 (ja) 2013-10-23 2017-03-29 株式会社デンソー 半導体装置
JP6125984B2 (ja) 2013-12-11 2017-05-10 トヨタ自動車株式会社 半導体装置
CN106030796B (zh) * 2014-02-11 2018-07-06 三菱电机株式会社 功率用半导体模块
JP6294110B2 (ja) * 2014-03-10 2018-03-14 トヨタ自動車株式会社 半導体装置
JP6269296B2 (ja) * 2014-04-25 2018-01-31 株式会社デンソー 半導体モジュール
JP6344215B2 (ja) * 2014-11-21 2018-06-20 株式会社デンソー 半導体装置及びパワーモジュール
JP6181136B2 (ja) 2015-11-09 2017-08-16 日立オートモティブシステムズ株式会社 電力変換装置
US10137789B2 (en) * 2016-07-20 2018-11-27 Ford Global Technologies, Llc Signal pin arrangement for multi-device power module
JP6708066B2 (ja) * 2016-09-05 2020-06-10 株式会社デンソー 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022960A (ja) * 2002-06-19 2004-01-22 Mitsubishi Electric Corp 電力用半導体装置
JP2007234722A (ja) * 2006-02-28 2007-09-13 Toyota Industries Corp 半導体装置
JP2011142360A (ja) * 2011-04-22 2011-07-21 Renesas Electronics Corp 半導体装置
CN105556664A (zh) * 2013-09-16 2016-05-04 株式会社电装 半导体装置
JP2015207685A (ja) * 2014-04-22 2015-11-19 日産自動車株式会社 半導体モジュール及び半導体装置
JP2016136648A (ja) * 2016-04-12 2016-07-28 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、光半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
感性负载条件下IGBT开通过程分析;唐新灵;崔翔;张朋;李金元;赵哿;;华北电力大学学报(自然科学版)(第02期);37-45 *

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Publication number Publication date
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WO2019230176A1 (ja) 2019-12-05

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