WO2017199723A1 - 半導体装置 - Google Patents

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plate
semiconductor device
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寛 石野
英樹 川原
真二 平光
俊介 荒井
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株式会社デンソー
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Definitions

  • This disclosure relates to a semiconductor device having a double-sided heat dissipation structure.
  • the upper arm chip constituting the upper arm circuit is arranged between the pair of upper arm plates, and the lower arm chip constituting the lower arm is arranged between the pair of lower arm plates, and the upper arm 2.
  • a semiconductor device having a double-sided heat dissipation structure in which a circuit and a lower arm circuit are connected via a joint portion is known.
  • one upper arm chip is disposed between the upper arm plates, and one lower arm chip is disposed between the lower arm plates.
  • the current variation can be suppressed by making the circuit arrangement symmetrical.
  • the upper arm chips are arranged in a direction orthogonal to the extending direction of the joint portion, and the extending direction of the signal terminals is set to the upper arm chip.
  • a configuration is possible in which the directions are arranged in opposite directions.
  • the connection structure between the signal terminals and the outside (device) becomes complicated.
  • abnormal oscillation can be suppressed by inserting ferrite beads and gate resistors in series with the gate.
  • countermeasures increase switching loss.
  • This disclosure is intended to provide a semiconductor device capable of suppressing current variation and abnormal oscillation of a gate while simplifying a connection structure between a signal terminal and the outside.
  • a semiconductor device is A pair of upper arm plates and a pair of lower arm plates, each as a pair of heat sinks, A switching element is formed, and has a main electrode formed on one surface and the back surface opposite to the one surface and the thickness direction, and a signal pad formed on the back surface at a position different from the main electrode.
  • the pads are formed on the same side with respect to the main electrode, and the corresponding signal terminals are extended in the same direction. Therefore, the connection structure between the signal terminal and the outside can be simplified.
  • the inductance of each parallel connection part is smaller than the inductance of the series connection part including the joint part.
  • the inductance of the series connection portion when the inductance of the series connection portion is set to a predetermined value, the inductance of the parallel connection portion can be reduced as compared with the configuration in which the inductance of the parallel connection portion is greater than or equal to the inductance of the series connection portion.
  • current variation can be suppressed while adopting the above-described pad arrangement.
  • by satisfying the above-described inductance magnitude relationship abnormal oscillation of the gate can be suppressed. Since it is not necessary to insert a gate resistor or the like, an abnormal oscillation of the gate can be suppressed while suppressing an increase in switching loss. The effect of suppressing abnormal oscillation has been confirmed by experiments.
  • FIG. 1 shows schematic structure of the power converter device with which the semiconductor device of 1st Embodiment is applied. It is a top view which shows schematic structure of the semiconductor device of 1st Embodiment. It is the figure which abbreviate
  • the semiconductor device of a 2nd embodiment it is a sectional view showing the 1st joint part periphery.
  • the semiconductor device of 3rd Embodiment it is sectional drawing which shows the 1st joint part periphery. It is a top view which shows a 1st modification, and respond
  • the thickness direction of the semiconductor chips is indicated as the Z direction, perpendicular to the Z direction, and the arrangement direction of the semiconductor chips on the upper arm 10H side is indicated as the X direction.
  • a direction perpendicular to both the Z direction and the X direction is referred to as a Y direction.
  • the shape along the XY plane defined by the X direction and the Y direction is a planar shape.
  • the Z direction corresponds to the plate thickness direction
  • the X direction corresponds to the first direction.
  • a power converter 1 is configured to convert a DC voltage supplied from a DC power supply 2 (battery) into a three-phase AC and output it to a three-phase AC motor 3.
  • a power converter 1 is mounted on, for example, an electric vehicle or a hybrid vehicle.
  • the power converter 1 can also convert the power generated by the motor 3 into direct current and charge the direct current power source 2.
  • Reference numeral 4 shown in FIG. 1 is a smoothing capacitor.
  • the power converter 1 has a three-phase inverter.
  • the three-phase inverter includes an upper and lower arm provided between a high potential power line 5 connected to the positive electrode (high potential side) of the DC power source 2 and a low potential power line 6 connected to the negative electrode (low potential side).
  • the upper and lower arms of each phase are each constituted by a semiconductor device 10. That is, the upper and lower arms for one phase are constituted by one semiconductor device 10.
  • the upper and lower arms are formed by connecting an upper arm 10H and a lower arm 10L in series.
  • the output terminals of the upper and lower arms are connected to an output line 7 to the motor 3.
  • the upper arm 10H corresponds to an upper arm circuit
  • the lower arm 10L corresponds to a lower arm circuit.
  • the power conversion device 1 includes a boost converter that boosts a DC voltage supplied from the DC power supply 2, and a gate drive that controls the operation of the switching elements constituting the three-phase inverter and the boost converter.
  • a circuit or the like may be included.
  • the semiconductor device 10 includes a sealing resin body 11, a semiconductor chip 12, a heat sink 14, a terminal 16, a heat sink 18, a joint portion 20, main terminals 21, 22, 23, and a signal terminal 24. It has.
  • the suffix “H” indicates an element on the upper arm 10H side
  • the suffix “L” indicates an element on the lower arm 10L side.
  • H and L are given to a part of the elements, and the other parts are common to the upper arm 10H and the lower arm 10L.
  • the sealing resin body 11 is made of, for example, an epoxy resin.
  • the sealing resin body 11 is formed by, for example, a transfer mold method.
  • the sealing resin body 11 has one surface 11a orthogonal to the Z direction, a back surface 11b opposite to the one surface 11a, and a side surface connecting the one surface 11a and the back surface 11b.
  • the one surface 11a and the back surface 11b are, for example, flat surfaces.
  • the sealing resin body 11 has a side surface 11c from which the signal terminal 24 protrudes.
  • the semiconductor chip 12 is formed by forming a power transistor such as an insulated gate bipolar transistor (IGBT) or MOSFET as a switching element on a semiconductor substrate such as silicon or silicon carbide.
  • a power transistor such as an insulated gate bipolar transistor (IGBT) or MOSFET
  • a commutation diode (FWD) connected to the IGBT in antiparallel is formed together with the n-channel IGBT. That is, an RC (Reverse Conducting) -IGBT is formed on the semiconductor chip 12.
  • the semiconductor chip 12 has a substantially rectangular planar shape.
  • the IGBT and FWD have a vertical structure so that current flows in the Z direction.
  • a collector electrode 13a is formed on one surface of the semiconductor chip 12, and an emitter electrode 13b is formed on the back surface opposite to the one surface.
  • the collector electrode 13a also serves as an FWD cathode electrode, and the emitter electrode 13b also serves as an FWD anode electrode.
  • the collector electrode 13a and the emitter electrode 13b correspond to the main electrode.
  • the semiconductor chip 12 includes semiconductor chips 120H and 121H on the upper arm 10H side, and semiconductor chips 120L and 121L on the lower arm 10L side.
  • the semiconductor chips 120H and 121H correspond to the upper arm chip, and the semiconductor chips 120L and 121L correspond to the lower arm chip.
  • the semiconductor chips 120H, 120L, 121H, and 121L have substantially the same planar shape, specifically, a substantially rectangular shape, and have substantially the same size and the same thickness.
  • the semiconductor chips 120H, 120L, 121H, and 121L have the same configuration.
  • the semiconductor chips 120H and 121H on the upper arm 10H side are arranged such that the collector electrodes 13a are on the same side in the Z direction and the emitter electrodes 13b are on the same side in the Z direction.
  • the semiconductor chips 120H and 121H are positioned at substantially the same height in the Z direction and are arranged side by side in the X direction.
  • the semiconductor chips 120L and 121L on the lower arm 10L side are arranged such that the collector electrodes 13a are on the same side in the Z direction and the emitter electrodes 13b are on the same side in the Z direction.
  • the semiconductor chips 120L and 121L are also located at substantially the same height in the Z direction and are arranged side by side in the X direction.
  • the arrangement direction of the semiconductor chips 120L and 121L corresponds to the second direction. In the present embodiment, the second direction is the same X direction as the first direction. Further, the semiconductor chips 120H, 120L, 121H, and 121L are arranged in a line along the X direction.
  • a pad 13c which is a signal electrode, is also formed on the back surface of the semiconductor chip 12, that is, the emitter electrode forming surface.
  • the pad 13c is formed at a position different from the emitter electrode 13b.
  • the pad 13c is electrically separated from the emitter electrode 13b.
  • the pad 13c is formed at the end on the opposite side to the formation region of the emitter electrode 13b in the Y direction.
  • each semiconductor chip 12 has five pads 13c.
  • the five pads 13c for the gate electrode, for the Kelvin emitter that detects the potential of the emitter electrode 13b, for current sensing, and for the anode potential of the temperature sensor (temperature sensing diode) that detects the temperature of the semiconductor chip 12
  • the cathode potential is also used.
  • the five pads 13c are collectively formed on one end side in the Y direction and formed side by side in the X direction in the semiconductor chip 12 having a substantially rectangular plane.
  • the semiconductor chip 12 is arranged side by side in a direction orthogonal to both the direction of the emitter electrode 13b and the pad 13c and the Z direction which is the plate thickness direction.
  • the alignment direction of the emitter electrode 13b and the pad 13c is the Y direction for all the semiconductor chips 12. For this reason, all the semiconductor chips 12 are arranged side by side in the X direction.
  • the heat sink 14 functions to dissipate heat from the corresponding semiconductor chip 12 to the outside of the semiconductor device 10 and also functions as a wiring. For this reason, in order to ensure thermal conductivity and electrical conductivity, it is formed using at least a metal material.
  • the heat sink 14 is also referred to as a heat sink.
  • the heat sink 14 is provided so as to include the corresponding semiconductor chip 12 in the projection view from the Z direction.
  • the heat sink 14 is disposed on the one surface 11a side of the sealing resin body 11 with respect to the corresponding semiconductor chip 12 in the Z direction.
  • the heat sink 14 is electrically connected to the collector electrode 13 a of the corresponding semiconductor chip 12 via the solder 15. Most of the heat sink 14 is covered with the sealing resin body 11. Of the surface of the heat sink 14, a heat radiating surface 14 a opposite to the semiconductor chip 12 is exposed from the sealing resin body 11. The heat radiation surface 14a is substantially flush with the surface 11a. Of the surface of the heat sink 14, the portion excluding the connection portion with the solder 15 and the heat radiating surface 14 a is covered with the sealing resin body 11.
  • the heat sink 14 includes a heat sink 14H on the upper arm 10H side and a heat sink 14L on the lower arm 10L side.
  • the collector electrode 13a of the semiconductor chips 120H and 121H is connected to the surface of the heat sink 14H opposite to the heat radiating surface 14a through the solder 15, respectively. Further, the collector electrode 13a of the semiconductor chips 120L and 121L is connected to the surface of the heat sink 14L opposite to the heat radiating surface 14a via the solder 15, respectively.
  • the heat sinks 14H and 14L are arranged side by side in the X direction, and are arranged at substantially the same position in the Z direction.
  • the heat radiation surfaces 14a of the heat sinks 14H and 14L are exposed from the one surface 11a of the sealing resin body 11 and are arranged in the X direction.
  • the terminal 16 is interposed between the corresponding semiconductor chip 12 and the heat sink 18. Since the terminal 16 is located in the middle of the heat conduction and electric conduction paths between the semiconductor chip 12 and the heat sink 18, the terminal 16 is formed using at least a metal material in order to ensure heat conductivity and electric conductivity.
  • the terminal 16 is disposed to face the emitter electrode 13 b and is electrically connected to the emitter electrode 13 b through the solder 17.
  • the terminal 16 is provided for each semiconductor chip 12.
  • the heat sink 18 also functions to dissipate the heat of the corresponding semiconductor chip 12 to the outside of the semiconductor device 10, and also functions as a wiring.
  • the heat sink 18 is also referred to as a heat sink.
  • the heat sink 18 is provided so as to include the corresponding semiconductor chip 12 in the projection view from the Z direction.
  • the heat sink 18 is disposed on the back surface 11b side of the sealing resin body 11 with respect to the corresponding semiconductor chip 12 in the Z direction.
  • the heat sink 18 is electrically connected to the emitter electrode 13b of the corresponding semiconductor chip 12. Specifically, the emitter electrode 13 b is electrically connected through the solder 17, the terminal 16, and the solder 19. Most of the heat sink 18 is covered with the sealing resin body 11. Of the surface of the heat sink 18, a heat radiating surface 18 a opposite to the semiconductor chip 12 is exposed from the sealing resin body 11. The heat radiation surface 18a is substantially flush with the back surface 11b. Of the surface of the heat sink 18, a portion excluding the connection portion with the solder 19 and the heat radiation surface 18 a is covered with the sealing resin body 11.
  • the heat sink 18 includes a heat sink 18H on the upper arm 10H side and a heat sink 18L on the lower arm 10L side.
  • a terminal 16 corresponding to the semiconductor chips 120H and 121H is connected to the surface of the heat sink 18H opposite to the heat radiating surface 18a through the solder 19.
  • a terminal 16 corresponding to the semiconductor chips 120L and 121L is connected to the surface of the heat sink 18L opposite to the heat radiating surface 18a via a solder 19.
  • the heat sinks 18H and 18L are arranged side by side in the X direction and are arranged at substantially the same position in the Z direction. And the heat radiating surface 18a of heat sink 18H, 18L is exposed from the back surface 11b of the sealing resin body 11, and is located in a line with the X direction mutually.
  • the semiconductor chips 120H and 121H on the upper arm 10H side are connected in parallel between the heat sinks 14H and 18H. Therefore, the heat sinks 14H and 18H correspond to a pair of upper arm plates.
  • the semiconductor chips 120L and 121L on the lower arm 10L side are connected in parallel to each other between the heat sinks 14L and 18L. Therefore, the heat sinks 14L and 18L correspond to a pair of lower arm plates.
  • the joint 20 electrically connects the heat sink 18H disposed on the emitter electrode 13b side of the semiconductor chips 120H and 121H and the heat sink 14L disposed on the collector electrode 13a side of the semiconductor chips 120L and 121L.
  • the joint portion 20 includes the heat sink 18H on the upper arm 10H side disposed on the low potential side of the semiconductor chips 120H and 121H and the heat sink on the lower arm 10L side disposed on the high potential side of the semiconductor chips 120L and 121L. 14L is electrically connected.
  • One end of the joint portion 20 is one end of the heat sink 18H in the arrangement direction of the semiconductor chips 120H and 121H, and is connected to the vicinity of the end portion on the side close to the heat sink 14L.
  • the other end of the joint portion 20 is one end of the heat sink 14L in the arrangement direction of the semiconductor chips 120L and 121L, and is connected to the vicinity of the end portion near the heat sink 18H.
  • all the semiconductor chips 12 are arranged in a line along the X direction.
  • the heat sinks 14L and 18H are also arranged side by side in the X direction when viewed from the Z direction.
  • the joint portion 20 extends in the X direction in the XY plan view. One end of the joint 20 is connected to the side surface 18b of the heat sink 18H on the heat sink 14L side. The other end of the joint portion 20 is continuous with the side surface 14b on the heat sink 18H side of the heat sink 14L.
  • the joint portion 20 includes a first joint portion 200 that is continuous with the heat sink 18H, and a second joint portion 201 that is continuous with the heat sink 14L.
  • the first joint portion 200 is provided integrally with the heat sink 18H by processing the same metal plate.
  • the first joint portion 200 is provided thinner than the heat sink 18H so as to be covered with the sealing resin body 11.
  • the first joint portion 200 is connected to the heat sink 18H so as to be substantially flush with the surface of the heat sink 18H on the semiconductor chip 12 side.
  • the first joint portion 200 has a thin plate shape and extends in the X direction from the side surface 18b of the heat sink 18H.
  • the second joint portion 201 is provided integrally with the heat sink 14L by processing the same metal plate.
  • the second joint portion 201 is provided thinner than the heat sink 14L so as to be covered with the sealing resin body 11.
  • the second joint portion 201 is substantially flush with the surface of the heat sink 14L on the semiconductor chip 12 side.
  • the second joint portion 201 extends from the side surface 14b of the heat sink 14L toward the heat sink 18H.
  • the second joint portion 201 extends in the X direction when viewed from the Z direction.
  • the second joint portion 201 has two bent portions.
  • the distal end portion of the second joint portion 201 overlaps the first joint portion 200 in the projection view from the Z direction.
  • the second joint portion 201 and the first joint portion 200 are connected via the solder 202.
  • the main terminal 21 is an external connection terminal for connecting the semiconductor device 10 to the high potential power supply line 5.
  • the main terminal 21 is also referred to as a high potential power supply terminal or a P terminal.
  • the main terminal 21 is connected to the heat sink 14H, and extends from the heat sink 14H in the Y direction. In this embodiment, the main terminal 21 is integrally provided with the heat sink 14H by processing the same metal plate.
  • the main terminal 21 is connected to one end of the heat sink 14H in the Y direction.
  • the main terminal 21 has substantially the same thickness as the heat sink 14H.
  • One surface of the main terminal 21 is substantially flush with the heat dissipation surface 14a of the heat sink 14H, and is exposed from the one surface 11a of the sealing resin body 11 together with the heat dissipation surface 14a.
  • the main terminal 22 is an external connection terminal for connecting the semiconductor device 10 to the output line 7 of the motor 3.
  • the main terminal 22 is also referred to as an output terminal or an O terminal.
  • the main terminal 22 is connected to the heat sink 14L, and extends from the heat sink 14L in the Y direction on the same side as the main terminal 21.
  • the main terminal 22 is integrally provided with the heat sink 14L by processing the same metal plate.
  • the main terminal 22 is connected to one end of the heat sink 14L in the Y direction.
  • the main terminal 22 has substantially the same thickness as the heat sink 14L.
  • One surface of the main terminal 22 is substantially flush with the heat radiation surface 14a of the heat sink 14L, and is exposed from the one surface 11a of the sealing resin body 11 together with the heat radiation surface 14a. That is, the heat radiating surface 14a of the heat sinks 14H and 14L and the main terminals 21 and 22 are exposed from the one surface 11a.
  • the main terminal 23 is an external connection terminal for connecting the semiconductor device 10 to the low potential power supply line 6.
  • the main terminal 23 is also referred to as a low potential power supply terminal or N terminal.
  • the main terminal 23 is connected to the heat sink 18L, and extends from the heat sink 18L in the Y direction on the same side as the main terminal 21.
  • the main terminal 23 is integrally provided with the heat sink 18L by processing the same metal plate.
  • the main terminal 23 is connected to one end of the heat sink 18L in the Y direction.
  • the main terminal 23 has substantially the same thickness as the heat sink 18L.
  • One surface of the main terminal 23 is substantially flush with the heat radiating surface 18a of the heat sink 18L, and is exposed from the back surface 11b of the sealing resin body 11 together with the heat radiating surface 18a. That is, the heat radiating surface 18a of the heat sinks 18H and 18L and the main terminal 23 are exposed from the back surface 11b.
  • a part of the main terminal 23 overlaps the main terminal 21 in the projection view from the Z direction. That is, a stacked structure of the main terminal 21 (P terminal) and the main terminal 23 (N terminal) is formed in the Z direction.
  • the main terminal 21 extends from a portion of the heat sink 14H on one side surface in the Y direction and close to the lower arm 10L. In other words, the semiconductor chips 120H and 121H are extended from the side close to the semiconductor chip 120H.
  • the main terminal 21 extends in the Y direction so that the tip approaches the lower arm 10L in the X direction. That is, the main terminal 21 extends obliquely.
  • the main terminal 23 extends from a portion on one side surface in the Y direction of the heat sink 18L and close to the upper arm 10H.
  • the semiconductor chips 120L and 121L are extended from the side close to the semiconductor chip 120L.
  • the main terminal 23 is extended in the Y direction so that the tip approaches the upper arm 10H in the X direction. That is, the main terminal 23 extends obliquely.
  • tip part of the main terminals 21 and 23 has overlapped in the projection view from a Z direction.
  • the signal terminal 24 is electrically connected to the pad 13c of the corresponding semiconductor chip 12 through a bonding wire 25.
  • a bonding wire 25 In this embodiment, an aluminum-based bonding wire 25 is employed.
  • the signal terminal 24 is connected to the bonding wire 25 inside the sealing resin body 11 and protrudes from the side surface 11 c of the sealing resin body 11 to the outside.
  • the signal terminal 24 has a signal terminal 24H on the upper arm 10H side and a signal terminal 24L on the lower arm 10L side.
  • the signal terminal 24H is electrically connected to the pads 13c of the corresponding semiconductor chips 120H and 121H.
  • the signal terminal 24L is electrically connected to the pads 13c of the corresponding semiconductor chips 120L and 121L.
  • the signal terminals 24H corresponding to the semiconductor chips 120H and 121H are extended in the same direction.
  • the signal terminals 24L corresponding to the semiconductor chips 120L and 121L extend in the same direction.
  • all the semiconductor chips 12 are arranged in a line along the X direction.
  • the pads 13c of each semiconductor chip 12 are arranged on the same side in the Y direction. Therefore, the signal terminal 24H and the signal terminal 24L are extended in the same direction.
  • the signal terminal 24H and the signal terminal 24L extend in the Y direction and in a direction opposite to the extending direction of the main terminals 21, 22, and 23 with respect to the heat sinks 14H, 14L, and 18H.
  • the sealing resin body 11 allows the semiconductor chip 12, part of the heat sink 14, terminal 16, part of the heat sink 18, part of the main terminals 21, 22, 23, and A part of the signal terminal 24 is integrally sealed.
  • Semiconductor chips 120H, 120l, 121H, and 121L are sealed in the sealing resin body 11. That is, one upper arm 10H and one lower arm 10L constituting the upper and lower arms for one phase are sealed. For this reason, the semiconductor device 10 is also referred to as a 2 in 1 package.
  • the heat sinks 14 and 18 are cut together with the sealing resin body 11.
  • the one surface 11a and the heat radiating surface 14a are cutting surfaces.
  • the heat dissipation surfaces 14a of the heat sinks 14H and 14L are located in the same plane and are substantially flush with the one surface 11a of the sealing resin body 11.
  • the back surface 11b and the heat radiating surface 18a are cutting surfaces.
  • the heat sink surfaces 18a of the heat sinks 18H and 18L are located in the same plane and are substantially flush with the back surface 11b of the sealing resin body 11.
  • the semiconductor device 10 has a double-sided heat dissipation structure in which the heat dissipation surfaces 14 a and 18 a are both exposed from the sealing resin body 11.
  • one surface connected to the heat radiation surface 14a of the main terminals 21 and 22 is also a cutting surface. Further, one surface of the main terminal 23 that is continuous with the heat radiating surface 18a is also a cutting surface.
  • Such a semiconductor device 10 can be formed by a known manufacturing method.
  • the heat sinks 14H and 14L are arranged side by side in the X direction.
  • the semiconductor chips 120H, 120L, 121H, and 121L are arranged in a line along the X direction. In the X direction, the semiconductor chip 121H, the semiconductor chip 120H, the semiconductor chip 120L, and the semiconductor chip 121L are arranged in this order.
  • the joint portion 20 extends in the X direction in the XY plan view, and connects the side surface 18b of the heat sink 18H and the side surface 14b of the heat sink 14L.
  • the upper arm 10H includes heat sinks 14H and 18H, which are a pair of upper arm plates, and semiconductor chips 120H and 121H.
  • the semiconductor chip 120 ⁇ / b> H is closer to the joint portion 20, and the semiconductor chip 121 ⁇ / b> H is farther from the joint portion 20. That is, in the X direction, the distance from the joint portion 20 differs between the semiconductor chip 120H and the semiconductor chip 121H.
  • the heat sink 14H a portion between the connection portion of the semiconductor chip 120H via the solder 15 and the connection portion of the semiconductor chip 121H via the solder 15 is a parallel connection portion 140H on the collector electrode 13a side.
  • a portion between the connection portion of the semiconductor chip 120H via the solder 19 and the connection portion of the semiconductor chip 121H via the solder 19 is a parallel connection portion 180H on the emitter electrode 13b side.
  • the portions sandwiched by broken lines are parallel connection portions 140H and 180H.
  • the upper arm 10H includes solders 15, 17, 19 and a terminal 16 in addition to the above.
  • the semiconductor chip 120H and the semiconductor chip 121H have the same Z-direction connection structure (stacked structure) between the pair of heat sinks 14H and 18H.
  • the lower arm 10L includes heat sinks 14L and 18L, which are a pair of lower arm plates, and semiconductor chips 120L and 121L.
  • the semiconductor chip 120 ⁇ / b> L is closer to the joint portion 20, and the semiconductor chip 121 ⁇ / b> L is farther from the joint portion 20. That is, in the X direction, the distance from the joint 20 is different between the semiconductor chip 120L and the semiconductor chip 121L.
  • the heat sink 14L a portion between the connection portion of the semiconductor chip 120L via the solder 15 and the connection portion of the semiconductor chip 121L via the solder 15 is a parallel connection portion 140L on the collector electrode 13a side.
  • a portion between the connection portion of the semiconductor chip 120L via the solder 19 and the connection portion of the semiconductor chip 121L via the solder 19 is a parallel connection portion 180L on the emitter electrode 13b side.
  • the parallel connection unit 180L has the same configuration as the parallel connection unit 180H. In FIG. 4, the portions sandwiched by broken lines are parallel connection portions 140L and 180L.
  • the lower arm 10L includes solders 15, 17, 19 and a terminal 16 in addition to the above.
  • the semiconductor chip 120L and the semiconductor chip 121L have the same Z-direction connection structure (laminated structure) between the pair of heat sinks 14L and 18L.
  • the upper arm 10H and the lower arm 10L are connected by the joint portion 20, the portion between the side surface 18b of the heat sink 18H and the semiconductor chip 120H, and the portion of the heat sink 14L from the side surface 14b to the semiconductor chip 120L.
  • a series connection portion 26 connected in series is formed.
  • the parallel connection portions 140H and 140L have substantially the same length in the X direction (path length) in which the current flows.
  • the parallel connection portions 180H and 180L have substantially the same length in the X direction, which is the direction in which current flows.
  • the parallel connection portions 140H and 140L and the parallel connection portions 180H and 180L have slightly different lengths in the X direction, but for convenience, the lengths of all the parallel connection portions 140H, 140L, 180H, and 180L in the X direction are A1. It shows.
  • the heat sinks 14H, 14L, 18H, and 18L have substantially the same width as the length along the Y direction, and the thicknesses as the lengths along the Z direction are almost equal to each other.
  • the widths of all the parallel connection portions 140H, 140L, 180H, and 180L are B1 that are substantially equal to each other.
  • the thickness of the parallel connection part 140H, 140L, 180H, 180L is C1 which is a substantially equal value mutually.
  • an equivalent circuit of the upper arm 10H, the lower arm 10L, and the series connection unit 26 can be shown as shown in FIG.
  • the length A1 is slightly different between the upper arm 10H and the lower arm 10L, since the width B1 and the thickness C1 are equal, in FIG. 5, for the sake of convenience, each of the parallel connection portions 140H, 140L, 180H, and 180L.
  • the inductance is L1.
  • the inductance of the series connection portion 26 is L2.
  • the upper arm 10H is connected to the high potential power supply line 5 through the main terminal 21.
  • the lower arm 10L is connected to the low potential power supply line 6 through the main terminal 23.
  • the length A1 is shorter than the length (path length) A2 in the direction in which the current flows in the series connection portion 26. Strictly speaking, the length A1 of the parallel connection portions 180H and 180L on the longer emitter electrode 13b side, that is, the maximum value of the length A1 is shorter than the length A2.
  • the length A2 is indicated by a double-ended arrow.
  • the width B1 is wider than the width B2 of the joint portion 20 mainly constituting the series connection portion 26.
  • the thickness C ⁇ b> 1 is thicker than the thickness of at least one of the first joint part 200 and the second joint part 201 constituting the joint part 20.
  • the thickness C ⁇ b> 1 is thicker than the thickness C ⁇ b> 2 of the second joint part 201.
  • the thickness C ⁇ b> 1 is thicker than the thickness of the first joint part 200.
  • the inductance L1 of the parallel connection portions 140H, 140L, 180H, and 180L is smaller than the inductance L2 of the series connection portion 26.
  • the pads 13c of the semiconductor chips 120H and 121H connected in parallel are formed on the same side in the Y direction with respect to the emitter electrode 13b that is the main electrode.
  • a signal terminal 24H corresponding to each of the semiconductor chips 120H and 121H extends in the Y direction on the same side.
  • the pads 13c of the semiconductor chips 120L and 121L connected in parallel are formed on the same side in the Y direction with respect to the emitter electrode 13b as the main electrode.
  • a signal terminal 24L corresponding to each of the semiconductor chips 120L and 121L extends in the Y direction on the same side.
  • abnormal gate oscillation can be suppressed. Since it is not necessary to insert a gate resistor or the like in series with the gate, abnormal oscillation of the gate can be suppressed while suppressing an increase in switching loss. With respect to this point, an effect has been actually confirmed by an experiment using the configuration of the present disclosure.
  • FIG. 6 shows a signal waveform of a comparative example with respect to the present embodiment
  • FIG. 7 shows a signal waveform of the semiconductor device 10 of the present embodiment. Both are waveforms at turn-on.
  • the solid line is the voltage between the Kelvin emitters of the semiconductor chips connected in parallel
  • the broken line is the Ice of the semiconductor chip near the joint
  • the one-dot chain line is the Ice of the semiconductor chip far from the joint
  • the two-dot chain line is Vce is shown.
  • the solid line indicates the voltage between the Kelvin emitters
  • the broken line indicates Vge
  • the alternate long and short dash line indicates the sum of the currents Ice flowing in the semiconductor chips connected in parallel
  • the alternate long and two short dashes line indicates Vce.
  • the inductance L2 is fixed at 3 nH, the inductance L1 is 20 nH in the comparative example, and the inductance L1 is 1 nH in the example of the present embodiment.
  • L1> L2 is satisfied in basically the same configuration as the present embodiment.
  • the semiconductor device 10 of the present embodiment current variation and abnormal oscillation of the gate can be suppressed while simplifying the connection structure between the signal terminal 24 and the outside.
  • the switching speed can be increased (high-speed switching). Therefore, it is possible to suppress abnormal oscillation of the gate while suppressing an increase in switching loss.
  • the semiconductor chips 120H and 121H are arranged side by side in the X direction, and the arrangement of the pad 13c with respect to the emitter electrode 13b is the same as that of the upper arm 10H and the lower arm. It is the same for the arm 10L. All the signal terminals 24H and 24L are extended in the same direction. Therefore, the connection structure between the signal terminal 24 and the outside (device) can be further simplified.
  • all the semiconductor chips 12 are arranged in a line along the X direction. Therefore, the connection structure between the signal terminal 24 and the outside (device) can be further simplified. In addition, the size of the semiconductor device 10 in the Y direction can be reduced.
  • the self-inductance L ( ⁇ H) of a flat plate having a length l, a width w, and a thickness t can be expressed by the following well-known formula.
  • a proportional relationship is generally established between the inductance L and the length l.
  • a proportional relationship is generally established between the inductance L and 1 / w.
  • a proportional relationship is generally established between the inductance L and 1 / t. Therefore, the relationship of L1 ⁇ L2 may be satisfied by satisfying at least one of the above-described length A1 ⁇ A2, width B1> B2, and thickness C1> C2.
  • the width B1 of the parallel connection portions 140H, 140L, 180H, and 180L is wider than the width B2 of the joint portion 20 that mainly constitutes the series connection portion 26. Therefore, the inductance L1 ⁇ the inductance L2 can be satisfied also by this.
  • the thickness C1 of the parallel connection portions 140H, 140L, 180H, and 180L is greater than the thickness of at least one of the first joint portion 200 and the second joint portion 201 constituting the joint portion 20. .
  • the thickness C1 is greater than the thickness C2 of the second joint portion 201.
  • the thickness C ⁇ b> 1 is thicker than the thickness of the first joint part 200. This also satisfies the inductance L1 ⁇ inductance L2.
  • the switching speed is increased, current flows only in the surface layers of the heat sinks 14H, 14L, 18H, and 18L due to the skin effect. Therefore, it is preferable to satisfy the above relationship in width rather than thickness.
  • the tip portions of the main terminals 21 and 23 are overlapped in the projection view from the Z direction. Therefore, the inductance Lp of the main terminal 21 (P terminal) and the inductance Ln of the main terminal 23 (N terminal), which have a high contribution to the main circuit inductance, can be reduced by the magnetic flux canceling effect. Thereby, the oscillation phenomenon caused by the inductances Lp and Ln can be suppressed. Specifically, at the time of turn-off, the spike voltage due to the inductances Lp and Ln forms a resonance circuit with the gate inductance Lg via the parasitic capacitance between the gate and the collector, thereby suppressing the oscillation phenomenon. Can do.
  • FIG. 8 shows an example of this embodiment.
  • a recess 203 is formed in the vicinity of the root connected to the heat sink 18 ⁇ / b> H, which is the solder connection surface in the first joint portion 200.
  • the recess 203 is a current path in the first joint portion 200 and is formed in a contacted portion with the solder 202.
  • the recess 203 extends in the Y direction.
  • the concave portion 203 is formed from one end to the other end of the first joint portion 200 in the Y direction.
  • the recess 203 can be formed by, for example, pressing or etching.
  • the current path can be lengthened in the joint portion 20.
  • the inductance L2 can be increased while suppressing an increase in the physique.
  • the relationship of L1 ⁇ L2 can be easily satisfied.
  • the sealing resin body 11 enters the recess 203, and an anchor effect is produced. Thereby, the adhesiveness of the sealing resin body 11 with respect to the joint part 20 can also be improved.
  • the uneven shape is not limited to the first joint portion 200. What is necessary is just to be provided in at least one of the 1st coupling part 200 and the 2nd coupling part 201.
  • the recess 203 may be provided in the vicinity of the root of the second joint 201 that is continuous with the heat sink 14L.
  • the joint portion 20 has a through hole.
  • FIG. 9 shows an example of this embodiment.
  • a through hole 204 is formed in the vicinity of the root of the first joint portion 200 that is continuous with the heat sink 18H.
  • the through hole 204 is a current path in the first joint portion 200 and is formed in a contacted portion with the solder 202.
  • the first joint portion 200 is formed with a plurality of through holes 204.
  • the plurality of through holes 204 are formed with a predetermined interval in the Y direction.
  • the through hole 204 can also be formed by, for example, pressing or etching.
  • the width of the current path in the joint portion 20 can be reduced.
  • the inductance L2 can be increased while suppressing an increase in the physique.
  • the relationship of L1 ⁇ L2 can be easily satisfied.
  • the present invention can also be applied to a configuration in which the IGBT and the FWD are formed on different chips.
  • the semiconductor device 10 has the terminal 16
  • a configuration without the terminal 16 may be used.
  • the heat sink 18 may be provided with a protrusion protruding toward the emitter electrode 13b.
  • the present invention can also be applied to a configuration in which the heat radiating surfaces 14 a and 18 a are not exposed from the sealing resin body 11.
  • the sealing resin body 11 may be molded such that the heat radiating surfaces 14a and 18a are in contact with the wall surface of a mold constituting the cavity.
  • the present invention is not limited to this.
  • the present invention can also be applied to a configuration in which three or more semiconductor chips 12 are connected in parallel between a pair of heat sinks.
  • the parallel connection part between the semiconductor chip 12 closest to the joint part 20 and the semiconductor chip 12 farthest from the joint part 20 The inductance L1 may be made smaller than the inductance L2 of the series connection portion 26.
  • the main terminals 21 and 23 overlap are shown in the projection view from the Z direction.
  • a configuration in which the main terminals 21 and 23 are arranged apart from each other so as not to overlap each other in the projection view from the Z direction may be employed.
  • the main terminal 23 (N terminal) is arranged between the main terminal 21 (P terminal) and the main terminal 22 (O terminal) in the X direction. That is, since the main terminal 23 is arranged next to the main terminal 21, the effect of canceling out the magnetic flux is obtained.
  • the semiconductor chips 120H and 121H are arranged in the X direction, and the semiconductor chips 120L and 121L are arranged in the Y direction.
  • the side surface 14b is orthogonal to the X direction, and the side surface 18b is orthogonal to the Y direction.
  • the joint portion 20 is bent in a plane L shape so as to be continuous with both side surfaces 14b and 18b. Even in such a configuration, the signal terminals 24H on the upper arm 10H side extend in the same direction, and the signal terminals 24L on the lower arm 10L side extend in the same direction. Therefore, current variation and abnormal oscillation of the gate can be suppressed while simplifying the connection structure between the signal terminal 24 and the outside.
  • FIG. 11 the semiconductor chips 120H and 121H are arranged in the X direction, and the semiconductor chips 120L and 121L are arranged in the Y direction.
  • the side surface 14b is orthogonal to the X direction
  • the side surface 18b is orthogonal to the Y direction.
  • the path length of the joint portion 20 is longer than the length A1 of the connection portions 140H, 140L, 180H, and 180L. Further, the width B1 of the connecting portions 140H, 140L, 180H, 180L is wider than the width B2 of the joint portion 20.
  • the heat sinks 18H and 18L are composed of a single heat sink.
  • a portion between the heat sinks 18H and 18L is a joint portion 20.
  • the series connection part 26 is constituted only by the joint part 20.
  • the joint part 20 is a part between the semiconductor chips 120H and 120L close to the joint part 20 in the heat sink. Therefore, the inductance L1 can be made smaller than the inductance L2 by making the path length of the joint portion 20 longer than the length A1 of each of the parallel connection portions 140H, 140L, 180H, and 180L.

Abstract

半導体装置において、上アーム回路を構成する複数の半導体チップ（１２０Ｈ，１２１Ｈ）は、一対の上アーム板（１４Ｈ，１８Ｈ）の間で並列接続されている。下アーム回路を構成する複数の半導体チップ（１２０Ｌ，１２１Ｌ）は、一対の下アーム板（１４Ｌ，１８Ｌ）の間で並列接続されている。各アーム回路において、複数の半導体チップはエミッタ電極とパッドとの並び方向に直交するように並び、パッドはエミッタ電極に対して同じ側に配置され、信号端子は同じ方向に延設されている。上アーム回路と下アーム回路の直列接続部（２６）は、対応する上アーム板と下アーム板（１４Ｌ，１８Ｈ）の側面（１４ｂ，１８ｂ）に連なる継手部２０を含んでいる。上アーム板および下アーム板において半導体チップを並列接続する並列接続部（１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌ）のインダクタンスのそれぞれが、直列接続部のインダクタンスよりも小さくなっている。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１６年５月２０日に出願された日本出願番号２０１６－１０１２４５号に基づくもので、ここにその記載内容を援用する。
　本開示は、両面放熱構造の半導体装置に関する。
　特許文献１に開示されているように、上アーム回路を構成する上アームチップが一対の上アーム板の間に配置され、下アームを構成する下アームチップが一対の下アーム板の間に配置され、上アーム回路と下アーム回路が継手部を介して接続された両面放熱構造の半導体装置が知られている。この半導体装置では、上アーム板の間に上アームチップがひとつ配置され、下アーム板の間に下アームチップがひとつ配置されている。
特開２０１６－４９４１号公報
　電力制御の用途では、出力（電流容量）を大きく得たいという要求があり、たとえば半導体チップを並列接続する構成を採用することがある。しかしながら、並列接続構造を採用すると、電流ばらつきやゲートの異常発振が課題となる。
　回路配置を対称にすることで、電流ばらつきを抑制することができる。一対の上アーム板の間において、たとえば２つの上アームチップを並列接続する場合、継手部の延設方向と直交する方向に上アームチップを並べ、且つ、信号端子の延設方向を、上アームチップの並び方向であって互いに相反する方向にする構成が考えられる。しかしながら、同一アームの信号端子が相反する方向に延設されるため、信号端子と外部（機器）との接続構造が複雑となる。
　また、ゲートに、フェライトビーズやゲート抵抗を直列に挿入することで、異常発振を抑制することができる。しかしながら、このような対策では、スイッチング損失が増加してしまう。
　本開示は、信号端子と外部との接続構造を簡素化しつつ、電流ばらつきやゲートの異常発振を抑制できる半導体装置を提供することを目的とする。
　本開示の一態様によれば、半導体装置は、
　それぞれ一対の放熱板としての、一対の上アーム板、及び、一対の下アーム板と、
　スイッチング素子が形成されており、一面及び一面と板厚方向に反対の裏面にそれぞれ形成された主電極と、裏面において主電極とは別の位置に形成された信号用のパッドと、を有し、一面の主電極が一対の放熱板の一方に電気的に接続され、裏面の主電極が放熱板の他方に電気的に接続された半導体チップとしての、板厚方向に直交する第１方向に並んで配置されるとともに、一対の上アーム板の間において互いに並列接続され、一対の上アーム板とともに上アーム回路を構成する複数の上アームチップ、及び、板厚方向に直交する第２方向に並んで配置されるとともに、一対の下アーム板の間において互いに並列接続され、一対の下アーム板とともに下アーム回路を構成する、上アームチップと同数の下アームチップと、
　対応する半導体チップのパッドに、電気的に接続された信号端子と、
　上アームチップの低電位側に配置された上アーム板と、下アームチップの高電位側に配置された下アーム板とを電気的に接続する継手部と、
　一対の上アーム板の少なくとも一部、一対の下アーム板の少なくとも一部、半導体チップ、継手部、及び信号端子の一部を一体的に封止する封止樹脂体と、
を備え、
　各上アームチップのパッドが、第１方向及び板厚方向の両方向に直交する方向において、裏面の主電極に対して互いに同じ側に形成されるとともに、各上アームチップに対応する信号端子が、互いに同じ方向に延設され、
　各下アームチップのパッドが、第２方向及び板厚方向の両方向に直交する方向において、裏面の主電極に対して互いに同じ側に形成されるとともに、各下アームチップに対応する信号端子が、互いに同じ方向に延設され、
　継手部は、上アーム板における第１方向の一端であって下アーム板に近い側の端部に連なるとともに、下アーム板における第２方向の一端であって上アーム板に近い側の端部に連なり、
　一対の上アーム板において複数の上アームチップを並列接続している並列接続部のインダクタンス、及び、一対の下アーム板において複数の下アームチップを並列接続している並列接続部のインダクタンスのそれぞれが、継手部を含み、上アーム回路と下アーム回路とを直列接続する直列接続部のインダクタンスよりも小さい。
　これによれば、並列接続される複数の半導体チップにおいて、パッドが主電極に対して同じ側に形成されており、対応する信号端子同士が同方向に延設されている。したがって、信号端子と外部との接続構造を簡素化できる。
　また、各並列接続部のインダクタンスが、継手部を含む直列接続部のインダクタンスよりも小さくなっている。たとえば直列接続部のインダクタンスを所定値とすると、並列接続部のインダクタンスが直列接続部のインダクタンス以上とされる構成に較べて、並列接続部のインダクタンスを小さくすることができる。これにより、上記したパッドの配置を採用しつつ、電流ばらつきを抑制することができる。また、上記したインダクタンスの大小関係を満たすことで、ゲートの異常発振を抑制することができる。ゲート抵抗などを挿入しなくてもよいため、スイッチング損失の増大を抑制しつつ、ゲートの異常発振を抑制することができる。異常発振抑制の効果については、実験により確認されている。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
第１実施形態の半導体装置が適用される電力変換装置の概略構成を示す図である。 第１実施形態の半導体装置の概略構成を示す平面図である。 図２に示す半導体装置に対し、封止樹脂体を省略した図である。 図２のIV-IV線に沿う断面図である。 上アーム回路と下アーム回路の等価回路図である。 比較例の信号波形を示す図である。 第１実施形態の半導体装置について、信号波形を示す図である。 第２実施形態の半導体装置において、第１継手部周辺を示す断面図である。 第３実施形態の半導体装置において、第１継手部周辺を示す断面図である。 第１変形例を示す平面図であり、図３に対応している。 第２変形例を示す平面図である。 第３変形例を示す断面図であり、図４に対応している。
　図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下において、半導体チップの厚み方向をＺ方向、Ｚ方向に直交し、上アーム１０Ｈ側の半導体チップの並び方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。特に断わりのない限り、上記したＸ方向及びＹ方向により規定されるＸＹ面に沿う形状を平面形状とする。Ｚ方向が板厚方向に相当し、Ｘ方向が第１方向に相当する。
　（第１実施形態）
　先ず、図１に基づき、半導体装置が適用される電力変換装置の一例について説明する。
　図１に示す電力変換装置１は、直流電源２（バッテリ）から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ３に出力するように構成されている。このような電力変換装置１は、たとえば電気自動車やハイブリッド車に搭載される。なお、電力変換装置１は、モータ３により発電された電力を、直流に変換して直流電源２に充電することもできる。図１に示す符号４は、平滑コンデンサである。
　電力変換装置１は、三相インバータを有している。三相インバータは、直流電源２の正極（高電位側）に接続された高電位電源ライン５と、負極（低電位側）に接続された低電位電源ライン６との間に設けられた上下アームを三相分、有している。そして、各相の上下アームが、それぞれ半導体装置１０によって構成されている。すなわち、ひとつの半導体装置１０により、一相分の上下アームが構成されている。上下アームは、上アーム１０Ｈと下アーム１０Ｌが直列に接続されてなる。上下アームの出力端子は、モータ３への出力ライン７に接続されている。上アーム１０Ｈが上アーム回路に相当し、下アーム１０Ｌが下アーム回路に相当する。
　なお、電力変換装置１は、上記した三相インバータに加えて、直流電源２から供給される直流電圧を昇圧する昇圧コンバータ、三相インバータや昇圧コンバータを構成するスイッチング素子の動作を制御するゲート駆動回路などを有してもよい。
　次に、図２～図４に基づき、半導体装置１０について説明する。
　図２～図４に示すように、半導体装置１０は、封止樹脂体１１、半導体チップ１２、ヒートシンク１４、ターミナル１６、ヒートシンク１８、継手部２０、主端子２１，２２，２３、及び信号端子２４を備えている。以下において、符号末尾のＨは上アーム１０Ｈ側の要素であることを示し、末尾のＬは下アーム１０Ｌ側の要素であることを示す。要素の一部には、上アーム１０Ｈ、下アーム１０Ｌを明確にするために末尾にＨ，Ｌを付与し、別の一部については、上アーム１０Ｈと下アーム１０Ｌとで共通符号としている。
　封止樹脂体１１は、たとえばエポキシ系樹脂からなる。封止樹脂体１１は、たとえばトランスファモールド法により成形されている。封止樹脂体１１は、Ｚ方向に直交する一面１１ａと、一面１１ａと反対の裏面１１ｂと、一面１１ａと裏面１１ｂとをつなぐ側面と、を有している。一面１１ａ及び裏面１１ｂは、たとえば平坦面となっている。封止樹脂体１１は、信号端子２４が突出する側面１１ｃを有している。
　半導体チップ１２は、シリコンやシリコンカーバイドなどの半導体基板に、スイッチング素子として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）やＭＯＳＦＥＴなどのパワートランジスタが形成されてなる。本実施形態では、ｎチャネル型のＩＧＢＴとともに、ＩＧＢＴに逆並列に接続される転流ダイオード（ＦＷＤ）が形成されている。すなわち、半導体チップ１２に、ＲＣ（Reverse Conducting）－ＩＧＢＴが形成されている。半導体チップ１２は、平面略矩形状をなしている。
　ＩＧＢＴ及びＦＷＤは、Ｚ方向に電流が流れるように縦型構造をなしている。半導体チップ１２の板厚方向、すなわちＺ方向において、半導体チップ１２の一面にはコレクタ電極１３ａが形成され、一面と反対の裏面にはエミッタ電極１３ｂが形成されている。コレクタ電極１３ａはＦＷＤのカソード電極も兼ねており、エミッタ電極１３ｂはＦＷＤのアノード電極も兼ねている。コレクタ電極１３ａ及びエミッタ電極１３ｂが主電極に相当する。
　半導体チップ１２は、上アーム１０Ｈ側の半導体チップ１２０Ｈ，１２１Ｈと、下アーム１０Ｌ側の半導体チップ１２０Ｌ，１２１Ｌと、を有している。半導体チップ１２０Ｈ，１２１Ｈが上アームチップに相当し、半導体チップ１２０Ｌ，１２１Ｌが下アームチップに相当する。半導体チップ１２０Ｈ，１２０Ｌ，１２１Ｈ，１２１Ｌは、互いにほぼ同じ平面形状、具体的には平面略矩形状をなすとともに、互いにほぼ同じ大きさとほぼ同じ厚みを有している。半導体チップ１２０Ｈ，１２０Ｌ，１２１Ｈ，１２１Ｌは、互いに同じ構成となっている。上アーム１０Ｈ側の半導体チップ１２０Ｈ，１２１Ｈは、お互いのコレクタ電極１３ａがＺ方向における同じ側となり、お互いのエミッタ電極１３ｂがＺ方向における同じ側となるように配置されている。半導体チップ１２０Ｈ，１２１Ｈは、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向において横並びで配置されている。
　下アーム１０Ｌ側の半導体チップ１２０Ｌ，１２１Ｌは、お互いのコレクタ電極１３ａがＺ方向における同じ側となり、お互いのエミッタ電極１３ｂがＺ方向における同じ側となるように配置されている。半導体チップ１２０Ｌ，１２１Ｌも、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向において横並びで配置されている。半導体チップ１２０Ｌ，１２１Ｌの並び方向が、第２方向に相当する。本実施形態では、第２方向が、第１方向と同じＸ方向となっている。また、半導体チップ１２０Ｈ，１２０Ｌ，１２１Ｈ，１２１Ｌが、Ｘ方向に沿って一列で配置されている。
　半導体チップ１２の裏面、すなわちエミッタ電極形成面には、信号用の電極であるパッド１３ｃも形成されている。パッド１３ｃは、エミッタ電極１３ｂとは別の位置に形成されている。パッド１３ｃは、エミッタ電極１３ｂと電気的に分離されている。パッド１３ｃは、Ｙ方向において、エミッタ電極１３ｂの形成領域とは反対側の端部に形成されている。
　本実施形態では、各半導体チップ１２が、５つのパッド１３ｃを有している。具体的には、５つのパッド１３ｃとして、ゲート電極用、エミッタ電極１３ｂの電位を検出するケルビンエミッタ用、電流センス用、半導体チップ１２の温度を検出する温度センサ（感温ダイオード）のアノード電位用、同じくカソード電位用を有している。５つのパッド１３ｃは、平面略矩形状の半導体チップ１２において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。
　半導体チップ１２は、エミッタ電極１３ｂとパッド１３ｃとの並び方向及び板厚方向であるＺ方向の両方向に対して直交する方向に並んで配置されている。本実施形態では、すべての半導体チップ１２について、エミッタ電極１３ｂとパッド１３ｃとの並び方向がＹ方向となっている。このため、すべての半導体チップ１２は、Ｘ方向に並んで配置されている。
　ヒートシンク１４は、対応する半導体チップ１２の熱を半導体装置１０の外部に放熱する機能を果たすとともに、配線としての機能も果たす。このため、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成されている。ヒートシンク１４は、放熱板とも称される。本実施形態では、ヒートシンク１４が、Ｚ方向からの投影視において、対応する半導体チップ１２を内包するように設けられている。ヒートシンク１４は、Ｚ方向において、対応する半導体チップ１２に対し、封止樹脂体１１の一面１１ａ側に配置されている。
　ヒートシンク１４は、対応する半導体チップ１２のコレクタ電極１３ａと、はんだ１５を介して電気的に接続されている。ヒートシンク１４の大部分は封止樹脂体１１によって覆われている。ヒートシンク１４の表面のうち、半導体チップ１２とは反対の放熱面１４ａが、封止樹脂体１１から露出されている。放熱面１４ａは、一面１１ａと略面一となっている。ヒートシンク１４の表面のうち、はんだ１５との接続部及び放熱面１４ａを除く部分は、封止樹脂体１１によって覆われている。
　本実施形態では、ヒートシンク１４が、上アーム１０Ｈ側のヒートシンク１４Ｈと、下アーム１０Ｌ側のヒートシンク１４Ｌと、を有している。ヒートシンク１４Ｈにおける放熱面１４ａと反対の面には、半導体チップ１２０Ｈ，１２１Ｈのコレクタ電極１３ａが、それぞれはんだ１５を介して接続されている。また、ヒートシンク１４Ｌにおける放熱面１４ａと反対の面には、半導体チップ１２０Ｌ，１２１Ｌのコレクタ電極１３ａが、それぞれはんだ１５を介して接続されている。ヒートシンク１４Ｈ，１４Ｌは、Ｘ方向に並んで配置されるとともに、Ｚ方向においてほぼ同じ位置に配置されている。ヒートシンク１４Ｈ，１４Ｌの放熱面１４ａは、封止樹脂体１１の一面１１ａから露出されるとともに、互いにＸ方向に並んでいる。
　ターミナル１６は、対応する半導体チップ１２とヒートシンク１８との間に介在している。ターミナル１６は、半導体チップ１２とヒートシンク１８との熱伝導、電気伝導経路の途中に位置するため、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成されている。ターミナル１６は、エミッタ電極１３ｂに対向配置され、はんだ１７を介してエミッタ電極１３ｂと電気的に接続されている。ターミナル１６は、半導体チップ１２ごとに設けられている。
　ヒートシンク１８も、ヒートシンク１４同様、対応する半導体チップ１２の熱を半導体装置１０の外部に放熱する機能を果たすとともに、配線としての機能も果たす。ヒートシンク１８は、放熱板とも称される。本実施形態では、ヒートシンク１８が、Ｚ方向からの投影視において、対応する半導体チップ１２を内包するように設けられている。ヒートシンク１８は、Ｚ方向において、対応する半導体チップ１２に対し、封止樹脂体１１の裏面１１ｂ側に配置されている。
　ヒートシンク１８は、対応する半導体チップ１２のエミッタ電極１３ｂと電気的に接続されている。具体的には、エミッタ電極１３ｂと、はんだ１７、ターミナル１６、及びはんだ１９を介して、電気的に接続されている。ヒートシンク１８の大部分は封止樹脂体１１によって覆われている。ヒートシンク１８の表面のうち、半導体チップ１２とは反対の放熱面１８ａが、封止樹脂体１１から露出されている。放熱面１８ａは、裏面１１ｂと略面一となっている。ヒートシンク１８の表面のうち、はんだ１９との接続部及び放熱面１８ａを除く部分は、封止樹脂体１１によって覆われている。
　本実施形態では、ヒートシンク１８が、上アーム１０Ｈ側のヒートシンク１８Ｈと、下アーム１０Ｌ側のヒートシンク１８Ｌと、を有している。ヒートシンク１８Ｈにおける放熱面１８ａと反対の面には、半導体チップ１２０Ｈ，１２１Ｈに対応するターミナル１６が、はんだ１９を介して接続されている。また、ヒートシンク１８Ｌにおける放熱面１８ａと反対の面には、半導体チップ１２０Ｌ，１２１Ｌに対応するターミナル１６が、はんだ１９を介して接続されている。ヒートシンク１８Ｈ，１８Ｌは、Ｘ方向に並んで配置されるとともに、Ｚ方向においてほぼ同じ位置に配置されている。そして、ヒートシンク１８Ｈ，１８Ｌの放熱面１８ａが、封止樹脂体１１の裏面１１ｂから露出されるとともに、互いにＸ方向に並んでいる。
　このように、上アーム１０Ｈ側の半導体チップ１２０Ｈ，１２１Ｈは、ヒートシンク１４Ｈ，１８Ｈの間において互いに並列接続されている。したがって、ヒートシンク１４Ｈ，１８Ｈが、一対の上アーム板に相当する。同様に、下アーム１０Ｌ側の半導体チップ１２０Ｌ，１２１Ｌは、ヒートシンク１４Ｌ，１８Ｌの間において互いに並列接続されている。したがって、ヒートシンク１４Ｌ，１８Ｌが、一対の下アーム板に相当する。
　継手部２０は、半導体チップ１２０Ｈ，１２１Ｈのエミッタ電極１３ｂ側に配置されたヒートシンク１８Ｈと、半導体チップ１２０Ｌ，１２１Ｌのコレクタ電極１３ａ側に配置されたヒートシンク１４Ｌと、を電気的に接続している。換言すれば、継手部２０は、半導体チップ１２０Ｈ，１２１Ｈの低電位側に配置された上アーム１０Ｈ側のヒートシンク１８Ｈと、半導体チップ１２０Ｌ，１２１Ｌの高電位側に配置された下アーム１０Ｌ側のヒートシンク１４Ｌと、を電気的に接続している。
　継手部２０の一端は、ヒートシンク１８Ｈにおける半導体チップ１２０Ｈ，１２１Ｈの並び方向の一端であって、ヒートシンク１４Ｌに近い側の端部付近に連なっている。継手部２０の他端は、ヒートシンク１４Ｌにおける半導体チップ１２０Ｌ，１２１Ｌの並び方向の一端であって、ヒートシンク１８Ｈに近い側の端部付近に連なっている。
　本実施形態では、すべての半導体チップ１２が、Ｘ方向に沿って一列で配置されている。また、ヒートシンク１４Ｌ，１８Ｈも、Ｚ方向からの投影視において、Ｘ方向に並んで配置されている。継手部２０は、ＸＹ平面視において、Ｘ方向に延設されている。継手部２０の一端は、ヒートシンク１８Ｈにおけるヒートシンク１４Ｌ側の側面１８ｂに連なっている。継手部２０の他端は、ヒートシンク１４Ｌにおけるヒートシンク１８Ｈ側の側面１４ｂに連なっている。
　より詳しくは、継手部２０が、ヒートシンク１８Ｈに連なる第１継手部２００と、ヒートシンク１４Ｌに連なる第２継手部２０１と、を有している。第１継手部２００は、同一の金属板を加工することで、ヒートシンク１８Ｈと一体的に設けられている。第１継手部２００は、封止樹脂体１１に被覆されるように、ヒートシンク１８Ｈよりも薄く設けられている。第１継手部２００は、ヒートシンク１８Ｈにおける半導体チップ１２側の面と略面一となるように、ヒートシンク１８Ｈに連なっている。第１継手部２００は、薄板状をなしており、ヒートシンク１８Ｈの側面１８ｂからＸ方向に延びている。
　第２継手部２０１は、同一の金属板を加工することで、ヒートシンク１４Ｌと一体的に設けられている。第２継手部２０１は、封止樹脂体１１に被覆されるように、ヒートシンク１４Ｌよりも薄く設けられている。第２継手部２０１は、ヒートシンク１４Ｌにおける半導体チップ１２側の面に略面一で連なっている。第２継手部２０１は、ヒートシンク１４Ｌの側面１４ｂから、ヒートシンク１８Ｈに向けて延設されている。第２継手部２０１は、Ｚ方向から見ると、Ｘ方向に延設されている。本実施形態では、図４に示すように、第２継手部２０１が屈曲部を２箇所有している。第２継手部２０１の先端部分は、Ｚ方向からの投影視において、第１継手部２００と重なっている。そして、第２継手部２０１と第１継手部２００とが、はんだ２０２を介して接続されている。
　主端子２１は、半導体装置１０を高電位電源ライン５に接続するための外部接続端子である。主端子２１は、高電位電源端子、Ｐ端子とも称される。主端子２１は、ヒートシンク１４Ｈに連なっており、ヒートシンク１４ＨからＹ方向に延設されている。本実施形態では、同一の金属板を加工することで、主端子２１がヒートシンク１４Ｈと一体的に設けられている。主端子２１は、ヒートシンク１４ＨにおけるＹ方向の一端に連なっている。主端子２１は、ヒートシンク１４Ｈとほぼ同じ厚みを有している。主端子２１の一面は、ヒートシンク１４Ｈの放熱面１４ａに略面一で連なっており、放熱面１４ａとともに封止樹脂体１１の一面１１ａから露出している。
　主端子２２は、半導体装置１０をモータ３の出力ライン７に接続するための外部接続端子である。主端子２２は、出力端子、Ｏ端子とも称される。主端子２２は、ヒートシンク１４Ｌに連なっており、ヒートシンク１４ＬからＹ方向であって主端子２１と同じ側に延設されている。本実施形態では、同一の金属板を加工することで、主端子２２がヒートシンク１４Ｌと一体的に設けられている。主端子２２は、ヒートシンク１４ＬにおけるＹ方向の一端に連なっている。主端子２２は、ヒートシンク１４Ｌとほぼ同じ厚みを有している。主端子２２の一面は、ヒートシンク１４Ｌの放熱面１４ａに略面一で連なっており、放熱面１４ａとともに封止樹脂体１１の一面１１ａから露出している。すなわち、一面１１ａから、ヒートシンク１４Ｈ，１４Ｌの放熱面１４ａ、及び、主端子２１，２２が露出している。
　主端子２３は、半導体装置１０を低電位電源ライン６に接続するための外部接続端子である。主端子２３は、低電位電源端子、Ｎ端子とも称される。主端子２３は、ヒートシンク１８Ｌに連なっており、ヒートシンク１８ＬからＹ方向であって主端子２１と同じ側に延設されている。本実施形態では、同一の金属板を加工することで、主端子２３がヒートシンク１８Ｌと一体的に設けられている。主端子２３は、ヒートシンク１８ＬにおけるＹ方向の一端に連なっている。主端子２３は、ヒートシンク１８Ｌとほぼ同じ厚みを有している。主端子２３の一面は、ヒートシンク１８Ｌの放熱面１８ａに略面一で連なっており、放熱面１８ａとともに封止樹脂体１１の裏面１１ｂから露出している。すなわち、裏面１１ｂから、ヒートシンク１８Ｈ，１８Ｌの放熱面１８ａ、及び、主端子２３が露出している。
　主端子２３の一部分は、Ｚ方向からの投影視において、主端子２１と重なっている。すなわち、Ｚ方向において、主端子２１（Ｐ端子）と主端子２３（Ｎ端子）の積層構造が形成されている。具体的には、ヒートシンク１４ＨにおけるＹ方向の一側面であって下アーム１０Ｌに近い側の部分から、主端子２１が延設されている。換言すれば、半導体チップ１２０Ｈ，１２１Ｈのうち、半導体チップ１２０Ｈに近い側から延設されている。主端子２１は、先端がＸ方向において下アーム１０Ｌに近づくようにＹ方向に延設されている。すなわち、主端子２１は、斜めに延設されている。
　また、ヒートシンク１８ＬにおけるＹ方向の一側面であって上アーム１０Ｈに近い側の部分から、主端子２３が延設されている。換言すれば、半導体チップ１２０Ｌ，１２１Ｌのうち、半導体チップ１２０Ｌに近い側から延設されている。主端子２３は、先端がＸ方向において上アーム１０Ｈに近づくようにＹ方向に延設されている。すなわち、主端子２３は、斜めに延設されている。そして、主端子２１，２３の先端部分が、Ｚ方向からの投影視において重なっている。
　信号端子２４は、対応する半導体チップ１２のパッド１３ｃに、ボンディングワイヤ２５を介して電気的に接続されている。本実施形態では、アルミニウム系のボンディングワイヤ２５を採用している。信号端子２４は、封止樹脂体１１の内部でボンディングワイヤ２５と接続されており、封止樹脂体１１の側面１１ｃから外部に突出している。
　本実施形態では、信号端子２４が、上アーム１０Ｈ側の信号端子２４Ｈと、下アーム１０Ｌ側の信号端子２４Ｌと、を有している。信号端子２４Ｈは、対応する半導体チップ１２０Ｈ，１２１Ｈのパッド１３ｃと電気的に接続されている。信号端子２４Ｌは、対応する半導体チップ１２０Ｌ，１２１Ｌのパッド１３ｃと電気的に接続されている。半導体チップ１２０Ｈ，１２１Ｈのそれぞれに対応する信号端子２４Ｈは、同じ方向に延設されている。また、半導体チップ１２０Ｌ，１２１Ｌのそれぞれに対応する信号端子２４Ｌは、同じ方向に延設されている。
　より詳しくは、すべての半導体チップ１２がＸ方向に沿って一列で配置されている。また、各半導体チップ１２のパッド１３ｃが、Ｙ方向の同じ側に配置されている。したがって、信号端子２４Ｈ及び信号端子２４Ｌが、同じ方向に延設されている。信号端子２４Ｈ及び信号端子２４Ｌは、Ｙ方向であって、ヒートシンク１４Ｈ，１４Ｌ，１８Ｈに対する主端子２１，２２，２３の延設方向と相反する方向に延設されている。
　以上のように構成される半導体装置１０では、封止樹脂体１１により、半導体チップ１２、ヒートシンク１４の一部、ターミナル１６、ヒートシンク１８の一部、主端子２１，２２，２３の一部、及び信号端子２４の一部が、一体的に封止されている。封止樹脂体１１には、半導体チップ１２０Ｈ，１２０ｌ，１２１Ｈ，１２１Ｌが封止されている。すなわち、一相分の上下アームを構成する上アーム１０Ｈがひとつと下アーム１０Ｌがひとつ封止されている。このため、半導体装置１０は、２ｉｎ１パッケージとも称される。
　また、ヒートシンク１４，１８は、封止樹脂体１１とともに切削加工されている。一面１１ａ及び放熱面１４ａは、切削面となっている。ヒートシンク１４Ｈ，１４Ｌの放熱面１４ａは、同一面内に位置するとともに、封止樹脂体１１の一面１１ａと略面一となっている。同じく、裏面１１ｂ及び放熱面１８ａは、切削面となっている。ヒートシンク１８Ｈ，１８Ｌの放熱面１８ａが、同一面内に位置するとともに、封止樹脂体１１の裏面１１ｂと略面一となっている。このように、半導体装置１０は、放熱面１４ａ，１８ａがともに封止樹脂体１１から露出された両面放熱構造をなしている。
　本実施形態では、上記したように、主端子２１，２２における放熱面１４ａに連なる一面も、切削面となっている。また、主端子２３における放熱面１８ａに連なる一面も、切削面となっている。このような半導体装置１０は、周知の製造方法により形成することができる。
　次に、図３～図５に基づき、上アーム１０Ｈ、下アーム１０Ｌ、及び上アーム１０Ｈと下アーム１０Ｌとを直列に接続する直列接続部２６の詳細について説明する。
　上記したように、ヒートシンク１４Ｈ，１４ＬはＸ方向に並んで配置されている。また、半導体チップ１２０Ｈ，１２０Ｌ，１２１Ｈ，１２１Ｌは、Ｘ方向に沿って一列で配置されている。Ｘ方向において、半導体チップ１２１Ｈ、半導体チップ１２０Ｈ、半導体チップ１２０Ｌ、半導体チップ１２１Ｌの順に並んで配置されている。継手部２０は、ＸＹ平面視でＸ方向に延びており、ヒートシンク１８Ｈの側面１８ｂとヒートシンク１４Ｌの側面１４ｂとを連結している。
　上アーム１０Ｈは、一対の上アーム板であるヒートシンク１４Ｈ，１８Ｈ、半導体チップ１２０Ｈ，１２１Ｈを備えて構成されている。Ｘ方向において、半導体チップ１２０Ｈが継手部２０に近い側、半導体チップ１２１Ｈが継手部２０に対して遠い側となっている。すなわち、Ｘ方向において、継手部２０からの距離が、半導体チップ１２０Ｈと半導体チップ１２１Ｈで異なっている。ヒートシンク１４Ｈにおいて、はんだ１５を介した半導体チップ１２０Ｈの接続部分とはんだ１５を介した半導体チップ１２１Ｈの接続部分との間の部分が、コレクタ電極１３ａ側の並列接続部１４０Ｈとなっている。同様に、ヒートシンク１８Ｈにおいて、はんだ１９を介した半導体チップ１２０Ｈの接続部分とはんだ１９を介した半導体チップ１２１Ｈの接続部分との間の部分が、エミッタ電極１３ｂ側の並列接続部１８０Ｈとなっている。図４において、破線で挟まれた部分が並列接続部１４０Ｈ，１８０Ｈである。
　上アーム１０Ｈは、上記以外にも、はんだ１５，１７，１９及びターミナル１６を備えている。しかしながら、上記したように、半導体チップ１２０Ｈと半導体チップ１２１Ｈとで、一対のヒートシンク１４Ｈ，１８Ｈ間におけるＺ方向の接続構造（積層構造）は同じとなっている。
　下アーム１０Ｌは、一対の下アーム板であるヒートシンク１４Ｌ，１８Ｌ、半導体チップ１２０Ｌ，１２１Ｌを備えて構成されている。Ｘ方向において、半導体チップ１２０Ｌが継手部２０に近い側、半導体チップ１２１Ｌが継手部２０に対して遠い側となっている。すなわち、Ｘ方向において、継手部２０からの距離が、半導体チップ１２０Ｌと半導体チップ１２１Ｌで異なっている。ヒートシンク１４Ｌにおいて、はんだ１５を介した半導体チップ１２０Ｌの接続部分とはんだ１５を介した半導体チップ１２１Ｌの接続部分との間の部分が、コレクタ電極１３ａ側の並列接続部１４０Ｌとなっている。同様に、ヒートシンク１８Ｌにおいて、はんだ１９を介した半導体チップ１２０Ｌの接続部分とはんだ１９を介した半導体チップ１２１Ｌの接続部分との間の部分が、エミッタ電極１３ｂ側の並列接続部１８０Ｌとなっている。並列接続部１８０Ｌについても、並列接続部１８０Ｈと同じ構成となっている。図４において、破線で挟まれた部分が並列接続部１４０Ｌ，１８０Ｌである。
　下アーム１０Ｌは、上記以外にも、はんだ１５，１７，１９及びターミナル１６を備えている。しかしながら、上記したように、半導体チップ１２０Ｌと半導体チップ１２１Ｌとで、一対のヒートシンク１４Ｌ，１８Ｌ間におけるＺ方向の接続構造（積層構造）は同じとなっている。
　また、Ｘ方向において、継手部２０と半導体チップ１２０Ｈと間には、所定の隙間がある。すなわち、Ｘ方向において、側面１８ｂと半導体チップ１２０Ｈと間には隙間がある。同じく、Ｘ方向において、継手部２０と半導体チップ１２０Ｌと間には、所定の隙間がある。すなわち、Ｘ方向において、側面１４ｂと半導体チップ１２０Ｌと間には隙間がある。したがって、本実施形態では、継手部２０と、ヒートシンク１８Ｈにおける側面１８ｂから半導体チップ１２０Ｈまでの間の部分と、ヒートシンク１４Ｌにおける側面１４ｂから半導体チップ１２０Ｌまでの部分により、上アーム１０Ｈと下アーム１０Ｌを直列に接続する直列接続部２６が形成されている。
　並列接続部１４０Ｈ，１４０Ｌは、電流が流れる方向であるＸ方向の長さ（経路長）が互いにほぼ等しい。並列接続部１８０Ｈ，１８０Ｌは、電流が流れる方向であるＸ方向の長さが互いにほぼ等しい。並列接続部１４０Ｈ，１４０Ｌと、並列接続部１８０Ｈ，１８０Ｌとでは、Ｘ方向の長さがわずかに異なるが、便宜上、すべての並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０ＬのＸ方向の長さをＡ１と示す。また、ヒートシンク１４Ｈ，１４Ｌ，１８Ｈ，１８Ｌは、Ｙ方向に沿う長さである幅が互いにほぼ等しく、Ｚ方向に沿う長さである厚みが互いにほぼ等しくなっている。したがって、すべての並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの幅が、互いにほぼ等しい値であるＢ１となっている。また、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの厚みが、互いにほぼ等しい値であるＣ１となっている。
　したがって、上アーム１０Ｈ、下アーム１０Ｌ、及び直列接続部２６の等価回路は、図５のように示すことができる。上記したように、上アーム１０Ｈと下アーム１０Ｌとで長さＡ１がわずかに異なるものの、幅Ｂ１、厚みＣ１は等しいため、図５では、便宜上、各並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０ＬのインダクタンスをＬ１としている。また、直列接続部２６のインダクタンスをＬ２としている。上アーム１０Ｈは、主端子２１を介して、高電位電源ライン５に接続される。下アーム１０Ｌは、主端子２３を介して、低電位電源ライン６に接続される。
　図４に示すように、長さＡ１は、直列接続部２６において電流が流れる方向の長さ（経路長）Ａ２に較べて、短くなっている。厳密にいえば、より長さの長いエミッタ電極１３ｂ側の並列接続部１８０Ｈ，１８０Ｌの長さＡ１、すなわち長さＡ１の最大値が、長さＡ２よりも短くなっている。なお、図４において、長さＡ２を両端矢印で示している。
　また、図３に示すように、幅Ｂ１は、直列接続部２６を主として構成する継手部２０の幅Ｂ２よりも広くなっている。図４に示すように、厚みＣ１は、継手部２０を構成する第１継手部２００及び第２継手部２０１の少なくとも一方の厚みよりも厚くなっている。本実施形態では、厚みＣ１が、第２継手部２０１の厚みＣ２よりも厚くなっている。また、厚みＣ１は、第１継手部２００の厚みよりも厚くなっている。以上により、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０ＬのインダクタンスＬ１が、直列接続部２６のインダクタンスＬ２よりも小さくなっている。
　次に、上記した半導体装置１０の効果について説明する。
　本実施形態では、並列接続された半導体チップ１２０Ｈ，１２１Ｈのパッド１３ｃが、Ｙ方向において、主電極であるエミッタ電極１３ｂに対して同じ側に形成されている。そして、半導体チップ１２０Ｈ，１２１Ｈのそれぞれに対応する信号端子２４Ｈが、Ｙ方向であって同じ側に延設されている。同じく、並列接続された半導体チップ１２０Ｌ，１２１Ｌのパッド１３ｃが、Ｙ方向において、主電極であるエミッタ電極１３ｂに対して同じ側に形成されている。そして、半導体チップ１２０Ｌ，１２１Ｌのそれぞれに対応する信号端子２４Ｌが、Ｙ方向であって同じ側に延設されている。このように、同一アームにおいて、信号端子２４の延設方向が同じ方向となっているので、信号端子２４と外部（機器）との接続構造を簡素化することができる。
　また、本実施形態では、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０ＬのそれぞれのインダクタンスＬ１が、継手部２０を含む直列接続部２６のインダクタンスＬ２よりも小さくなっている。たとえば直列接続部２６のインダクタンスＬ２を所定値とすると、インダクタンスＬ１がインダクタンスＬ２以上とされる構成に較べて、インダクタンスＬ１を小さくすることができる。これにより、上記したパッド１３ｃの配置を採用しつつ、電流ばらつきを抑制することができる。主回路配線の抵抗成分の影響は、コレクタ側よりもエミッタ側の方が大きいため、特に並列接続部１８０Ｈ，１８０ＬのそれぞれのインダクタンスＬ１をインダクタンスＬ２よりも小さくすることにより、電流ばらつきを抑制することができる。
　また、Ｌ１＜Ｌ２の関係を満たすことにより、ゲートの異常発振を抑制することができる。ゲートに、ゲート抵抗などを直列に挿入しなくてもよいため、スイッチング損失の増大を抑制しつつ、ゲートの異常発振を抑制することができる。この点については、本開示の構成による実験で実際に効果が確認されている。
　図６は、本実施形態に対する比較例の信号波形を示しており、図７は、本実施形態の半導体装置１０の信号波形を示している。いずれもターンオン時の波形である。図６において、実線は並列接続された半導体チップのケルビンエミッタ間の電圧、破線は継手部に近い側の半導体チップのＩｃｅ、一点鎖線は継手部に遠い側の半導体チップのＩｃｅ、二点鎖線はＶｃｅを示している。図７において、実線はケルビンエミッタ間の電圧、破線はＶｇｅ、一点鎖線は並列接続された半導体チップに流れた電流Ｉｃｅの和、二点鎖線はＶｃｅを示している。インダクタンスＬ２を３ｎＨで固定し、比較例ではインダクタンスＬ１を２０ｎＨ、本実施形態の例ではインダクタンスＬ１を１ｎＨとした。比較例では、本実施形態と基本的に同じ構成において、Ｌ１＞Ｌ２を満たすようにした。
　図６及び図７に示すように、Ｌ１＞Ｌ２とした比較例では、ゲートの異常発振が生じるのに対し、Ｌ１＜Ｌ２とした本実施形態の例では、ゲートの異常発振を抑制できることが明らかとなった。なお、ケルビンエミッタ間の電圧の振幅は、比較例で３６．８Ｖ、本実施形態の例で４．４Ｖであった。なお、ターンオン時について例示したが、ターンオフ時についても同様の結果が得られると考えられる。
　以上により、本実施形態の半導体装置１０によれば、信号端子２４と外部との接続構造を簡素化しつつ、電流ばらつきやゲートの異常発振を抑制することができる。特に、ゲートに、ゲート抵抗などを直列に挿入しなくてもよいため、スイッチング速度の高周波化（高速スイッチング）が可能である。したがって、スイッチング損失の増大を抑制しつつ、ゲートの異常発振を抑制することができる。
　上記に加えて、本実施形態では、半導体チップ１２０Ｈ，１２１Ｈだけでなく、半導体チップ１２０Ｌ，１２１ＬもＸ方向に並んで配置されており、エミッタ電極１３ｂに対するパッド１３ｃの配置が、上アーム１０Ｈと下アーム１０Ｌで同じとなっている。そして、すべての信号端子２４Ｈ，２４Ｌが、同じ方向に延設されている。したがって、信号端子２４と外部（機器）との接続構造をより簡素化することができる。
　さらには、すべての半導体チップ１２がＸ方向に沿って一列で配置されている。したがって、信号端子２４と外部（機器）との接続構造をさらに簡素化することができる。また、半導体装置１０のＹ方向の体格を小型化することもできる。
　ところで、長さｌ、幅ｗ、厚みｔの平板の自己インダクタンスＬ（μＨ）は、周知の下記式にて示すことができる。
（数１）Ｌ＝０．０００２×ｌ×［ｌｎ｛２ｌ／（ｗ＋ｔ）｝＋１／２＋０．２２（ｗ＋ｔ）／ｌ］
　このように、インダクタンスＬと長さｌとの間には、概ね比例関係が成立する。インダクタンスＬと１／ｗとの間には、概ね比例関係が成立する。インダクタンスＬと１／ｔとの間には、概ね比例関係が成立する。したがって、上記した長さＡ１＜Ａ２、幅Ｂ１＞Ｂ２、厚みＣ１＞Ｃ２の少なくともひとつの関係を満たすことで、Ｌ１＜Ｌ２の関係を成立させればよい。
　本実施形態では、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの長さＡ１が、直列接続部２６の長さＡ２に較べて、短くなっている。数式１に示されるように、インダクタンスＬに対して長さｌの影響が最も大きい。したがって、Ａ１＜Ａ２とすることで、インダクタンスＬ１＜インダクタンスＬ２を満たすことができる。特に本実施形態では、長さＡ１が継手部２０の延設長さよりも短くなっている。これにより、より確実に、インダクタンスＬ１＜インダクタンスＬ２を満たすことができる。
　また、本実施形態では、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの幅Ｂ１が、直列接続部２６を主として構成する継手部２０の幅Ｂ２よりも広くなっている。したがって、これによっても、インダクタンスＬ１＜インダクタンスＬ２を満たすことができる。
　また、本実施形態では、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの厚みＣ１が、継手部２０を構成する第１継手部２００及び第２継手部２０１の少なくとも一方の厚みよりも厚くなっている。具体的には、厚みＣ１が、第２継手部２０１の厚みＣ２よりも厚くなっている。また、厚みＣ１は、第１継手部２００の厚みよりも厚くなっている。これによっても、インダクタンスＬ１＜インダクタンスＬ２を満たすことができる。なお、スイッチング速度を高周波化すると、表皮効果により、ヒートシンク１４Ｈ，１４Ｌ，１８Ｈ，１８Ｌの表層にしか電流が流れない。したがって、厚みよりも幅において上記関係を満たすようにする方が好ましい。
　また、本実施形態では、主端子２１，２３の先端部分が、Ｚ方向からの投影視において重なっている。したがって、磁束打ち消し効果により、主回路インダクタンスに対して寄与度の高い、主端子２１（Ｐ端子）のインダクタンスＬｐ及び主端子２３（Ｎ端子）のインダクタンスＬｎを、小さくすることができる。これにより、インダクタンスＬｐ，Ｌｎ起因で生じる発振現象を抑制することもできる。具体的には、ターンオフ時に、インダクタンスＬｐ，Ｌｎ起因のスパイク電圧が、ゲートとコレクタとの間の寄生容量を介してゲートのインダクタンスＬｇと共振回路を形成し、発振現象を引き起こすのを抑制することができる。
　なお、インダクタンスＬｐ，Ｌｎを小さくするには、絶縁沿面距離の許す範囲で、図３に一点鎖線で示す鎖交ループ２７を小さくすると良い。鎖交ループ２７は、ＸＹ平面視で、主端子２１、継手部２０、及び主端子２３により囲まれる部分である。鎖交ループ２７を小さくすると、主端子２１，２３の積層面積を大きくすることができる。したがって、磁束打ち消し効果を高めて、インダクタンスＬｐ，Ｌｎをより小さくすることができる。
　（第２実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
　本実施形態の半導体装置１０では、継手部２０の表面が凹凸形状となっている。図８に本実施形態の一例を示す。図８では、第１継手部２００におけるはんだ接続面であって、ヒートシンク１８Ｈに連なる根元付近に、凹部２０３が形成されている。凹部２０３は、第１継手部２００のうち、電流経路であって、はんだ２０２との被接触部分に形成されている。図示を省略するが、凹部２０３は、Ｙ方向に延設されている。凹部２０３は、Ｙ方向において、第１継手部２００の一端から他端にわたって形成されている。凹部２０３は、たとえばプレス加工やエッチングにより形成することができる。
　このように、凹部２０３を有する継手部２０を採用すると、継手部２０において電流経路を長くすることができる。これにより、体格の増大を抑制しつつ、インダクタンスＬ２を大きくすることができる。インダクタンスＬ２を大きくすることで、Ｌ１＜Ｌ２の関係を満たしやすくなる。
　また、封止樹脂体１１が凹部２０３に入り込み、アンカー効果を生じる。これにより、継手部２０に対する封止樹脂体１１の密着性を高めることもできる。
　なお、凹部２０３に代えて、凸部を設けてもよい。また、凹凸形状は第１継手部２００に限定されない。第１継手部２００及び第２継手部２０１の少なくとも一方に設けられれば良い。たとえば、第２継手部２０１におけるヒートシンク１４Ｌに連なる根元付近に、凹部２０３を設けてもよい。
　（第３実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
　本実施形態では、継手部２０が貫通孔を有している。図９に本実施形態の一例を示す。図９では、第１継手部２００におけるヒートシンク１８Ｈに連なる根元付近に、貫通孔２０４が形成されている。貫通孔２０４は、凹部２０３同様、第１継手部２００のうち、電流経路であって、はんだ２０２との被接触部分に形成されている。図示を省略するが、第１継手部２００には、複数の貫通孔２０４が形成されている。複数の貫通孔２０４は、Ｙ方向に所定の間隔を有して形成されている。貫通孔２０４も、たとえばプレス加工やエッチングにより形成することができる。
　このように、貫通孔２０４を有する継手部２０を採用すると、継手部２０において電流経路の幅を狭くすることができる。これにより、体格の増大を抑制しつつ、インダクタンスＬ２を大きくすることができる。インダクタンスＬ２を大きくすることで、Ｌ１＜Ｌ２の関係を満たしやすくなる。
　また、封止樹脂体１１が貫通孔２０４内に充填されるため、アンカー効果により、継手部２０に対する封止樹脂体１１の密着性を高めることもできる。
　なお、貫通孔２０４は、第１継手部２００及び第２継手部２０１の少なくとも一方に設けられれば良い。たとえば、第２継手部２０１におけるヒートシンク１４Ｌに連なる根元付近に、貫通孔２０４を設けてもよい。
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　上記実施形態では、ＩＧＢＴとＦＷＤが同一チップに形成される例を示したが、互いに別チップに形成される構成にも適用できる。
　半導体装置１０がターミナル１６を有する例を示したが、ターミナル１６を有さない構成としてもよい。その際、ヒートシンク１８に、エミッタ電極１３ｂに向けて突出する凸部を設けてもよい。
　放熱面１４ａ，１８ａが、封止樹脂体１１から露出される例を示した。しかしながら、放熱面１４ａ，１８ａが、封止樹脂体１１から露出されない構成にも適用できる。封止樹脂体１１の一面１１ａ、裏面１１ｂ、及び放熱面１４ａ，１８ａが切削面とされる例を示したが、これに限定されない。たとえばキャビティを構成する金型の壁面に放熱面１４ａ，１８ａが接触するようにして、封止樹脂体１１を成形してもよい。
　主端子２１，２２，２３が、対応するヒートシンク１４，１８の放熱面１４ａ，１８ａに連なって、封止樹脂体１１の一面１１ａ又は裏面１１ｂから露出される例を示した。しかしながら、主端子２１，２２，２３が、一面１１ａ及び裏面１１ｂから露出されず、封止樹脂体１１の側面から外部に突出する構成を採用することもできる。
　２つの半導体チップ１２が一対の放熱板の間で並列接続される例を示したが、これに限定されない。より大電流に対応するために、３つ以上の半導体チップ１２が一対の放熱板の間で並列接続される構成にも適用できる。この場合、一対の放熱板の間で並列接続された３つ以上の半導体チップ１２のうち、継手部２０にいちばん近い半導体チップ１２と継手部２０に対して最も遠い半導体チップ１２との間の並列接続部のインダクタンスＬ１が、直列接続部２６のインダクタンスＬ２より小さくなるようにすればよい。
　Ｚ方向からの投影視において、主端子２１，２３同士が重なる例を示した。しかしながら、たとえば図１０の第１変形例に示すように、Ｚ方向からの投影視で主端子２１，２３同士が重ならないように、お互いに離れて配置された構成を採用することもできる。図１０では、Ｘ方向において、主端子２１（Ｐ端子）と主端子２２（Ｏ端子）の間に、主端子２３（Ｎ端子）が配置されている。すなわち、主端子２１の隣りに主端子２３が配置されているため、少なからず磁束打ち消しの効果を奏することとなる。
　すべての半導体チップ１２がＸ方向に並んで配置され、ＸＹ平面視でＸ方向に延びる継手部２０が、ヒートシンク１４Ｌにおける半導体チップ１２０Ｌ，１２１Ｌの並び方向の一端である側面１４ｂと、ヒートシンク１８Ｈにおける半導体チップ１２０Ｈ，１２１Ｈの並び方向の一端である側面１８ｂとに連なる例を示した。しかしながら、半導体チップ１２の配置及び継手部２０の延設方向は、上記例に限定されない。すべての半導体チップ１２がたとえばＸ方向に並んで配置され、且つ、上アーム１０Ｈ側と下アーム１０Ｌ側とでＹ方向にずれた構成、すなわち一列ではない構成を採用することもできる。また、たとえば図１１の第２変形例に示す構成としてもよい。
　図１１では、半導体チップ１２０Ｈ，１２１ＨがＸ方向に並んで配置され、半導体チップ１２０Ｌ，１２１ＬがＹ方向に並んで配置されている。そして、側面１４ｂがＸ方向に直交し、側面１８ｂがＹ方向に直交している。継手部２０は、両側面１４ｂ，１８ｂに連なるべく、平面Ｌ字状に屈曲している。このような構成としても、上アーム１０Ｈ側の信号端子２４Ｈが互いに同じ方向に延設され、下アーム１０Ｌ側の信号端子２４Ｌが互いに同じ方向に延設される。したがって、信号端子２４と外部との接続構造を簡素化しつつ、電流ばらつきやゲートの異常発振を抑制することができる。なお、図１１では、継手部２０の経路長が、接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの長さＡ１よりも長くなっている。また、接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌの幅Ｂ１が、継手部２０の幅Ｂ２よりも広くなっている。
　上アーム１０Ｈと下アーム１０Ｌとで、半導体チップ１２の一面及び裏面の位置関係、すなわちコレクタ電極１３ａとエミッタ電極１３ｂの位置関係が同じとなるように、すべての半導体チップ１２が配置される例を示した。しかしながら、たとえば図１２の第３変形例に示すように、上アーム１０Ｈと下アーム１０Ｌで、半導体チップ１２の一面及び裏面の位置関係が逆向きとされた構成にも適用することができる。図１２では、半導体チップ１２０Ｈ，１２１Ｈのコレクタ電極１３ａがヒートシンク１４Ｈ側とされ、半導体チップ１２０Ｌ，１２１Ｌのコレクタ電極１３ａがヒートシンク１８Ｌ側となっている。
　図１２では、ヒートシンク１８Ｈ，１８Ｌが一枚の放熱板により構成されている。この放熱板において、ヒートシンク１８Ｈ，１８Ｌの間の部分が、継手部２０となっている。直列接続部２６は、継手部２０のみにより構成されている。継手部２０は、放熱板のうち、継手部２０に近い半導体チップ１２０Ｈ，１２０Ｌの間の部分である。したがって、継手部２０の経路長を、並列接続部１４０Ｈ，１４０Ｌ，１８０Ｈ，１８０Ｌのそれぞれの長さＡ１よりも長くすることで、インダクタンスＬ１をインダクタンスＬ２よりも小さくすることができる。
　継手部２０が、ヒートシンク１８Ｈに連なる第１継手部２００と、ヒートシンク１４Ｌに連なる第２継手部２０１と、を有する例を示した。しかしながら、第１継手部２００及び第２継手部２０１の少なくとも一方を有せばよい。たとえば、第１継手部２００のみを有し、ヒートシンク１８Ｈから延びる第１継手部２００が、ヒートシンク１４Ｌに接続される構成を採用することもできる。
 

 

Claims (9)

  1. 　それぞれ一対の放熱板としての、一対の上アーム板（１４Ｈ，１８Ｈ）、及び、一対の下アーム板（１４Ｌ，１８Ｌ）と、
    　スイッチング素子が形成されており、一面及び前記一面と板厚方向に反対の裏面にそれぞれ形成された主電極（１３ａ，１３ｂ）と、前記裏面において前記主電極とは別の位置に形成された信号用のパッド（１３ｃ）と、を有し、前記一面の主電極が前記一対の放熱板の一方に電気的に接続され、前記裏面の主電極が前記放熱板の他方に電気的に接続された半導体チップとしての、前記板厚方向に直交する第１方向に並んで配置されるとともに、前記一対の上アーム板の間において互いに並列接続され、前記一対の上アーム板とともに上アーム回路（１０Ｈ）を構成する複数の上アームチップ（１２０Ｈ，１２１Ｈ）、及び、前記板厚方向に直交する第２方向に並んで配置されるとともに、前記一対の下アーム板の間において互いに並列接続され、前記一対の下アーム板とともに下アーム回路（１０Ｌ）を構成する、前記上アームチップと同数の下アームチップ（１２０Ｌ，１２１Ｌ）と、
    　対応する前記半導体チップのパッドに、電気的に接続された信号端子（２４）と、
    　前記一対の上アーム板のうち前記上アームチップの低電位側に配置された前記上アーム板と、前記一対の下アーム板のうち前記下アームチップの高電位側に配置された前記下アーム板とを電気的に接続する継手部（２０）と、
    　前記一対の上アーム板の少なくとも一部、前記一対の下アーム板の少なくとも一部、前記半導体チップ、前記継手部、及び前記信号端子の一部を一体的に封止する封止樹脂体（１１）と、
    を備え、
    　各上アームチップのパッドが、前記第１方向及び前記板厚方向の両方向に直交する方向において、前記裏面の主電極に対して互いに同じ側に形成されるとともに、各上アームチップに対応する前記信号端子が、互いに同じ方向に延設され、
    　各下アームチップのパッドが、前記第２方向及び前記板厚方向の両方向に直交する方向において、前記裏面の主電極に対して互いに同じ側に形成されるとともに、各下アームチップに対応する前記信号端子が、互いに同じ方向に延設され、
    　前記継手部は、前記上アーム板における前記第１方向の一端であって前記下アーム板に近い側の端部に連なるとともに、前記下アーム板における前記第２方向の一端であって前記上アーム板に近い側の端部に連なり、
    　前記一対の上アーム板において複数の前記上アームチップを並列接続している並列接続部（１４０Ｈ，１８０Ｈ）のインダクタンス、及び、前記一対の下アーム板において複数の前記下アームチップを並列接続している並列接続部（１４０Ｌ，１８０Ｌ）のインダクタンスのそれぞれが、前記継手部を含み、前記上アーム回路と前記下アーム回路とを直列接続する直列接続部（２６）のインダクタンスよりも小さい半導体装置。
  2. 　前記第１方向と前記第２方向が同じ方向であり、
    　すべての前記信号端子が、互いに同じ方向に延設されている請求項１に記載の半導体装置。
  3. 　並列接続された複数の前記上アームチップと、並列接続された複数の前記下アームチップとが、一列に配置されている請求項２に記載の半導体装置。
  4. 　前記上アーム板の並列接続部における前記第１方向の長さ、及び、前記下アーム板の並列接続部における前記第２方向の長さのそれぞれが、電流経路である前記直列接続部の経路長よりも短い請求項１～３いずれか１項に記載の半導体装置。
  5. 　前記上アーム板の並列接続部における前記第１方向の長さ、及び、前記下アーム板の並列接続部における前記第２方向の長さのそれぞれが、前記継手部の延設長さよりも短い請求項４に記載の半導体装置。
  6. 　前記上アーム板の並列接続部における前記第１方向に直交する幅、及び、前記下アーム板の並列接続部における前記第２方向に直交する幅のそれぞれが、低電位側の前記上アーム板と高電位側の前記下アーム板とをつなぐ前記継手部の延設方向に直交する幅よりも広い請求項１～５いずれか１項に記載の半導体装置。
  7. 　前記上アーム板の並列接続部及び前記下アーム板の並列接続部のそれぞれの厚みが、前記継手部における電流の流れ方向に直交する厚みよりも厚い請求項１～６いずれか１項に記載の半導体装置。
  8. 　前記継手部の表面が、凹部及び凸部の少なくとも一方を有する凹凸形状となっている請求項１～７いずれか１項に記載の半導体装置。
  9. 　前記継手部は、貫通孔（２０４）を有する請求項１～８いずれか１項に記載の半導体装置。

     
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