JPWO2010004802A1 - 電力用半導体モジュール - Google Patents

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Abstract

電力用半導体モジュール（１）は、正側電源端子と第１の導電パターン（１１）を介して接続される第１のＭＯＳトランジスタ（１６）、正側電源端子と第２の導電パターン（１２）を介して接続される第１の還流ダイオード（１７）、負側電源端子と第３の導電パターン（１３）を介して接続される第２のＭＯＳトランジスタ（１８）、および負側電源端子と第４の導電パターン（１４）を介して接続される第２の還流ダイオード（１９）を含む。これらの半導体素子（１６〜１９）は、共通の第５の導電パターン（１５）を介して負荷側の出力端子と接続される。このとき、正側電源端子に接続される半導体素子（１６，１７）と負側電源端子に接続される半導体素子（１８，１９）とは、略直線状に交互に配設される。

Description

この発明は、電力用の半導体スイッチング素子とダイオードとを含む電力用半導体モジュールに関する。
電力用半導体モジュールでは、半導体スイッチング素子がスイッチングするときに発生するサージ電圧の抑制が問題となる。このため、配線インダクタンスを低減させる必要がある。
たとえば、特開２００５−２１６８７６号公報（特許文献１）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）チップと、ＩＧＢＴに逆並列接続されるダイオードチップとからなる１アーム分の素子群を、２個直列接続して一相分の上下アームを構成した電力用半導体モジュールに関する。ここで、ＩＧＢＴの入出力端子は、絶縁性基板上の互いに絶縁された銅箔パターンを介して正側直流電源端子、負側直流電源端子、および負荷側出力端子にそれぞれ接続される。このとき、上アーム側ＩＧＢＴチップの入出力電流の経路となるワイヤと、下アーム側ダイオードチップの入出力電流の経路となるワイヤとを近接して配置する。これにより、相互インダクタンスを増加させ、その結果として配線インダクタンスを減少させる。
また、特開２００５−１９７４３３号公報（特許文献２）では、正側直流出力導体と負側直流出力導体とを、長方形状の絶縁基板上の長辺方向のほぼ中央部に配置する。さらに、これらの導体を挟むように、ＩＧＢＴなどの半導体素子チップおよびダイオードチップをその両側に配置する。これにより、半導体素子がスイッチングしたときに流れる電流による相互インダクタンスを増加させ、トータルのインダクタンス値を低減させる。
特開２００５−２１６８７６号公報 特開２００５−１９７４３３号公報
配線インダクタンスが増加するにつれて、スイッチング時のサージ電圧が高くなるので、電圧耐量の高い半導体素子を用いる必要がある。このとき、電圧耐量に比例して半導体素子の面積が大きくなるので、モジュールの大型化やコストアップに繋がってしまう。また、サージ電圧が高いと外部へＥＭＩ（Electro Magnetic Interference）を発生することになるので、外部機器を誤動作させる原因にもなる。
このため、配線インダクタンスの低減は重要な課題であるが、上記特許文献に記載された技術では、インダクタンスの低減の効果が十分と言えない。各半導体素子、配線パターン、および電源端子などの配置をさらに工夫する必要がある。
この発明の目的は、配線インダクタンスを低減することができる電力用半導体モジュールを提供することである。
この発明は要約すれば、電力用半導体モジュールであって、第１の絶縁基板と、第１の絶縁基板上に形成された導電パターンと、第１の絶縁基板上に設けられた複数の第１の半導体素子および複数の第２の半導体素子とを備える。複数の第１の半導体素子は、正側電源と導電パターンとの間に互いに並列に電気的に接続される。複数の第１の半導体素子の少なくとも１つはスイッチング素子である。複数の第２の半導体素子は、負側電源と導電パターンとの間に互いに並列に電気的に接続される。複数の第２の半導体素子の少なくとも１つのスイッチング素子である。ここで、複数の第１の半導体素子をそれぞれ介する正側電源と導電パターンとの間の複数の第１の電流経路と、複数の第２の半導体素子をそれぞれ介する負側電源と導電パターンとの間の複数の第２の電流経路とは、導電パターンの外周に沿って交互に並ぶ。
この発明によれば、第１の半導体素子に含まれるスイッチング素子がスイッチングしたとき、その両側の第２の半導体素子を介してサージ電流が流れる。逆に第２の半導体素子に含まれるスイッチング素子がスイッチングしたとき、その両側の第１の半導体素子を介してサージ電流が流れる。すなわち、基板の厚み方向から見て右回り、左回りの両方向にサージ電流が流れるので、電流による磁束が互いに打消し合うことになり、配線インダクタンスを低減させることができる。
この発明の実施の形態１による電力用半導体モジュール１の主要部の構成を示す平面図である。 図１の電力用半導体モジュール１に対応する回路図である。 図１の電力用半導体モジュール１における電源端子２６，２７の配置（製造当初）を説明するための図である。 図１の電力用半導体モジュール１における電源端子２６，２７の配置（製造後）を説明するための図である。 図１の電力用半導体モジュール１におけるゲート端子の配置を説明するための図である。 この発明の実施の形態２による電力用半導体モジュール２の主要部の構成を示す平面図である。 図６の電力用半導体モジュール２に対応する回路図である。 この発明の実施の形態３による電力用半導体モジュール３の主要部の構成を示す平面図である。 図７の電力用半導体モジュール３に対応する回路図である。
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
［実施の形態１］
図１は、この発明の実施の形態１による電力用半導体モジュール１の主要部の構成を示す平面図である。図１において、図面の横方向をＸ方向とし、図面の縦方向をＹ方向とし、紙面に垂直な方向をＺ方向とする。図面の左から右に向かう方向が＋Ｘ方向であり、図面の下から上に向かう方向が＋Ｙ方向であり、紙面の裏から表に向かう方向が＋Ｚ方向である。図１の絶縁基板１０はＸＹ平面に沿って配置される。絶縁基板１０の厚み方向がＺ方向になる。なお、図１は、絶縁基板１０にＰ側電源端子２６、Ｎ側電源端子２７、および負荷側出力端子２８を接合する前の状態を示している。これらの端子２６〜２８の配置については、図３〜図５を参照して後述する。
図２は、図１の電力用半導体モジュール１に対応する回路図である。図２は、電力用半導体モジュール１に接続される周辺回路の一例も併せて示している。
図２を参照して、電力用半導体モジュール１は、いわゆる２ｉｎ１構造と呼ばれるインバータモジュールである。電力用半導体モジュール１は、正側（Ｐ側）電源端子２６と、負側（Ｎ側）電源端子２７と、負荷側出力端子２８と、スイッチング素子としてのＮチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１６，１８と、ダイオード１７，１９とを含む。以下、ＭＯＳＦＥＴをＭＯＳトランジスタとも称する。
ＭＯＳトランジスタ１６はＰ側電源端子２６と負荷側出力端子２８と間に接続される。ＭＯＳトランジスタ１８は負荷側出力端子２８とＮ側電源端子２７との間に接続される。実施の形態１の場合、ＭＯＳトランジスタ１６，１８は炭化ケイ素（ＳｉＣ：Silicon Carbide）を用いて形成される。
ダイオード１７は、ＭＯＳトランジスタ１６と並列に接続される。このとき、ダイオード１７のカソードはＰ側電源端子２６に接続され、アノードは負荷側出力端子２８に接続される。すなわち、ダイオード１７は逆バイアス方向に接続される。同様に、ダイオード１９は、ＭＯＳトランジスタ１８と並列に接続される。このとき、ダイオード１９のカソードは負荷側出力端子２８に接続され、アノードはＮ側電源端子２７に接続される。すなわち、ダイオード１９は逆バイアス方向に接続される。ダイオード１７，１９は、それぞれ、ＭＯＳトランジスタ１６，１８がオフ状態のときに電流を還流するための還流ダイオードである。実施の形態１の場合、ダイオード１７，１９にはショットキーバリアダイオードが用いられる。
上記の構成において、Ｐ側電源端子２６に接続されるＭＯＳトランジスタ１６およびダイオード１７によって上アームが構成される。以下、上アームの半導体素子１６，１７をＰ側の半導体素子１６，１７と称する。また、Ｎ側電源端子２７に接続されるＭＯＳトランジスタ１８およびダイオード１９によって下アームが構成される。以下、下アームの半導体素子１８，１９をＮ側の半導体素子１８，１９と称する。
図２の電力用半導体モジュール１には、直流電源４１、平滑用のコンデンサ４２、ゲート駆動用のドライブ回路４４，４５、および負荷回路の一例としてのインダクタ４３が接続される。直流電源４１の正側電源ノード４１ＡはＰ側電源端子２６に接続され、負側電源ノード４１ＢはＮ側電源端子２７に接続される。さらに、直流電源４１と並列にコンデンサ４２が接続される。ドライブ回路４４は、ＭＯＳトランジスタ１６用のゲート端子３３Ａに接続され、ゲート端子３３Ａおよびソース端子３４Ａ間の電圧を制御する。同様に、ドライブ回路４５は、ＭＯＳトランジスタ１８用のゲート端子３１Ａに接続され、ゲート端子３１Ａおよびソース端子３２Ａ間の電圧を制御する。
次に、図１を参照して、電力用半導体モジュール１の具体的な構成について説明する。図１の電力用半導体モジュール１は、アルミナイトライド（ＡｌＮ）などのセラミック製の絶縁基板１０と、絶縁基板１０の表面（以下、フロント面と称する）に形成されかつ互いに分離された導電パターン１１，１２，１３，１４，１５とを含む。導電パターン１１〜１５は、たとえば、銅箔を用いて形成される。図３、図４を参照して後述するように、導電パターン１１，１２にはＰ側電源端子２６がはんだ接続され、導電パターン１３，１４にはＮ側電源端子２７がはんだ接続される。また、導電パターン１５には負荷側出力端子２８がはんだ接続される。なお、基板の裏面（以下、リア面と称する）には、銅箔（図示省略）が全面に施されている。
図１に示すように、導電パターン１５は、略Ｆ字の形状であり、＋Ｙ方向に突出した凸パターン部１５Ａ，１５Ｃと−Ｙ方向に凹んだ凹パターン部１５Ｂ，１５Ｄとが交互に形成されている。導電パターン１１〜１４は、導電パターン１５のパターン部１５Ａ〜１５Ｄと＋Ｙ方向に隣接して形成され、−Ｘ方向から＋Ｘ方向に向かって導電パターン１４，１１，１３，１２の順に並ぶ。すなわち、凸パターン部１５Ａ，１５Ｃに隣接して導電パターン１４，１３がそれぞれ形成され、凹パターン部１５Ｂ，１５Ｄに隣接して導電パターン１１，１２がそれぞれ形成される。
絶縁基板１０のフロント面には、さらに、個別半導体のチップとして形成されたＭＯＳトランジスタ１６，１８およびダイオード１７，１９が実装される。ＭＯＳトランジスタ１６は、紙面表側（＋Ｚ方向）に形成されたソース電極１６Ｓおよびゲート電極１６Ｇと、紙面裏側（−Ｚ方向）に形成されたドレイン電極とを含む。同様に、ＭＯＳトランジスタ１８は、紙面表側（＋Ｚ方向）に形成されたソース電極１８Ｓおよびゲート電極１８Ｇと、紙面裏側（−Ｚ方向）に形成されたドレイン電極とを含む。また、ダイオード１７，１９は、紙面表側（＋Ｚ方向）に形成されたアノードと、紙面裏側（−Ｚ方向）に形成されたカソードとをそれぞれ含む。
ＭＯＳトランジスタ１６のドレイン電極は、導電パターン１１上にはんだ接続される。このとき、ＭＯＳトランジスタ１６は、導電パターン１５の凹パターン部１５Ｂに近接して配置される。凹パターン部１５ＢとＭＯＳトランジスタ１６のソース電極１６Ｓとがボンディングワイヤ２１によって接続される。なお、図１では図解を容易にするためにボンディングワイヤ２１が１本のみ示されているが、実際にはインダクタンスを低減させるために複数本のボンディングワイヤ２１が形成される。この点については、図１に示される他のボンディングワイヤについても同様である。
ＭＯＳトランジスタ１８のドレイン電極は、導電パターン１３に隣接する導電パターン１５の凸パターン部１５Ｃにはんだ接続される。ＭＯＳトランジスタ１８のソース電極１８Ｓは、導電パターン１３とボンディングワイヤ２３によって接続される。
ダイオード１７のカソードは、導電パターン１２上にはんだ接続される。このとき、ダイオード１７は、導電パターン１５の凹パターン部１５Ｄに近接して配置される。凹パターン部１５Ｄとダイオード１７のアノードとがボンディングワイヤ２２によって接続される。
ダイオード１９のカソードは、導電パターン１４に隣接する導電パターン１５の凸パターン部１５Ａにはんだ接続される。ダイオード１９のアノードは、導電パターン１４とボンディングワイヤ２４によって接続される。
このように構成される電力用半導体モジュール１では、−Ｘ方向から＋Ｘ方向に、ダイオード１９、ＭＯＳトランジスタ１６、ＭＯＳトランジスタ１８、ダイオード１７の順に略直線状に配置されることになる。すなわち、Ｎ側の半導体素子１８，１９とＰ側の半導体素子１６，１７とが、−Ｘ方向から＋Ｘ方向に略直線状に交互に並ぶ。また、Ｐ側電源端子２６に接続されるＰ側の導電パターン１１，１２およびＮ側電源端子２７に接続されるＮ側の導電パターン１３，１４についても、負荷側出力端子２８に接続される導電パターン１５の外周に沿って、ＮＰＮＰの順に交互に並んでいる。
電流の経路に着目してみると、Ｐ側の半導体素子１６，１７をそれぞれ介した正側電源ノード（図２の４１Ａ）と導電パターン１５との間の電流経路と、Ｎ側の半導体素子１８，１９をそれぞれ介した負側電源ノード（図２の４１Ｂ）と導電パターン１５との間の電流経路とは、導電パターン１５の外周に沿って交互に並ぶことになる。この結果、インダクタンスを低減させることができ、ＭＯＳトランジスタ１６，１８のスイッチング時に生じるサージ電圧を抑制することができる。以下、この理由を説明する。
図２を参照して、Ｎ側のＭＯＳトランジスタ１８がターンオンする直前の時点で、負荷のインダクタ４３とダイオード１７との間で還流電流４６が流れているとする。ＭＯＳトランジスタ１８がターンオンした瞬間には、電流の経路は、直流電源４１、負荷のインダクタ４３、ＭＯＳトランジスタ１８、直流電源４１を順に流れる経路に変化する。このとき、Ｎ側のＭＯＳトランジスタ１８のドレイン電極の電圧が、高圧状態から低圧状態に急激に変化するので、Ｐ側のＭＯＳトランジスタ１６およびダイオード１７の両端の電圧も急激に変化する。そうすると、ＭＯＳトランジスタ１６の出力容量に起因する変位電流４７、およびダイオード１７の接合容量に起因する変位電流４８が発生する。変位電流の４７は、直流電源４１、Ｐ側のＭＯＳトランジスタ１６、Ｎ側のＭＯＳトランジスタ１８、直流電源４１の順に流れる。変位電流４８は、直流電源４１、Ｐ側のダイオード１７、Ｎ側のＭＯＳトランジスタ１８、直流電源４１の順に流れる。なお、ダイオード１７としてＰＩＮ（Positive-Intrinsic-Negative）ダイオードを用いた場合には、ホール蓄積効果による漏れ電流（リカバリー電流）がさらにダイオード１７を流れる。ショットキーバリアダイオード１７を用いる実施の形態１の場合には、リカバリー電流はほとんど生じない。
これらの電流の時間変化（ｄｉ／ｄｔ）にインダクタンスを乗じた値がサージ電圧として観測されることになる。電流変化量は、ＭＯＳトランジスタ１８の導通時の電流値が大きいほど、さらにＭＯＳトランジスタ１８のスイッチング時間が短いほど大きくなる。したがって、トランジスタの高性能化とともに電流変化量は大きくならざるを得ないので、サージ電圧を抑制するためにはインダクタンスの低減が特に重要になる。
ここで、インダクタンスには、自己インダクタンスと相互インダクタンスとがある。このうち、自己インダクタンスは、ボンディングワイヤが主たる要因である。したがって、自己インダクタンスを低減するには、ボンディングワイヤの長さを短くすることが重要になる。一方、相互インダクタンスは、回路パターン上での電流経路に大きく依存するので、電流経路を工夫することによって実効的なインダクタンスを大きく低減させることができる。
具体的に、実施の形態１の電力用半導体モジュール１の場合、図１に示すように変位電流４７，４８の経路は２方向に分かれる。絶縁基板１０厚み方向（Ｚ方向）から見ると、変位電流４７，４８の経路は右回りと左回りとで反対方向になるので、発生する磁束が互いに打消し合う。また、導電パターン１１〜１５が互いに近接して絶縁基板１０上に配置されているので、変位電流４７，４８の経路の内側の面積は小さい。このため、実効的なインダクタンスが小さくなる。
このように、右回りと左回りの逆方向の電流が生じて磁束が打消し合う理由は、Ｐ側の半導体素子１６，１７をそれぞれ介するＰ側の導電パターン１１，１２と負荷側の導電パターン１５との間の電流経路と、Ｎ側の半導体素子１８，１９をそれぞれ介するＮ側の導電パターン１３，１４と負荷側の導電パターン１５との間の電流経路とが、Ｘ方向（導電パターン１５の外周に沿う方向）に沿って交互に配置されているからである。この場合、Ｐ側のＭＯＳトランジスタ１６がスイッチングした場合には、その両側のＮ側の半導体素子１８，１９を介して右回りと左回りの両方向のサージ電流が流れ、逆にＮ側のＭＯＳトランジスタ１８がスイッチングした場合には、その両側のＰ側の半導体素子１６，１７を介して右回りと左回りの両方向のサージ電流が流れる。もっとも、半導体素子の配列方向（Ｘ方向）の両端に配置されたＭＯＳトランジスタがスイッチングした場合には、右回りと左回りの両方向の電流が生じない。したがって、半導体素子の配列方向（Ｘ方向）の両端には、ダイオード１７，１９が配置されていることが望ましい。
実際に電磁界解析ソフトＦＡＳＴ−ＨＥＮＲＹを用いて図１の電流経路でのインダクタンスを計算した結果は７ｎＨである。図１の場合と異なり、Ｐ側の半導体素子１６，１７が互いに隣接し、Ｎ側の半導体素子１８，１９が互いに隣接する配置の場合にインダクタンスを計算した結果は、約１５〜２０ｎＨである。したがって、実施の形態１の電力用半導体モジュール１では、従来の素子配置に比べてインダクタンスを約１／２に低減できることがわかる。
上記の例では、ＭＯＳトランジスタ１８がターンオンする場合について説明したが、ターンオフする場合についても同様のインダクタンス低減効果が期待できる。ただし、Ｎ側のＭＯＳトランジスタ１８がターンオフした場合には、Ｎ側のＭＯＳトランジスタ１８の出力容量およびダイオード１９の接合容量に電荷が充電されることによってＭＯＳトランジスタ１８の両端の電圧が変化する。実施の形態１で用いられているＳｉＣデバイスの場合には容量成分が大きいので充電に時間がかかる。このため、ＭＯＳトランジスタ１８の両端の電圧の変化はゆっくりしたものになり大きなサージ電流は発生しないと考えられる。
また、実施の形態１の電力用半導体モジュール１では、外部へのＥＭＩの発生も抑制することができる。変位電流４７，４８による電流が右回りと左回りの逆方向になっているので、電流経路の違いに比べて遠方の場所における漏れ磁束量は従来よりも小さくなるからである。
また、実施の形態１の電力用半導体モジュール１では、ＭＯＳトランジスタ１６，１８の半導体材料としてＳｉＣが用いられている。ＳｉＣに代表されるワイドバンドギャップの半導体は、オン抵抗を減少させるために不純物濃度を高くしても耐圧を維持することが可能である。しかしながら、不純物濃度を高くするとＭＯＳトランジスタの出力容量が大きくなるので、スイッチング時に生じる上述の変位電流４７，４８が大きくなってしまう。したがって、ワイドバンドギャップの半導体を用いる場合には、配線インダクタンスを低減できる上記構成の電力用半導体モジュール１が特に有用である。
次に、Ｐ側電源端子２６、Ｎ側電源端子２７、および負荷側出力端子２８の具体的構成について説明する。
図３、図４は、図１の電力用半導体モジュール１における電源端子２６，２７の配置を説明するための図である。図３は、電力用半導体モジュール１の製造当初の電源端子２６，２７の形状を示し、図４は、電力用半導体モジュール１の製造後の電源端子２６，２７の形状を示す。図４は、さらに、負荷側出力端子２８の配置も併せて図示している。図３、図４において、（Ａ）は平面図であり、（Ｂ）は右側面図である。
図３、図４を参照して、Ｐ側電源端子２６およびＮ側電源端子２７は、いずれも厚さ０．３ｍｍの金属板によって形成される。Ｐ側電源端子２６は、導電パターン１１，１２にそれぞれ接合される接合部２６Ｄ，２６Ａと、接合部２６Ｄ，２６Ａにそれぞれ連なる折り曲げ部２６Ｅ，２６Ｂと、両折り曲げ部２６Ｂ，２６Ｅを連結する基部２６Ｃとを含む。同様に、Ｎ側電源端子２７は、導電パターン１３、１４にそれぞれ接合される接合部２７Ｄ，２７Ａと、接合部２７Ｄ，２７Ａにそれぞれ連なる折り曲げ部２７Ｅ，２７Ｂと、両折り曲げ部２７Ｂ，２７Ｅを連結する基部２７Ｃとを含む。
折り曲げ部と接合部との境界および折り曲げ部と基部との境界は、最終的には、図４に示すようにほぼ直角に折り曲げられる。一方、電力用半導体モジュール１の製造当初には、図３に示すように、折り曲げ部２６Ｂ，２６Ｅ，２７Ｂ，２７Ｅの境界はほとんど折り曲げられていない状態である。この状態で、絶縁基板１０に、電源端子２６，２７が取り付けられる。
具体的な製造工程を説明すると、接合部２６Ａは、導電パターン１２上のダイオード１７の取付位置に近接させてはんだ接続される。接合部２６Ｄは、導電パターン１１上のＭＯＳトランジスタ１６の取付位置に近接させてはんだ接続される。接合部２７Ａは、導電パターン１５側にワイヤボンディングに必要なだけの隙間を開けて導電パターン１４上にはんだ接続される。接合部２７Ｄは、導電パターン１５側にワイヤボンディングに必要なだけの隙間を開けて導電パターン１３上にはんだ接続される。さらに、負荷側出力端子２８が、ダイオード１９の取付位置とＹ方向に対向する位置で、導電パターン１５に一部に重なるようにして絶縁基板１０上にはんだで固定される。
端子２６〜２８のはんだ接続後、ＭＯＳトランジスタ１６，１８およびダイオード１７，１９をそれぞれ対応する導電パターンにはんだ付けによって固定するダイボンド工程が行なわれる。その後、ＭＯＳトランジスタ１６，１８およびダイオード１７，１９の各電極と対応する導電パターンとがボンディングワイヤによって接続される。
ワイヤボンディング後に、図４のように、折り曲げ部２６Ｂ，２６Ｅ，２７Ｂ，２７Ｅが、それぞれ対応する半導体素子１６〜１９に離反する方向から近接する方向に折り曲げられる。すなわち、各電源端子２６，２７は折り曲げ部と接合部との境界で略直角に折り曲げられる。さらに、基部２６Ｃ、２７Ｃと絶縁基板１０とが略平行になるように、各電源端子２６，２７は折り曲げ部と基部との境界で略直角に折り曲げられる。こうして、電源端子２６，２７は最終的な形状になる。
このような工程を用いることによって従来の工程では困難であった電源端子２６，２７近傍のワイヤボンディング工程が可能になる。ワイヤボンディング工程では、ボンディングする地点の周辺にワイヤボンダーのヘッダーに相当するだけの空間が必要である。すなわち、電源端子２６，２７とワイヤボンディングを行なう地点との間には少なくとも１０ｍｍのクリアランスが必要となる。このために、従来は電源端子の配置が制約されていた。これに対して、実施の形態１では、電源端子２６，２７の折り曲げ部２６Ｂ，２６Ｅ，２７Ｂ，２７Ｅは、ボンディング時にワイヤボンディングを行なう地点から離間し、ボンディング後にワイヤボンディングを行なう地点に近接するように、折り曲げ角度が変更可能となっている。これにより、電源端子２６，２７近傍のワイヤボンディング工程が可能になる。
この結果、各電源端子２６，２７を対応する半導体素子１６〜１９に近接して配置することができるので、インダクタンスを低減できるとともに、電力用半導体モジュール１のフットプリントも小さくできる。さらに、主電流が流れる導電パターン１１〜１５を短く形成できるので、導電パターン１１〜１５と絶縁基板１０のリア面に設けられる熱拡散用の銅板との静電容量を減少させることができる。この静電容量の減少によって、スイッチング時にサージ電流が流れた際に、主回路から静電結合によって上記の銅板に流れ込む電流が減少する。この結果、外部へのＥＭＩの発生を抑制することができる。
図５は、図１の電力用半導体モジュール１におけるゲート端子の配置を説明するための図である。従来、ゲート端子は、半導体素子が設置される絶縁基板と同一の基板上に設けられていた。しかしながら、絶縁基板にゲート端子を設けるとその分だけ絶縁基板の面積が大きくなるので電力用半導体モジュールが大きくなるという問題がある。
そこで、実施の形態１の電力用半導体モジュール１には、図５に示すように、半導体素子１６〜１９が設けられた絶縁基板１０と異なる絶縁基板３０が設けられる。電力用半導体モジュール１は、この絶縁基板３０と、絶縁基板３０上に銅箔で形成される導電パターン３１〜３４と、導電パターン３１，３３，３２，３４上にはんだによってそれぞれ接続された金属製のゲート端子３１Ａ，３３Ａおよびソース端子３２Ａ，３４Ａとを含む。
ここで、設置面積を低減するために、絶縁基板３０は、導電パターン１５の一部を覆うようにして絶縁基板１０上のＭＯＳトランジスタ１６，１８に近接する位置に固定される。ＭＯＳトランジスタ１８のゲート電極１８Ｇと導電パターン３１とがボンディングワイヤ３５によって接続され、ソース電極１８Ｓと導電パターン３２とがボンディングワイヤ３６によって接続される。また、ＭＯＳトランジスタ１６のゲート電極１６Ｇと導電パターン３３とがボンディングワイヤ３７によって接続され、ソース電極１６Ｓと導電パターン３４とがボンディングワイヤ３８によって接続される。
上記構成によって、絶縁基板１０の面積を削減できるので、電力用半導体モジュール１全体を小型化できる。また、ゲート電極１６Ｇ，１８Ｇからのボンディングワイヤ長が短縮されるので、ゲート配線の配線インダクタンスが減少することになる。ゲート配線のインダクタンスの低減は、ＭＯＳトランジスタ１６，１８のターンオン時に発生するオーバーシュート電圧の低減につながるので、ＭＯＳトランジスタ１６，１８のゲート絶縁膜に与えるダメージを減らすことができる。
なお、実際の製造工程では、絶縁基板３０上に導電パターン３１〜３４および端子３１Ａ〜３４Ａを形成した後に、絶縁基板３０を絶縁基板１０上に接着する。その後、導電パターン３１〜３４とＭＯＳトランジスタ１６，１８との間でワイヤボンディングする。ワイヤボンディング後に、絶縁材による封着を行なう。
以上のとおり、実施の形態１の電力用半導体モジュール１によれば、Ｐ側の半導体素子１６，１７をそれぞれ介する正側電源ノード４１Ａと負荷側の導電パターン１５との間の複数の電流経路と、Ｎ側の半導体素子１８，１９をそれぞれ介する負側電源ノード４１Ｂと負荷側の導電パターン１５との間の電流経路とが、導電パターン１５の外周に沿って交互に配置されている。このため、ＭＯＳトランジスタ１６，１８のスイッチング時に生じるサージ電流４７，４８は、電流の方向が右回りと左回りになって異なるので互いに磁束を打消し合い、実効的なインダクタンスを低減させることができる。したがって、ＭＯＳトランジスタ１６，１８のスイッチング時に生じるサージ電圧を低減することできる。この結果、ＭＯＳトランジスタ１６，１８の耐圧をサージ電圧に備えて過大にする必要がなくなり、電力用半導体モジュール１を小型かつ安価なものにすることができる。さらに、外部へのＥＭＩの発生も抑制することができる。
上記の実施の形態１において、ＭＯＳトランジスタ１６，１８の材料として、ＳｉＣに代えてＳｉ（シリコン）などの他の半導体材料を用いることができる。この場合も、ＳｉＣの場合と同様の効果を得ることができる。
また、スイッチング素子として、ＭＯＳトランジスタ１６，１８に代えて、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いることもできる。この場合も、ＭＯＳトランジスタの場合と同様の効果を得ることができる。
また、ダイオード１７，１９を構成するショットキーバリアダイオードに代えて、ＰＩＮダイオードを用いても、実施の形態１の場合と同様の効果を得ることができる。
また、半導体素子１６〜１９と導電パターン１３〜１５とを接続するのに、ボンディングワイヤに代えてリボン状の導電体を用いてもよいし、板状電極をはんだによって接着してもよい。
また、絶縁基板１０の材料には、ＡｌＮの代えて他のセラミックス材料を用いることができる。
また、ＭＯＳトランジスタ１６，１８が縦型構造の場合には、ダイオード１７，１９に代えて、ＭＯＳトランジスタに必然的に形成される寄生ダイオード（ボディダイオード）を利用してもよい。
［実施の形態２］
図６は、この発明の実施の形態２による電力用半導体モジュール２の主要部の構成を示す平面図である。図６において、図面の横方向をＸ方向とし、図面の縦方向をＹ方向とし、紙面に垂直な方向をＺ方向とする。図面の左から右に向かう方向が＋Ｘ方向であり、図面の下から上に向かう方向が＋Ｙ方向であり、紙面の裏から表に向かう方向が＋Ｚ方向である。図６の絶縁基板１０はＸＹ平面に沿って配置される。絶縁基板の１０の厚み方向がＺ方向である。
また、図７は、図６の電力用半導体モジュール２に対応する回路図である。
図６、図７を参照して、電力用半導体モジュール２は、図１、図２の電力用半導体モジュール１を複数個（３個）並列に並べた構造である。図６、図７の各上下アーム５１〜５３が図１、図２の電力用半導体モジュール１に対応する。すなわち、電力用半導体モジュール２は、Ｐ側の半導体素子として、ＭＯＳトランジスタ６１Ａ，６１Ｂ，６１Ｃと還流ダイオード６２Ａ，６２Ｂ，６２Ｃとを含み、Ｎ側の半導体素子として、ＭＯＳトランジスタ６３Ａ，６３Ｂ，６３Ｃと還流ダイオード６４Ａ，６４Ｂ，６４Ｃとを含む。ＭＯＳトランジスタ６１Ａおよびダイオード６２Ａは、Ｐ側電源端子６５Ａと負荷側出力端子２８との間に導電パターンを介して接続される。ＭＯＳトランジスタ６１Ｂおよびダイオード６２Ｂは、Ｐ側電源端子６５Ｂと負荷側出力端子２８との間に導電パターンを介して接続される。ＭＯＳトランジスタ６１Ｃおよびダイオード６２Ｃは、Ｐ側電源端子６５Ｃと負荷側出力端子２８との間に導電パターンを介して接続される。また、ＭＯＳトランジスタ６３Ａおよびダイオード６４Ａは、Ｎ側電源端子６６Ａと負荷側出力端子２８との間に導電パターンを介して接続される。ＭＯＳトランジスタ６３Ｂおよびダイオード６４Ｂは、Ｎ側電源端子６６Ｂと負荷側出力端子２８との間に導電パターンを介して接続される。ＭＯＳトランジスタ６３Ｃおよびダイオード６４Ｃは、Ｎ側電源端子６６Ｃと負荷側出力端子２８との間に導電パターンを介して接続される。Ｐ側電源端子６５Ａ，６５Ｂ，６５Ｃは正側電源ノード４１Ａに接続され、Ｎ側電源端子６６Ａ，６６Ｂ，６６Ｃは負側電源ノード４１Ｂに接続される。負荷側出力端子２８と負荷側出力端子２８に接続される導電パターン５０とは、各上下アーム５１〜５３で共通化されている。なお、図６では、ゲート端子用の導電パターン３１〜３４は絶縁基板１０上に形成されている。
上記の構成においても、実施の形態１の場合と同様に、Ｐ側の半導体素子６１Ａ，６１Ｂ，６１Ｃ，６２Ａ，６２Ｂ，６２Ｃをそれぞれ介する正側電源ノード４１Ａと負荷側の導電パターン５０との間の電流経路と、Ｎ側の半導体素子６３Ａ，６３Ｂ，６３Ｃ，６４Ａ，６４Ｂ，６４Ｃをそれぞれ介する負側電源ノード４１Ｂと負荷側の導電パターン５０との間の電流経路とが、導電パターン５０の外周に沿って交互に並ぶ。したがって、実効的なインダクタンスを低減することができる。この結果、ＭＯＳトランジスタ６１Ａ，６１Ｂ，６１Ｃ，６３Ａ，６３Ｂ，６３Ｃのスイッチング時のサージ電圧を低減することができる。また、図６に示すように、半導体素子の配列方向の最も外側には、ダイオード６４Ａ，６２Ｃが配置されていることが好ましい。
なお、図６において、Ｐ側電源端子６５Ａ，６５Ｂ，６５Ｃの各基部を一体に形成してもよい。同様に、Ｎ側電源端子６６Ａ，６６Ｂ，６６Ｃの各基部を一体に形成してもよい。そうすると、正側電源ノード４１ＡとＰ側電源端子との接続箇所ならびに負側電源ノード４１ＢとＮ側電源端子との接続箇所がそれぞれ１箇所でよいので簡単になる。
［実施の形態３］
図８は、この発明の実施の形態３による電力用半導体モジュール３の主要部の構成を示す平面図である。図８において、図面の横方向をＸ方向とし、図面の縦方向をＹ方向とし、紙面に垂直な方向をＺ方向とする。図面の左から右に向かう方向が＋Ｘ方向であり、図面の下から上に向かう方向が＋Ｙ方向であり、紙面の裏から表に向かう方向が＋Ｚ方向である。図８の絶縁基板１０はＸＹ平面に沿って配置される。絶縁基板の１０の厚み方向がＺ方向である。
また、図９は、図７の電力用半導体モジュール３に対応する回路図である。
図８、図９を参照して、電力用半導体モジュール３は、図１、図２のＭＯＳトランジスタ１６，１８とそれぞれ並列に、２個のＭＯＳトランジスタを付加した構成である。すなわち、電力用半導体モジュール３は、Ｐ側の半導体素子として、ＭＯＳトランジスタ１６Ａ，１６Ｂ，１６Ｃと還流ダイオード１７とを含み、Ｎ側の半導体素子として、ＭＯＳトランジスタ１８Ａ，１８Ｂ，１８Ｃと還流ダイオード１９とを含む。ＭＯＳトランジスタ１６Ａ，１６Ｂ，１６Ｃおよびダイオード１７は、Ｐ側電源端子５４と負荷側出力端子２８との間に導電パターンを介して接続される。また、ＭＯＳトランジスタ１８Ａ，１８Ｂ，１８Ｃおよびダイオード１９は、Ｎ側電源端子５６と負荷側出力端子２８との間に導電パターンを介して接続される。Ｐ側電源端子５４は正側電源ノード４１Ａに接続され、Ｎ側電源端子５６は負側電源ノード４１Ｂに接続される。また、負荷側出力端子２８に接続される導電パターン５８は共通化されている。
上記の構成においても、実施の形態１場合と同様に、Ｐ側の半導体素子１７，１６Ａ，１６Ｂ，１６Ｃをそれぞれ介する正側電源ノード４１Ａと負荷側の導電パターン５８との間の電流経路と、Ｎ側の半導体素子１９，１８Ａ，１８Ｂ，１８Ｃをそれぞれ介する負側電源ノード４１Ｂと負荷側の導電パターン５８との間の電流経路とが、導電パターン５８の外周に沿って交互に並ぶ。したがって、実効的なインダクタンスを低減することができ、この結果、ＭＯＳトランジスタ１６Ａ，１６Ｂ，１６Ｃ，１８Ａ，１８Ｂ，１８Ｃのスイッチング時に生じるサージ電圧を低減することができる。また、図８に示すように、半導体素子の配列方向の最も外側には、ダイオード１７，１９が配置されていることが好ましい。
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１，２，３ 電力用半導体モジュール、１０ 絶縁基板、１１〜１５ 導電パターン、１６，１８，１６Ａ〜１６Ｃ，１８Ａ〜１８Ｃ ＭＯＳトランジスタ（スイッチング素子）、１７，１９ ダイオード、２６ Ｐ側電源端子、２６Ａ，２６Ｄ 接合部、２６Ｂ，２６Ｅ 折り曲げ部、２６Ｃ 基部、２７ Ｎ側電源端子、２７Ａ，２７Ｄ 接合部、２７Ｂ，２７Ｅ 折り曲げ部、２７Ｃ 基部、２８ 負荷側出力端子、３０ 絶縁基板、３１Ａ，３３Ａ ゲート端子、３２Ａ，３４Ａ ソース端子、３１〜３４ 導電パターン、４１ 直流電源、４１Ａ 正側電源ノード、４１Ｂ 負側電源ノード、４７，４８ サージ電流（変位電流）、５０ 導電パターン、５４ Ｐ側電源端子、５６ Ｎ側電源端子、５８ 導電パターン、６１Ａ〜６１Ｃ，６３Ａ〜６３Ｃ ＭＯＳトランジスタ、６２Ａ〜６２Ｃ，６４Ａ〜６４Ｄ ダイオード、６５Ａ〜６５Ｃ Ｐ側電源端子、６６Ａ〜６６Ｃ Ｎ側電源端子。

Claims (7)

  1. 第１の絶縁基板（１０）と、
    前記第１の絶縁基板（１０）上に形成された導電パターン（１５）と、
    前記第１の絶縁基板（１０）上に設けられ、正側電源（４１Ａ）と前記導電パターン（１５）との間に互いに並列に電気的に接続される複数の第１の半導体素子（１６，１７）とを備え、
    前記複数の第１の半導体素子（１６，１７）の少なくとも１つはスイッチング素子（１６）であり、
    前記第１の絶縁基板（１０）上に設けられ、負側電源（４１Ｂ）と前記導電パターン（１５）との間に互いに並列に電気的に接続される複数の第２の半導体素子（１８，１９）をさらに備え、
    前記複数の第２の半導体素子（１８，１９）の少なくとも１つはスイッチング素子（１８）であり、
    前記複数の第１の半導体素子（１６，１７）をそれぞれ介する前記正側電源（４１Ａ）と前記導電パターン（１５）との間の複数の第１の電流経路と、前記複数の第２の半導体素子（１８，１９）をそれぞれ介する前記負側電源（４１Ｂ）と前記導電パターン（１５）との間の複数の第２の電流経路とは、前記導電パターン（１５）の外周に沿って交互に並ぶ、電力用半導体モジュール（１）。
  2. 前記複数の第１の半導体素子（１６，１７）の少なくとも１つは、カソードが前記正側電源（４１Ａ）に接続され、アノードが前記導電パターン（１５）に接続されたダイオード（１７）であり、
    前記複数の第２の半導体素子（１８，１９）の少なくとも１つは、カソードが前記導電パターン（１５）に接続され、アノードが前記負荷電源（４１Ｂ）に接続されたダイオード（１９）である、請求の範囲第１項に記載の電力用半導体モジュール（１）。
  3. 前記複数の第１および第２の電流経路のうち各端の電流経路は、前記複数の第１の半導体素子（１６，１７）のうちのダイオード（１７）を介した電流経路、または前記複数の第２の半導体素子（１８，１９）のうちのダイオード（１９）を介した電流経路である、請求の範囲第２項に記載の電力用半導体モジュール（１）。
  4. 前記複数の第１の半導体素子（１６，１７）と前記複数の第２の半導体素子（１８，１９）とは、前記第１の絶縁基板（１０）上で略直線状に交互に配置される、請求の範囲第１項に記載の電力用半導体モジュール（１）。
  5. 前記電力用半導体モジュール（１）は、
    前記複数の第１の半導体素子（１６，１７）のうち対応する１または複数の第１の半導体素子に、前記正側電源（４１Ａ）からの電圧を印加するための１または複数の正側電源端子（２６）と、
    前記複数の第２の半導体素子（１８，１９）のうち対応する１または複数の第２の半導体素子に、前記負側電源（４１Ｂ）からの電圧を印加するための１または複数の負側電源端子（２７）とをさらに備え、
    前記１または複数の正側電源端子（２６）および負側電源端子（２７）の各々は、
    対応する１または複数の半導体素子（１６〜１９）にそれぞれ近接して設けられ、前記第１の絶縁基板に接合される板状の１または複数の接合部(２６Ａ，２６Ｄ，２７Ａ，２７Ｄ）と、
    前記１または複数の接合部(２６Ａ，２６Ｄ，２７Ａ，２７Ｄ）にそれぞれ連なり、対応する１または複数の半導体素子（１６〜１９）に離反する方向から近接する方向に折り曲げられた板状の１または複数の折り曲げ部(２６Ｂ，２６Ｅ，２７Ｂ，２７Ｅ）とを含む、請求の範囲第１項に記載の電力用半導体モジュール（１）。
  6. 前記電力用半導体モジュール（１）は、
    前記第１の絶縁基板（１０）上で前記導電パターン（１５）の一部を覆う領域に固着される第２の絶縁基板（３０）と、
    前記第２の絶縁基板（３０）上に設けられ、前記複数の第１および第２の半導体素子（１６〜１９）に含まれる複数のスイッチング素子（１６，１８）の制御電極（１６Ｇ，１８Ｇ）とそれぞれ電気的に接続するための複数の制御端子（３１Ａ，３３Ａ）とをさらに備える、請求の範囲第５項に記載の電力用半導体モジュール（１）。
  7. 前記複数の第１、第２の半導体素子に含まれるスイッチング素子（１６，１８）は、シリコンよりもバンドギャップの大きい半導体材料を用いて形成される、請求の範囲第１項に記載の電力用半導体モジュール（１）。
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