JP7466483B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
特許文献１には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴに逆並列接続されたショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）とを備え、ＭＯＳＦＥＴとＳＢＤとでＧＮＤが分けられた半導体装置が開示されている。この半導体装置の構成によれば、ＭＯＳＦＥＴとＳＢＤとで個別に順方向電圧Ｖｆを測定することができ、それぞれの順方向電圧Ｖｆの温度依存性からＭＯＳＦＥＴおよびＳＢＤの熱抵抗を個別に測定することができる。
特開２００５－３１０９０７号公報
特許文献１の半導体装置では、ＭＯＳＦＥＴチップとＳＢＤチップとが同じダイパッド上に搭載されているため、両チップ間の熱干渉が大きい。そのため、様々な条件で両チップが発熱する実使用時とチップ単体で熱抵抗測定を行った場合とで、熱抵抗の値に差が生じ、熱設計が難しいという問題がある。
本開示は、上述の問題点を解決するためになされたもので、ＭＯＳＦＥＴとＳＢＤとを備える半導体装置において熱設計を容易にすることを目的とする。
本開示の半導体装置は、ベース板と、ベース板上に設けられた少なくとも１つの絶縁基板と、少なくとも１つの絶縁基板上に離間して設けられた導電パターンである第１パターン、第２パターン、第３パターン、および第４パターンと、第１パターン上に設けられ、自身のドレイン電極およびソース電極が第１パターンおよび第２パターンとそれぞれ電気的に接続されるＭＯＳＦＥＴチップと、第３パターン上に設けられ、自身のカソード電極およびアノード電極が第３パターンおよび第４パターンとそれぞれ電気的に接続されるＳＢＤチップと、第１パターンに接続されるドレイン端子と、第２パターンに接続されるソース端子と、第３パターンに接続されるカソード端子と、第４パターンに接続されるアノード端子と、を備える。ドレイン端子とカソード端子、およびソース端子とアノード端子の少なくともいずれか一方が電気的に接続されておらず、ドレイン端子とカソード端子が電気的に接続され、第１パターンおよび第３パターンに接続される第１共通端子を備え、第１共通端子の外部接続端から第１パターンへの電流経路がドレイン端子を構成し、第１共通端子の外部接続端から第３パターンへの電流経路がカソード端子を構成し、ドレイン端子の配線インダクタンスはカソード端子の配線インダクタンスより大きい。
本開示の半導体装置によれば、ＭＯＳＦＥＴチップとＳＢＤチップとが異なる導電パターン上に設けられるため、ＭＯＳＦＥＴチップとＳＢＤチップとの熱干渉が抑制される。その結果、両チップが発熱する実使用時の熱抵抗を、チップ単体で測定を行った熱抵抗に近づけることができ、熱設計が容易となる。
実施の形態１の半導体装置の平面図である。 半導体装置の等価回路図である。 実施の形態１の第１変形例の半導体装置の平面図である。 半導体装置の等価回路図である。 実施の形態１の第２変形例の半導体装置の平面図である。 半導体装置の等価回路図である。 実施の形態２の半導体装置の平面図である。 実施の形態２の第１変形例の半導体装置の平面図である。 実施の形態２の第２変形例の半導体装置の平面図である。 実施の形態３の半導体装置の平面図である。 実施の形態３の第１変形例の半導体装置の平面図である。 実施の形態３の第２変形例の半導体装置の平面図である。 実施の形態３の第３変形例の半導体装置の平面図である。 実施の形態４の半導体装置の平面図である。 実施の形態４の第１変形例の半導体装置の平面図である。 実施の形態４の第２変形例の半導体装置の平面図である。 実施の形態４の第３変形例の半導体装置の平面図である。
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１の半導体装置１０１の平面図である。半導体装置１０１は、ベース板１、絶縁基板２、導電パターンであるパターン３１，３２，３３，３４，３５、複数のＭＯＳＦＥＴチップ５、複数のＳＢＤチップ６、ドレイン主端子７、ソース主端子８、カソード主端子９、アノード主端子１０、ドレイン補助端子１１、ゲート補助端子１２、ソース補助端子１３、カソード補助端子１４、およびアノード補助端子１５を備えている。
ベース板１上に絶縁基板２が搭載される。絶縁基板２上にパターン３１，３２，３３，３４，３５が形成される。
パターン３１上に複数のＭＯＳＦＥＴチップ５が搭載される。各ＭＯＳＦＥＴチップ５の下面にはドレイン電極があり、上面にはソース電極およびゲート電極がある。従って、各ＭＯＳＦＥＴチップ５がパターン３１上に搭載されることにより、各ＭＯＳＦＥＴチップ５のドレイン電極がパターン３１と電気的に接続される。すなわち、パターン３１はドレイン電極と同電位のドレイン導電パターンである。パターン３１を第１パターンとも称する。パターン３１はドレイン主端子７およびドレイン補助端子１１と接続される。ドレイン主端子７は、各ＭＯＳＦＥＴチップ５のドレイン電極を半導体装置１０１の外部と接続するための外部接続用端子である。
各ＭＯＳＦＥＴチップ５の上面のソース電極は、導電ワイヤ４１により互いに接続され、さらにパターン３２と接続される。すなわち、パターン３２はソース電極と同電位のソース導電パターンである。パターン３２を第２パターンとも称する。パターン３２はソース主端子８およびソース補助端子１３と接続される。ソース主端子８は、各ＭＯＳＦＥＴチップ５のソース電極を半導体装置１０１の外部と接続するための外部接続用端子である。
各ＭＯＳＦＥＴチップ５の上面のゲート電極は、導電ワイヤ４２により互いに接続され、さらにパターン３５と接続される。すなわち、パターン３５はゲート電極と同電位のゲート導電パターンである。パターン３５はゲート補助端子１２と接続される。
パターン３３上に複数のＳＢＤチップ６が搭載される。各ＳＢＤチップ６の下面にはカソード電極があり、上面にはアノード電極がある。従って、各ＳＢＤチップ６がパターン３３上に搭載されることにより、各ＳＢＤチップ６のカソード電極がパターン３３と電気的に接続される。すなわち、パターン３３はカソード電極と同電位のカソード導電パターンである。パターン３３を第３パターンとも称する。パターン３３はカソード主端子９およびカソード補助端子１４と接続される。カソード主端子９は、各ＳＢＤチップ６のカソード電極を半導体装置１０１の外部と接続するための外部接続用端子である。
各ＳＢＤチップ６の上面のアノード電極は、導電ワイヤ４３により互いに接続され、さらにパターン３４と接続される。すなわち、パターン３４はアノード電極と同電位のアノード導電パターンである。パターン３４を第４パターンとも称する。パターン３４はアノード主端子１０およびアノード補助端子１５と接続される。アノード主端子１０は、ＳＢＤチップ６のアノード電極を半導体装置１０１の外部と接続するための外部接続用端子である。
ドレイン主端子７とカソード主端子９とは直接接続されていない。また、ドレイン主端子７は、カソード主端子９が接続されているパターン３３とは異なるパターン３１に接続されており、両パターン３１，３３は絶縁基板２によって絶縁されている。従って、ドレイン主端子７とカソード主端子９とは電気的に接続されていない。
同様に、ソース主端子８とアノード主端子１０とは直接接続されていない。また、ソース主端子８は、アノード主端子１０が接続されているパターン３４とは異なるパターン３２に接続されており、両パターン３２，３４は絶縁基板２によって絶縁されている。従って、ソース主端子８とアノード主端子１０とは電気的に接続されていない。
図２は、半導体装置１０１の等価回路図である。複数のＭＯＳＦＥＴチップ５は、ＭＯＳＦＥＴ５１と、ＭＯＳＦＥＴ５１のソース－ドレイン間に接続されたボディダイオード５２に対応する。また、複数のＳＢＤチップ６は、ＳＢＤ６１に対応する。ＭＯＳＦＥＴ５１のドレイン電極は、ＳＢＤ６１のカソード電極と電気的に接続されていない。また、ＭＯＳＦＥＴ５１のソース電極は、ＳＢＤ６１のアノード電極と電気的に接続されていない。
＜Ａ－２．効果＞
実施の形態１の半導体装置１０１では、ドレイン主端子７とカソード主端子９とが電気的に接続されず、ソース主端子８とアノード主端子１０とが電気的に接続されない。そのため、ＭＯＳＦＥＴ５１のボディダイオード５２の順方向電圧ＶｆとＳＢＤ６１の順方向電圧Ｖｆとを個別に測定することができる。従って、これらの順方向電圧Ｖｆの温度依存性を利用して、ＭＯＳＦＥＴ５１とＳＢＤ６１の熱抵抗測定を正確に行うことができる。
特に、ＭＯＳＦＥＴがＳｉＣを半導体材料として用いたＳｉＣ－ＭＯＳＦＥＴである場合、ＳｉＣ－ＭＯＳＦＥＴは複雑な温度特性を有するため、ボディダイオードを利用した熱抵抗測定によってのみ、熱抵抗測定を正確に行うことが可能である。従って、実使用可能な素子で熱抵抗測定を可能にするために半導体装置１０１の構造は有用である。
半導体装置１０１では、複数のＭＯＳＦＥＴチップ５がパターン３１，３２に搭載され、複数のＳＢＤチップ６がパターン３３，３４に搭載される。このように、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６とが異なるパターンに搭載されることにより、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６との間での熱干渉が抑制される。そのため、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６とがそれぞれの動作条件で発熱する実使用時と、チップ単体で熱抵抗測定を行った場合とで、熱抵抗値の差が低減され、熱設計が容易となる。
図１に示されるように、複数のＭＯＳＦＥＴチップ５が搭載されるパターン３１，３２と、複数のＳＢＤチップ６が搭載されるパターン３３，３４とは略同一の形状であることが望ましい。具体的には、パターン３１はパターン３３と略同一の形状であり、パターン３２はパターン３４と略同一の形状であることが望ましい。これにより、各ＭＯＳＦＥＴチップ５からベース板１までの熱容量と、各ＳＢＤチップ６からベース板１までの熱容量とがほぼ等しくなるため、過渡熱抵抗を用いた設計が容易になる。
＜Ａ－３．変形例＞
ＭＯＳＦＥＴ５１のボディダイオード５２の順方向電圧ＶｆとＳＢＤ６１の順方向電圧Ｖｆとを個別に測定するためには、ドレイン主端子７とカソード主端子９との間、およびソース主端子８とアノード主端子１０との間のうち、少なくともいずれか一方が電気的に接続されていなければよい。従って、図３に平面図を示す実施の形態１の第１変形例の半導体装置１０２のように、ドレイン主端子７とカソード主端子９とが共通端子１６によって構成されることにより、互いに接続されていてもよい。共通端子１６を第１共通端子とも称する。共通端子１６は、ドレイン導電パターンであるパターン３１からベース板１の端辺に垂直な方向に直線状に引き出された第１部材１６１と、カソード導電パターンであるパターン３３からベース板１の端辺に垂直な方向に直線状に引き出された第２部材１６２と、第１部材１６１と第２部材１６２とを接続する第３部材１６３とを備えている。第１部材１６１は、共通端子１６に接続された半導体装置の外部構成からパターン３１へ至る電流経路であり、ドレイン主端子７を構成する。また、第２部材１６２は、共通端子１６に接続された半導体装置の外部構成からパターン３３へ至る電流経路であり、カソード主端子９を構成する。図４は、半導体装置１０２の等価回路図である。図４において、ＭＯＳＦＥＴ５１のソース端子とＳＢＤ６１のアノード端子とは電気的に接続されていないが、ＭＯＳＦＥＴ５１のドレイン端子とＳＢＤ６１のアノード端子とは電気的に接続されている。
また、図５に平面図を示す実施の形態１の第２変形例の半導体装置１０３のように、ソース主端子８とアノード主端子１０とが共通端子１７によって構成されることにより、互いに接続されていてもよい。共通端子１７を第２共通端子とも称する。共通端子１７は、ソース導電パターンであるパターン３２からベース板１の端辺に垂直な方向に直線状に引き出された第１部材１７１と、アノード導電パターンであるパターン３４からベース板１の端辺に垂直な方向に直線状に引き出された第２部材１７２と、第１部材１７１と第２部材１７２とを接続する第３部材１７３とを備えている。第１部材１７１は、共通端子１７に接続された半導体装置の外部構成からパターン３２へ至る電流経路であり、ソース主端子８を構成する。また、第２部材１７２は、共通端子１７に接続された半導体装置の外部構成からパターン３４へ至る電流経路であり、アノード主端子１０を構成する。図６は、半導体装置１０３の等価回路図である。図６において、ＭＯＳＦＥＴ５１のドレイン端子とＳＢＤ６１のカソード端子とは電気的に接続されていないが、ＭＯＳＦＥＴ５１のソース端子とＳＢＤ６１のアノード端子とは電気的に接続されている。
図３では、ドレイン主端子７とカソード主端子９とが共通端子１６によって構成されることにより接続される例を示した。これに代えて、ドレイン導電パターンであるパターン３１とカソード導電パターンであるパターン３３とがバスバーで接続されることにより、ドレイン主端子７とカソード主端子９とが電気的に接続される構成であってもよい。また、図５では、ソース主端子８とアノード主端子１０とが共通端子１７によって構成されることにより接続される例を示した。これに代えて、ソース導電パターンであるパターン３２とアノード導電パターンであるパターン３４とがバスバーで接続されることにより、ソース主端子８とアノード主端子１０とが電気的に接続される構成であってもよい。
＜Ｂ．実施の形態２＞
＜Ｂ－１．構成＞
図７は、実施の形態２の半導体装置２０１の平面図である。実施の形態１の半導体装置１０１では、複数のＭＯＳＦＥＴチップ５を搭載するパターン３１，３２と、複数のＳＢＤチップ６を搭載するパターン３３，３４とが、同一の絶縁基板２上に設けられた。これに対して、実施の形態２の半導体装置２０１では、複数のＭＯＳＦＥＴチップ５を搭載するパターン３１，３２と、複数のＳＢＤチップ６を搭載するパターン３３，３４とが、異なる絶縁基板２ａ，２ｂ上に設けられる。すなわち、半導体装置２０１では、ベース板１上に絶縁基板２ａ，２ｂが搭載される。そして、絶縁基板２ａ上にパターン３１，３２が形成され、絶縁基板２ｂ上にパターン３３，３４が形成される。その他の半導体装置２０１の構成は半導体装置１０１と同様である。
半導体装置２０１の等価回路図は、図２に示した半導体装置１０１の等価回路図と同様である。
＜Ｂ－２．効果＞
半導体装置２０１によれば、半導体装置１０１の効果に加えて以下の効果が得られる。半導体装置２０１では、複数のＭＯＳＦＥＴチップ５を搭載するパターン３１，３２と、複数のＳＢＤチップ６を搭載するパターン３２，４ｂとが、それぞれ別の絶縁基板２ａ，２ｂ上に設けられる。これにより、実施の形態１の構成よりも、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６との間での熱干渉が抑えられる。そのため、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６とがそれぞれの動作条件で発熱する実使用時と、チップ単体で熱抵抗測定を行った場合とで、熱抵抗値の差がさらに低減され、熱設計がさらに容易となる。
図７に示されるように、絶縁基板２ａと絶縁基板２ｂとは略同一の形状であることが望ましい。これにより、各ＭＯＳＦＥＴチップ５からベース板１までの熱容量と、各ＳＢＤチップ６からベース板１までの熱容量とがほぼ等しくなるため、過渡熱抵抗を用いた設計が容易になる。
＜Ｂ－３．変形例＞
図８は、実施の形態２の第１変形例の半導体装置２０２の平面図である。実施の形態２の第１変形例は、実施の形態１の第１変形例を実施の形態２に適用したものである。半導体装置２０２では、ドレイン主端子７とカソード主端子９とが共通端子１６によって構成されることにより接続されており、それ以外の点で半導体装置２０１と同様である。半導体装置２０２の等価回路図は、図４に示した半導体装置１０２の等価回路図と同様である。
図９は、実施の形態２の第２変形例の半導体装置２０３の平面図である。実施の形態２の第２変形例は、実施の形態１の第２変形例を実施の形態２に適用したものである。半導体装置２０３では、ソース主端子８とアノード主端子１０とが共通端子１７によって構成されることにより接続されており、それ以外の点で半導体装置２０１と同様である。半導体装置２０３の等価回路図は、図６に示した半導体装置１０３の等価回路図と同様である。
＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
図１０は、実施の形態３の半導体装置３０１の平面図である。実施の形態１の第１変形例では、ドレイン主端子７とカソード主端子９とが共通端子１６によって構成されることにより接続された。これに対して半導体装置３０１では、ドレイン導電パターンであるパターン３１とカソード導電パターンであるパターン３３とが、導電ワイヤ４４で接続されることにより、ドレイン主端子７とカソード主端子９とが電気的に接続される。それ以外の半導体装置３０１の構成は、実施の形態１の半導体装置１０１の構成と同様である。半導体装置３０１の等価回路図は、図４に示した半導体装置１０２の等価回路図と同様である。
＜Ｃ－２．効果＞
実施の形態３の半導体装置３０１では、ドレイン導電パターンであるパターン３１とカソード導電パターンであるパターン３３とが導電ワイヤ４４で接続されることにより、ドレイン主端子７とカソード主端子９とが電気的に接続される。従って、ドレイン主端子７とカソード主端子９とが共通端子１６によって構成されることにより接続される実施の形態１の第１変形例と比較して、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６との間の熱干渉が抑制される。その結果、実施の形態１の第１変形例よりも、複数のＭＯＳＦＥＴチップ５と複数のＳＢＤチップ６とがそれぞれの動作条件で発熱する実使用時と、チップ単体で熱抵抗測定を行った場合との間で熱抵抗値の差が低減され、熱設計が容易となる。
＜Ｃ－３．変形例＞
図１１は、実施の形態３の第１変形例の半導体装置３０２の平面図である。実施の形態３の第１変形例は、実施の形態１の第２変形例を実施の形態３に適用したものである。半導体装置３０２では、ソース導電パターンであるパターン３２とアノード導電パターンであるパターン３４とが導電ワイヤ４５で接続されることにより、ソース主端子８とアノード主端子１０とが電気的に接続される。それ以外の半導体装置３０２の構成は、実施の形態１の半導体装置１０１の構成と同様である。半導体装置３０２の等価回路図は、図６に示した半導体装置１０３の等価回路図と同様である。
図１２は、実施の形態３の第２変形例の半導体装置３０３の平面図である。実施の形態３の第２変形例は、実施の形態２の第１変形例を実施の形態３に適用したものである。半導体装置３０３では、ドレイン導電パターンであるパターン３１とカソード導電パターンであるパターン３３とが導電ワイヤ４４により接続されることにより、各ＭＯＳＦＥＴチップ５のソース主端子８と各ＳＢＤチップ６のアノード主端子１０とが電気的に接続されている。それ以外の半導体装置３０３の構成は、実施の形態２の半導体装置２０１の構成と同様である。半導体装置３０３の等価回路図は、図４に示した半導体装置１０２の等価回路図と同様である。
図１３は、実施の形態３の第３変形例の半導体装置３０４の平面図である。実施の形態３の第３変形例は、実施の形態２の第２変形例を実施の形態３に適用したものである。半導体装置３０４では、ソース導電パターンであるパターン３２とアノード導電パターンであるパターン３４とが導電ワイヤ４５により接続されることにより、各ＭＯＳＦＥＴチップ５のソース主端子８と各ＳＢＤチップ６のアノード主端子１０とが電気的に接続されている。それ以外の半導体装置３０３の構成は、実施の形態２の半導体装置２０１の構成と同様である。半導体装置３０２の等価回路図は、図６に示した半導体装置１０３の等価回路図と同様である。
＜Ｄ．実施の形態４＞
＜Ｄ－１．構成＞
図１４は、実施の形態４の半導体装置４０１の平面図である。半導体装置４０１は、共通端子１６に代えて共通端子１８を備える点でのみ、実施の形態１の第１変形例の半導体装置１０２と相違する。共通端子１８も共通端子１６と同様、第１共通端子と称する。
共通端子１８は、カソード導電パターンであるパターン３３からベース板１の端辺に垂直な方向に直線状に引き出された第１部材１８１と、ドレイン導電パターンであるパターン３１と第１部材１８１とを接続する第２部材１８２と備えて構成される。第１部材１８１は、共通端子１８に接続された半導体装置の外部構成からパターン３３へ至る電流経路であり、カソード主端子９を構成する。また、共通端子１８に接続された半導体装置の外部構成から第１部材１８１の第２部材１８２との接続部までの部分と、第２部材１８２の全体とが、外部構成からパターン３１へ至る電流経路であり、ドレイン主端子７を構成する。言い換えれば、共通端子１８は、パターン３１とパターン３３の両方に接続すると共に、カソード導電パターンであるパターン３３側に偏って引き出される。
＜Ｄ－２．効果＞
上述した共通端子１８の形状により、ドレイン主端子７はカソード主端子９よりも長くなるため、ドレイン主端子７の配線インダクタンスはカソード主端子９の配線インダクタンスよりも大きくなる。その結果、ＳＢＤチップ６が通電した際、ＳＢＤチップ６側、すなわちカソード主端子９の配線インダクタンスにより生じる誘導起電力によって、ＭＯＳＦＥＴ５１のボディダイオード５２がオンする現象を防ぐことができる。
＜Ｄ－３．変形例＞
図１５は、実施の形態４の第１変形例の半導体装置４０２の平面図である。実施の形態４の第１変形例は、実施の形態２の第１変形例を実施の形態４に適用したものである。半導体装置４０２は、共通端子１６に代えて共通端子１８を備える点でのみ、実施の形態２の第１変形例の半導体装置２０２と相違する。
図１６は、実施の形態４の第２変形例の半導体装置４０３の平面図である。実施の形態４の第２変形例は、実施の形態１の第２変形例を実施の形態４に適用したものである。半導体装置４０３は、共通端子１７に代えて共通端子１９を備える点でのみ、実施の形態１の第２変形例の半導体装置１０３と相違する。共通端子１９も共通端子１７と同様、第２共通端子と称する。共通端子１９は、アノード導電パターンであるパターン３４からベース板１の端辺に垂直な方向に直線状に引き出された第１部材１９１と、ソース導電パターンであるパターン３２と第１部材１９１とを接続する第２部材１９２と備えて構成される。第１部材１９１は、共通端子１９に接続された半導体装置の外部構成からパターン３４へ至る電流経路であり、アノード主端子１０を構成する。また、共通端子１９に接続された半導体装置の外部構成から第１部材１９１の第２部材１９２との接続部までの部分と、第２部材１９２の全体とが、外部構成からパターン３２へ至る電流経路であり、ソース主端子８を構成する。言い換えれば、共通端子１９は、パターン３２とパターン３４の両方に接続すると共に、アノード導電パターンであるパターン３４側に偏って引き出される。
上述した共通端子１９の形状により、ソース主端子８はアノード主端子１０よりも長くなるため、ソース主端子８の配線インダクタンスはアノード主端子１０の配線インダクタンスよりも大きくなる。その結果、ＳＢＤチップ６が通電した際、ＳＢＤチップ６側、すなわちアノード主端子１０の配線インダクタンスにより生じる誘導起電力によって、ＭＯＳＦＥＴ５１のボディダイオード５２がオンする現象を防ぐことができる。
図１７は、実施の形態４の第３変形例の半導体装置４０４の平面図である。実施の形態４の第３変形例は、実施の形態２の第２変形例を実施の形態４に適用したものである。半導体装置４０４は、共通端子１７に代えて共通端子１９を備える点でのみ、実施の形態２の第２変形例の半導体装置２０３と相違する。
なお、上述した共通端子１８，１９の形状は一例である。共通端子１８，１９は、ＭＯＳＦＥＴチップ５側の配線インダクタンスがＳＢＤチップ６側の配線インダクタンスよりも大きくなるような形状であればよい。具体的には、共通端子１８は、ドレイン主端子７の配線インダクタンスがカソード主端子９の配線インダクタンスより大きくなるような形状であればよい。そして、共通端子１９は、ソース主端子８の配線インダクタンスがアノード主端子１０の配線インダクタンスより大きくなるような形状であればよい。
実施の形態３の構成を実施の形態４と組み合わせてもよい。すなわち、ドレイン主端子７とカソード主端子９とが個別に設けられ、導電ワイヤ４４によってパターン３１，３３が接続される構成であってもよい。この場合、ドレイン主端子７の配線インダクタンスがカソード主端子９の配線インダクタンスより大きくなるよう、ドレイン主端子７およびカソード主端子９の形状が設計される。また、ソース主端子８とアノード主端子１０とが個別に設けられ、導電ワイヤ４５によってパターン３２，３４が接続される構成であってもよい。この場合、ソース主端子８の配線インダクタンスがアノード主端子１０の配線インダクタンスより大きくなるよう、ソース主端子８およびアノード主端子１０の形状が設計される。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ベース板、２，２１，２２ 絶縁基板、５ ＭＯＳＦＥＴチップ、６ ＳＢＤチップ、７ ドレイン主端子、８ ソース主端子、９ カソード主端子、１０ アノード主端子、１１ ドレイン補助端子、１２ ゲート補助端子、１３ ソース補助端子、１４ カソード補助端子、１５ アノード補助端子、１６，１８ 第１共通端子、１７，１９ 第２共通端子、３１，３２，３３，３４，３５ パターン、４１，４２，４３，４４，４５ 導電ワイヤ、５１ ＭＯＳＦＥＴ、５２ ボディダイオード、６１ ＳＢＤ。

Claims (4)

  1. ベース板と、
    前記ベース板上に設けられた少なくとも１つの絶縁基板と、
    前記少なくとも１つの絶縁基板上に離間して設けられた導電パターンである第１パターン、第２パターン、第３パターン、および第４パターンと、
    前記第１パターン上に設けられ、自身のドレイン電極およびソース電極が前記第１パターンおよび前記第２パターンとそれぞれ電気的に接続されるＭＯＳＦＥＴチップと、
    前記第３パターン上に設けられ、自身のカソード電極およびアノード電極が前記第３パターンおよび前記第４パターンとそれぞれ電気的に接続されるＳＢＤチップと、
    前記第１パターンに接続されるドレイン端子と、
    前記第２パターンに接続されるソース端子と、
    前記第３パターンに接続されるカソード端子と、
    前記第４パターンに接続されるアノード端子と、を備え、
    前記ドレイン端子と前記カソード端子、および前記ソース端子と前記アノード端子の少なくともいずれか一方が電気的に接続されておらず、
    前記ドレイン端子と前記カソード端子が電気的に接続され、
    前記第１パターンおよび前記第３パターンに接続される第１共通端子を備え、
    前記第１共通端子の外部接続端から前記第１パターンへの電流経路が前記ドレイン端子を構成し、
    前記第１共通端子の外部接続端から前記第３パターンへの電流経路が前記カソード端子を構成し、
    前記ドレイン端子の配線インダクタンスは前記カソード端子の配線インダクタンスより大きい、
    半導体装置。
  2. ベース板と、
    前記ベース板上に設けられた少なくとも１つの絶縁基板と、
    前記少なくとも１つの絶縁基板上に離間して設けられた導電パターンである第１パターン、第２パターン、第３パターン、および第４パターンと、
    前記第１パターン上に設けられ、自身のドレイン電極およびソース電極が前記第１パターンおよび前記第２パターンとそれぞれ電気的に接続されるＭＯＳＦＥＴチップと、
    前記第３パターン上に設けられ、自身のカソード電極およびアノード電極が前記第３パターンおよび前記第４パターンとそれぞれ電気的に接続されるＳＢＤチップと、
    前記第１パターンに接続されるドレイン端子と、
    前記第２パターンに接続されるソース端子と、
    前記第３パターンに接続されるカソード端子と、
    前記第４パターンに接続されるアノード端子と、を備え、
    前記ドレイン端子と前記カソード端子、および前記ソース端子と前記アノード端子の少なくともいずれか一方が電気的に接続されておらず、
    前記ソース端子と前記アノード端子が電気的に接続され、
    前記第２パターンおよび前記第４パターンに接続される第２共通端子を備え、
    前記第２共通端子の外部接続端から前記第２パターンへの電流経路が前記ソース端子を構成し、
    前記第２共通端子の外部接続端から前記第４パターンへの電流経路が前記アノード端子を構成し、
    前記ソース端子の配線インダクタンスは前記アノード端子の配線インダクタンスより大きい、
    半導体装置。
  3. ベース板と、
    前記ベース板上に設けられた少なくとも１つの絶縁基板と、
    前記少なくとも１つの絶縁基板上に離間して設けられた導電パターンである第１パターン、第２パターン、第３パターン、および第４パターンと、
    前記第１パターン上に設けられ、自身のドレイン電極およびソース電極が前記第１パターンおよび前記第２パターンとそれぞれ電気的に接続されるＭＯＳＦＥＴチップと、
    前記第３パターン上に設けられ、自身のカソード電極およびアノード電極が前記第３パターンおよび前記第４パターンとそれぞれ電気的に接続されるＳＢＤチップと、
    前記第１パターンに接続されるドレイン端子と、
    前記第２パターンに接続されるソース端子と、
    前記第３パターンに接続されるカソード端子と、
    前記第４パターンに接続されるアノード端子と、を備え、
    前記ドレイン端子と前記カソード端子、および前記ソース端子と前記アノード端子の少なくともいずれか一方が電気的に接続されておらず、
    前記第１パターンと前記第３パターンとは略同一の形状であり、
    前記第２パターンと前記第４パターンとは略同一の形状である、
    半導体装置。
  4. ベース板と、
    前記ベース板上に設けられた少なくとも１つの絶縁基板と、
    前記少なくとも１つの絶縁基板上に離間して設けられた導電パターンである第１パターン、第２パターン、第３パターン、および第４パターンと、
    前記第１パターン上に設けられ、自身のドレイン電極およびソース電極が前記第１パターンおよび前記第２パターンとそれぞれ電気的に接続されるＭＯＳＦＥＴチップと、
    前記第３パターン上に設けられ、自身のカソード電極およびアノード電極が前記第３パターンおよび前記第４パターンとそれぞれ電気的に接続されるＳＢＤチップと、
    前記第１パターンに接続されるドレイン端子と、
    前記第２パターンに接続されるソース端子と、
    前記第３パターンに接続されるカソード端子と、
    前記第４パターンに接続されるアノード端子と、を備え、
    前記ドレイン端子と前記カソード端子、および前記ソース端子と前記アノード端子の少なくともいずれか一方が電気的に接続されておらず、
    前記少なくとも１つの絶縁基板は、第１絶縁基板と第２絶縁基板とを含み、
    前記第１パターンおよび前記第２パターンは前記第１絶縁基板上に設けられ、
    前記第３パターンおよび前記第４パターンは前記第２絶縁基板上に設けられ、
    前記第１絶縁基板と前記第２絶縁基板とは略同一の形状である、
    半導体装置。
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