JP2006500780A - センス構造体を備える半導体デバイス - Google Patents

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Abstract

パワーセル（１４）及びセンスセル（１６）に分割される複数のセルを備えるパワー半導体デバイスが記載されている。センスセル（１６）の複数のグループ（３０、３２）がもたらされる。本デバイスは、センスセル（１６）のグループの縁においてもたらされる効果の補償を可能にする。

Description

本発明は、センス（検出）構造体を備える半導体デバイス、特にセンス（ｓｅｎｓｅ）端子を有するパワー半導体デバイス（ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）、更にはパワー半導体デバイスを含むシステムに関する。
従来のパワー半導体デバイスの知られている例は、センス金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造体（習慣的にセンスＭＯＳ（ＳｅｎｃｅＭＯＳ）と短縮される）である。センスＭＯＳは、負荷電流に比例すべきセンス（検出）電流をもたらす更なるセンス端子と共に従来ＭＯＳのソース、ゲート、及びドレインを有する。理想的なセンスＭＯＳ構造体において、センス電流は全動作条件下で負荷電流に比例するべきである。
センス端子上の電流出力部は、例えば電流保護スイッチ（ｃｕｒｒｅｎｔ ｐｒｏｔｅｃｔｅｄ ｓｗｉｔｃｈ）をもたらすために使用され得る。センス電流は所定の電流と比較されてもよく、センス電流が過度に大きくなると、センスＭＯＳ構造体のゲートに印加される電圧は、出力電流を低下させるために低減される。
センスＭＯＳ構造体の例及び電流保護スイッチにおけるその使用は、フィリップス電子ＮＶ（Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ ＮＶ）社の国際特許出願第ＷＯ９６／１２３４６号公報に開示されている。本デバイスは、複数のＭＯＳＦＥＴセル（これらのセルのいくつかは、センス電流をもたらすためにセンス端子に接続され、残りは、負荷を駆動するために使用されるメイン出力電流をもたらすためにメイン（主）出力端子に接続される）を有する。
このような用途においてセンス電流は広範な状況に渡ってメイン電流を正確に追跡（トラック（ｔｒａｃｋ））すべきことが重要となることは当業者によって評価されるであろう。センスセル（ｓｅｎｓｅ ｃｅｌｌ）における電流に対する、メインセル(ｍａｉｎ ｃｅｌｌ）における電流の比率は、セルの数の比率となるべきであることも非常に高く所望される。このことは、動作中、全てのセルにおける状態は可能な限り同じとなり、特に少数のセンスセルにおける状態はメインセルにおける状態と合致（マッチ）することを意味する。しかしながらこのような正確な合致は、高価な製造技術が使用されない場合、特に小さなセルの（例えば約５乃至６μｍよりも小さな）大きさが使用されるとき常に可能となるわけではない。
本発明の目的は、この困難に対処し、メイン電流のより正確な追跡を可能にすることにある。
本発明によれば、少なくとも一方は負荷を結合するための第一及び第二のメイン端子と、制御端子と、対向する第一及び第二の大きな表面並びに半導体本体の前記第一の大きな表面に渡って格子として構成される複数のセルを有し、前記セルはメインセル及びセンスセルに分割され、前記セルの各々は、前記制御端子に接続されるゲート又はベースを有する半導体本体とを有するパワー半導体デバイスであって、前記メインセルの各々は、前記制御端子の制御下で第一のメイン端子と第二のメイン端子とを結合するために前記第一のメイン端子と前記第二のメイン端子との間に並列に接続され、前記パワー半導体デバイスは、第一及び第二のセンス端子を更に有し、前記センスセルは、前記格子パターンに渡って各々構成されるセンスセルの複数のグループに分割され、センスセルの各々のグループは、各々のセンス端子と前記第二のメイン端子との間に並列に接続され、センスセルの第一のグループは、センスセルの第二のグループへの内部セルに対する縁の異なる比率を有する前記格子パターンに渡って構成され、内部センスセルは前記グループの他のセンスセルによって囲まれるセルであり、縁センスセルは前記センスセルのグループの縁上に構成されるパワー半導体デバイスがもたらされる。
本発明者により、従来デバイスにおける問題は縁（エッジ）効果（ｅｄｇｅ ｅｆｆｅｃｔ）にあることが理解されている。すなわちメイン（主）セル（ｍａｉｎ ｃｅｌｌ）とセンス（検出）セル（ｓｅｎｓｅ ｃｅｌｌ）との間の境界部のセルにおける電気的状態は多くの場合、セルのバルク部（ｂｕｌｋ）（大容量セル部）における電気的状態と等しくならない。メインセルとセンスセルとの間のメイン電極、又はセンス電極の何れにも接続されていないダミーセル（ｄｕｍｍｙ ｃｅｌｌ）がもたらされている場合、この問題は特に深刻となる。以下、より詳細に説明されるように、これらの接続されていないダミーセルは縁セルにおける電流に影響を及ぼす。
メインセルのグループの縁におけるセルの数はセルの全数と比較して非常に少ないので、このような縁効果はメインセルにおいて通常非常に少なくなる。しかしながら通常ずっとより少ない数のセンスセルがもたらされ、縁効果はセンスセルにおいて非常に深刻となり得る。従来のデバイスにおいてこのことは、センスセルがメインセルにおいて電流を正確に追跡しないことを意味する。
本発明による半導体デバイスは、センスセルの二つの別個のグループ及び各々のセンス端子をもたらすことによって当該縁効果を補償する。センスセルのグループは、センスセルの二つのグループが内部セルに対する縁（エッジ）セル（ｅｄｇｅ ｃｅｌｌ）の異なる比率を有するようなパターンでセルの格子状に配置（構成）される。二つの出力電流はそれから、内部セルにおける電流の測定値と縁セルにおける電流の測定値との両方としての役割を果たすのに十分な情報をもたらす。
好ましくはセンスセルの第一のグループにおける縁セルの数は第二のグループにおける数とほぼ一致する。これにより、縁セルの効果に対して補正（修正）（ｃｏｒｒｅｃｔ）することが特に容易になる。
特定の好ましい装置において、センスセルの第一のグループは、少なくとも４０％、好ましくは５０％、又は８０％の縁セルを有するパターンで配置（配列）される。これは、例えばセンスセルとしてセルのラインを使用することによって達成され得る。センスセルの当該第一のグループの出力部はそれから、縁セルにおける電流の測定値をもたらす。センスセルの第二のグループはより多くの数の内部セルを有するように配置されるが、不可避的に縁セルも有するであろう。センスセルの第二のグループからの電流出力はそれから、第一のグループからの電流出力を使用して縁セルの効果に対して補正されてもよい。この補正又は補償された信号はそれから、メインセルにおける電流のずっとより正確な測定値を示す。
本発明は、セルが、ゲート、ソース、及びドレインを有するＭＯＳセルとなる特にパワーＭＯＳＦＥＴに適用可能である。メインセルのソース及びドレインは第一及び第二のメイン端子に接続され、グループのセンスセルのソース及びドレインは第一のメイン端子と前記グループの各々のセンス端子との間に接続される。
実施例において、ＭＯＳＦＥＴはトレンチ（ｔｒｅｎｃｈ）ＭＯＳＦＥＴであってもよい。当業者は、本発明がトレンチＭＯＳＦＥＴに限定されないことを理解し、当業者は、例えば縦及び横型ＭＯＳＦＥＴ構造体（ｖｅｒｔｉｃａｌ ａｎｄ ｌａｔｅｒａｌ ＭＯＳＦＥＴ ｓｔｒｕｃｔｕｒｅ）及びゲート絶縁型バイポーラデバイスのアレイさえも含む複数の他の有用なセル構造体に精通しているであろう。
セルはいかなる好ましい形状、例えば六角形、四角形、又はストライプになってもよい。
パワー半導体デバイスは、ディスクリートパワー半導体デバイスとしてパッケージされてもよい。
本発明は、半導体デバイスを含み、更に補償回路及び制御端子を駆動するために制御端子に接続される出力部を備える駆動回路を有する半導体装置にも関する。
補償回路は好ましくは、第一及び第二のセンス端子にそれぞれ直接又は間接（二次）的に接続される第一及び第二のセンス入力部と、駆動回路を制御するために駆動回路に接続される出力部とを有し、補償回路は、第一及び第二のセンス入力部上の電流からもたらされる、内部センスセルにおける電流の測定値を駆動回路に出力する。
補償回路は、第一のセンス端子に接続される入力部及び基準電圧をもたらす出力部を備える基準サブ（副）回路（ｓｕｂ−ｃｉｒｃｕｉｔ）を含んでいてもよく、第一のセンス端子からの電流は、センスセルの第一のグループからの電流で基準電圧を線形的に増大させるために抵抗の両端間にもたらされる。
補償回路は、センスセルの第二のグループに接続される第二のセンス端子に接続される入力部、基準サブ回路の出力部に接続される補償入力部、及び駆動回路を制御してパワー半導体デバイスによって出力される電流を制限するために駆動回路入力部に補償センス電流信号をもたらす出力部を備えるセンスサブ回路を更に含んでいてもよい。センスセルの第二のグループからの電流は、基準サブ回路における電流及び出力を生成するために基準サブ回路からの入力と比較して同じ抵抗の間に生成される電圧に対して同じ抵抗の間にもたらされてもよい。
このように、センスセルの第一及び第二のグループにおける縁セルの数が同じ場合、縁セルの効果は補償される。
特定の実施例において、セルは、ゲート、ソース、及びドレインを有する所定の第一の導電形のＭＯＳセルとなり、メイン及びセンスセルのドレインは第一の端子に共通に接続され、メインセルのソースは、今度はソース電圧レール（ＶＳＳ）に接続される第二の端子に接続される。
駆動回路は、ソース電圧レールに接続される自身のソースと、パワー半導体デバイスの制御端子及びゲート駆動回路に接続される自身のドレインとを有する第一の導電形のＦＥＴを含んでいてもよい。
基準サブ回路は、抵抗を介してソース電圧レールに接続される自身のソースと、抵抗を介して論理電源に接続される自身のドレインと、ドレイン及び基準サブ回路の出力部に接続される自身のゲートとを有する第一の導電形のＦＥＴを含んでいてもよく、基準サブ回路の入力部は、第一のセンス端子上に出力される電流を基準サブ回路にもたらすための基準サブ回路ＦＥＴのソースに接続される。
センスサブ回路は、抵抗を介してソース電圧レールに接続される自身のソースと、抵抗を介して論理電源に接続される自身のドレインと、基準サブ回路の出力部に接続される自身のゲートとを有する第一の導電形のＦＥＴを含んでいてもよく、センスサブ回路の入力部は、基準サブ回路によってセットされる値と電流を比較し、信号を駆動回路に出力するために、第二のセンス端子上に出力される電流をセンスサブ回路にもたらすためのソースに接続される。
基準及びセンスサブ回路のＦＥＴとソース電圧レールとの間の抵抗は好ましくはセンス抵抗と一致する。
半導体装置は、補償回路を含む集積パッケージとしてもたらされてもよい。
記載の特定の補償回路がたった一つの可能性ということはなく、当業者が多くの他の態様で同じ機能を実行し得ることは注意される。例えば演算増幅器が使用されてもよい。
本発明の更なる理解のために、この場合添付図面を参照して単に例示によって実施例が記載されるであろう。
図は寸法が一致してないことは注意されるべきである。更に同じコンポーネントは異なる図において同じ参照番号でもたらされていることは注意される。
図１を参照すると、トレンチＭＯＳ構造体の断面図が示されている。ｎ＋形基板（ｎ＋ ｓｕｂｓｔｒａｔｅ）２は、自身の第一の大きな面（ｍａｊｏｒ ｓｕｒｆａｃｅ）１１４上に形成されるｎ−形エピ（エピタキシャル）層（ｎ− ｅｐｉｌａｙｅｒ）４及び自身の第二の大きな面１１６上のドレインコンタクト２０を有する。ｎ＋形基板２は、ドレインコンタクト２０に接続されるドレインを構成する。
複数のセル１２が、第一の大きな面に渡って延在するエピ層上に形成され、当該セルは、多結晶シリコンゲート（ｐｏｌｙｓｉｌｉｃｏｎ ｇａｔｅ）８で満たされる絶縁分離トレンチ（ｉｎｓｕｌａｔｅｄ ｔｒｅｎｃｈ）６によって規定される。ソース領域１０及びｐ形本体領域（ｐ−ｂｏｄｙ ｒｅｇｉｏｎ）１１が各々のセル１２におけるトレンチ６の間に形成される。
ほとんどのセルはメインセル１４であり、これらのセルのソース領域１０及びｐ形本体領域１１は並列にメインメタライゼーション部２２に接続される。図１はセンスセル１６のグループも示しており、これらのセンスセルのソース領域１０及びｐ形本体領域１１は並列にセンスメタライゼーション部２４に接続される。
小さなセルピッチが使用される場合、フォトリソグラフィック許容誤差（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ ｔｏｌｅｒａｎｃｅ）により、全てのセルのソース１０及びｐ形本体領域１１を確実に接続するのに十分な空き領域（スペース（ｓｐａｃｅ））が可能とならない。それ故にダミーセル１８がセンスセル１６とメインセル１４との間に使用される（これらのセルは接続されず、従って通常セルとして動作しない）。これらのダミーセル１８に隣接するセルは縁セル２８と称されるであろう。
図１のデバイスの電流パス（経路）２６が概略的に記載されている。ソース電流はダミーセル１８内に流れていないので、隣接する縁セル２８においてゲート８に沿って電流はほとんど流れていない。これにより、これらのセルにおける電流過密（密集）効果（ｃｕｒｒｅｎｔ ｃｒｏｗｄｉｎｇ ｅｆｆｅｃｔ）が低減され、より低い抵抗パスがもたらされる。実効的な効果は、インタフェイスにおける縁セル２８がアレイの中央におけるセルから非常に異なる電流を導通させることにある。このことは、センス電流に非常に重要な効果を及ぼし得る。実際センスセルに対するメインセルの比率が非常に高くなる場合、当該効果は悪化させられる。
図２及び３は、本発明の当該実施例において使用されるセンスセル群（クラスタ（ｃｌｕｓｔｅｒ））の上面図（トップビュー）を示す。図２は、５０％よりも多くの縁セル２８を有する第一のセンスセル群３０を示し、図３は、縁セル２８と内部センスセル３４との両方を有する第二のセンスセル群３２を示す。
縁セルの数が二つのセンスセル群３０及び３２の各々における数と同じになることは注意される。
第一の実施例におけるパワー半導体デバイスは、図４に概略的に示されているパッケージ５１によって概略的に示されているようにパッケージされる。示されている構成体において、パワー半導体デバイスは、対応する第一及び第二のセンス端子４０及び４２に並列に各々接続される第一及び第二のセンスセルグループ３０及び３２を有している。共通（コモン）ドレインコンタクト２０は第一のメイン端子４４に接続され、第二のメイン端子４６はメインセル１６に接続される。制御端子４８はゲートに共通に接続される。
本装置を使用する回路が、図５における例によって示される。
第一のメイン端子４４は負荷５２に接続される。第二のメイン端子４６はソース電圧レール５３に接続される。
本回路は、第一のセンス端子４０に接続される入力部５６を有すると共に基準出力部５８を有する基準サブ回路５４を含んでいる。当該サブ回路５４は今度は、第二のセンス端子４２に接続される入力部６２及び基準出力部５８に接続される制御入力部６４を有するセンスサブ回路６０に接続される。センスサブ回路は出力部６６を有する。出力部及び入力部が半導体基板上の線（トラック）にすぎないことは注意される。
基準サブ回路とセンスサブ回路との両方は、論理給電レール（ｌｏｇｉｃ ｓｕｐｐｌｙ ｒａｉｌ）６８とソース電圧レール５３との間に接続される。
基準サブ回路５４は、入力部５６に直接接続されると共に抵抗８２を介してソース電圧レール５３に接続される自身のソースを有するｎ形ＭＯＳＦＥＴ８０を含んでいる。ドレインは抵抗８４を介して論理給電レール６８に接続されると共に今度は出力部５８に接続されるゲートにも接続される。
センスサブ回路６０は、入力部６２に直接接続されると共に抵抗９２を介してソース電圧レール５３に接続される自身のソースを有するｎ形ＭＯＳＦＥＴ９０を含んでいる。ドレインは抵抗９４を介して論理給電レール６８に接続される。ゲートは入力部６４に接続され、それ故に基準サブ回路５４の出力部５８に接続される。センスサブ回路の出力部６６はドレインからとられる。
本回路の他の部分は、駆動入力部７４に接続され、それ故に今度はセンスサブ回路の出力部６６に接続される自身のゲートを有する更なるｎ形ＭＯＳＦＥＴ９６を有する駆動回路７０となる。ドレインは抵抗９８を介してゲート駆動部（図示略）に接続される。ソースはソース電圧レール５３に接続される。駆動回路の出力部７６はドレインからとられ、パワートランジスタ５０の入力部４８に接続される。
動作において、本回路は、基準サブ回路５４におけるｎ形ＭＯＳＦＥＴ８０の電圧をセンスサブ回路６０におけるｎ形ＭＯＳＦＥＴ９０のゲートにおける電圧と比較することによって動作する。前記ｎ形ＭＯＳＦＥＴ９０のゲートにおける電圧が過度に高くなる場合、駆動回路７０のＭＯＳＦＥＴ９６のゲートに対する電圧、それ故にパワーＭＯＳＦＥＴ５０上の電圧は、平衡状態が確立されるまで低減される。それ故に本回路は電流制限回路（ｃｕｒｒｅｎｔ ｌｉｍｉｔｉｍｇ ｃｉｒｃｕｉｔ）として動作する。
本回路は、基準サブ回路５４におけるＭＯＳＦＥＴ８０のソースにおいてセンス端子４０から電流を注入することによって縁効果を補償する。これにより、基準サブ回路５４の出力部５８上のゲート電圧が、縁セルにおける電流に関係する量だけ上昇させられる。センス端子４２からのセンス電流は、センスサブ回路におけるＭＯＳＦＥＴ９０のソースにおいて注入され、これにより、自身の電圧が通常セル及び縁セルからの寄与によって上昇させられる。第一のグループと第二のグループとの両方は同じ数の縁セルを有しており、抵抗８２及び９２は一致しているため、縁セルからの電圧の寄与はキャンセルされるであろう。駆動回路にもたらされる結果の補正信号は内部セルからの寄与しか有していないであろう。
縁セルの特性は他のセルの特性と並列に変動するため、センス電流に対する負荷電流の比率が温度であまり変動すべきでない。抵抗８２及び９２は、非常に低い温度係数を有する多結晶シリコンから構成される。
当業者によって評価されるように、代わりにセンスＭＯＳ５０は、仮想接地部（ｖｉｒｔｕａｌ ｅａｒｔｈ）を備える演算増幅器によって制御されるディスクリートデバイスとして使用されてもよい。
縁効果は補償されるため、ダミーセルの使用を必要とするセンスＭＯＳ構造体においてより小さなセルピッチ（ｃｅｌｌ ｐｉｔｃｈ）を使用することが可能となる。これらのより低いセルピッチは今度は、センス電流に対する正確な負荷電流の比率が依然達成されている間、オン状態におけるより低い特定のドレイン・ソース間抵抗（Ｒｄｓ（ｏｎ））がもたらされるという利点をもたらす。
第二の実施例において、図５におけるパッケージ１００によって概略的に示されているように、負荷を除く図５の回路全体は単一のデバイスパッケージに含まれる。
図６に概略的に示されているように、本発明はディスクリートデバイスにおいて使用されてもよい。半導体ダイ（ｄｉｅ）１０２は、リードフレーム（ｌｅａｄ ｆｒａｍｅ）１０４上に実装（ｍｏｕｎｔ）されると共にパッケージ１０１内に収容（ハウジング（ｈｏｕｓｅ））される。示されている例は、端子４０、４２、４４、４６、４８、１１０、及び１１２がワイヤ１０６によってダイに電気的に接続されている７ピンパッケージである。記載のデバイス、メインセル、及びセンスセルにおいて、チップ上でセンスセル１６及びメインセル１４のソース１０にそれぞれ接続されるケルビン（Ｋｅｌｖｉｎ）端子１１０及び１１２がもたらされている。これにより、ソース１０における電圧がより正確に測定され得る。メイン端子４６上に出力される実効電流（ｓｕｂｓｔａｎｔｉａｌ ｃｕｒｒｅｎｔ）により電圧は降下させられ、それ故に端子４６上で測定される電圧はソースにおける電圧の正確な測定値にならない。実効電流を引かない場合の測定電圧に対するケルビン端子１１０及び１１２の使用はこの問題を軽減する。
本発明の用途は、負荷及びセンス電流が広い範囲の負荷電流、温度、及び電源電圧に渡って非常に正確に保持されることを必要とする用途を含んでいる。
本発明の開示を読むことにより、他のバリエーション及び変形例は当業者にとって明らかであろう。このようなバリエーション及び変形例が、半導体デバイスの設計、製造、及び使用で既に知られていると共に、ここに記載の特徴に加えて、又はここに記載の特徴の代わりに使用され得る同等かつ他の特徴を含んでいてもよい。請求項は、特定の特徴の組み合わせに対して本明細書において明確に記載されているが、本発明の開示の範囲は、本発明が軽減させる技術的課題と同じ技術的課題の何れか若しくは全てを軽減させるか否かにかかわらず、明示的又は暗示的にここに開示されているいかなる新規な特徴若しくはいかなる新規な特徴の組み合わせ、又はそれらのいかなる概念も含んでいることが理解されるべきである。従って、本出願人は、本願又はそれから引き出される何れかの他の出願の係争中、新たな請求項が当該特徴及び／又は当該特徴の組み合わせに対して明確に記載されてもよいという注意をもたらすものである。
特に本発明は、様々な形状及び構成のトレンチセルで使用され得る。本発明はトレンチＭＯＳＦＥＴに限定されるものでもなく、当業者は、例えばラテラルＭＯＳＦＥＴ、他の形式の縦型ＭＯＳＦＥＴ、及び更なる他の構造体を含む代わりのセルに基づく構成体で本発明を実現する方法を容易に理解するであろう。
更に記載の実施例はセンスセルの二つのグループを使用しており、センスセルの過度に多くのグループを有することは通常所望されないが、本発明は、必要ならばセンスセルの更なるグループを含んでもよい。
本発明によるセンスＭＯＳの断面図を示す。 本発明による配置においてセンスセルのグループの第一の配置を示す。 本発明による配置においてセンスセルのグループの第二の配置を示す。 本発明によるセンスＭＯＳの端子を概略的に示す。 本発明による回路を示す。 本発明によるパッケージされた半導体デバイスを示す。

Claims (10)

  1. 少なくとも一方は負荷を結合するための第一及び第二のメイン端子と、
    制御端子と、
    対向する第一及び第二の大きな表面並びに半導体本体の前記第一の大きな表面に渡って格子として構成される複数のセルを有し、前記セルはメインセル及びセンスセルに分割され、前記セルの各々は、前記制御端子に接続されるゲート又はベースを有する半導体本体と
    を有するパワー半導体デバイスであって、
    前記メインセルの各々は、前記制御端子の制御のもとで前記第一のメイン端子と前記第二のメイン端子とを結合するために前記第一のメイン端子と前記第二のメイン端子との間に並列に接続され、
    前記パワー半導体デバイスは、第一及び第二のセンス端子を更に有し、
    前記センスセルは、前記格子パターンに渡って各々構成されるセンスセルの複数のグループに分割され、センスセルの各々のグループは、各々のセンス端子と前記第二のメイン端子との間に並列に接続され、
    センスセルの第一のグループは、センスセルの第二のグループに対して内部セルに対する縁の異なる比率を有する前記格子パターンに渡って構成され、内部センスセルは前記グループの他のセンスセルによって囲まれるセルであり、縁センスセルは前記センスセルのグループの縁上に構成される
    パワー半導体デバイス。
  2. 前記センスセルの第一及び第二のグループにおける縁センスセルの数がほぼ等しくなる請求項１に記載の半導体デバイス。
  3. 前記セルは、前記制御端子に接続されるゲート、ソース、及びドレインを含むＭＯＳセルであり、前記メインセルのソース及びドレインが、前記第一及び第二のメイン端子に接続され、前記グループのセンスセルのソース及びドレインが、前記第二のメイン端子と前記各々のセンス端子との間に接続される請求項１乃至２の何れか一項に記載の半導体デバイス。
  4. 前記セルがトレンチＭＯＳＦＥＴセルである請求項３に記載の半導体デバイス。
  5. 前記メインセルの前記ソースに接続されるケルビン端子を更に有する請求項１乃至４の何れか一項に記載の半導体デバイス。
  6. 請求項１乃至５の何れか一項に記載の半導体デバイスと、
    入力部及び出力部を有し、前記出力部は前記制御端子を駆動するための前記制御端子に接続される駆動回路と、
    第一及び第二のセンス端子に直接的又は間接的にそれぞれ接続される第一及び第二のセンス入力部並びに前記駆動回路を制御するための前記駆動回路に接続される出力部を有し、前記第一及び第二のセンス入力部上の前記電流からもたらされる内部センスセルにおける前記電流に基づいて前記駆動回路入力部に信号を出力する補償回路と
    を有する半導体装置。
  7. 前記補償回路は、前記センスセルの第一のグループに接続される前記第一のセンス端子に接続される入力部と、基準電圧をもたらす出力部とを備える基準サブ回路を含み、前記第一のセンス端子からの電流が、前記センスセルの第一のグループからの電流で前記基準電圧を線形的に増大させるために抵抗の間にもたらされ、
    前記補償回路は、前記センスセルの第二のグループに接続される前記第二のセンス端子に接続される入力部を有するセンスサブ回路を更に含み、前記センスセルの第二のグループからの電流が、電圧を生成するために前記基準サブ回路における抵抗に対して同じ抵抗の間にもたらされ、
    前記センスサブ回路は、前記基準サブ回路の前記出力部に接続される補償入力部を有し、
    前記センスサブ回路は、前記パワー半導体デバイスによって前記電流出力を制限するように前記駆動回路を制御するための前記駆動回路入力部に補償されたセンス電流信号をもたらす出力を生成するために前記同じ抵抗の間に生成される電圧と前記補償入力部上に入力される前記電圧を可動的に比較する
    請求項６に記載の半導体装置。
  8. 前記パワー半導体デバイスは、ゲート、ソース、及びドレインを有する所定の第一の導電形のＭＯＳセルを有し、前記セルの前記ゲートが、前記制御端子に並列に接続され、前記メイン及びセンスセルの前記ドレインが、前記第一のメイン端子に共通に接続され、前記メイン及びセンスセルの前記ソースが、前記第二のメイン端子及びセンス端子にそれぞれ接続され、
    前記第二のメイン端子は、ソース電圧レールに接続され、
    前記駆動回路は、前記ソース電圧レールに接続される自身のソースと、前記パワー半導体デバイスの前記制御端子及びゲート駆動回路に接続される自身のドレインとを有する第一の導電形のＦＥＴを含み、
    前記基準サブ回路は、前記抵抗を介して前記ソース電圧レールに接続される自身のソースと、抵抗を介して論理電源に接続される自身のドレインと、自身のドレイン及び前記基準サブ回路の前記出力部に接続される自身のゲートとを有する第一の導電形のＦＥＴを含み、前記基準サブ回路の前記入力部が、前記第一のセンス端子上に出力される前記電流を前記基準サブ回路にもたらすための前記基準サブ回路ＦＥＴの前記ソースに接続され、
    前記センスサブ回路は、前記抵抗を介して前記ソース電圧レールに接続される自身のソースと、抵抗を介して論理電源に接続される自身のドレインと、前記基準サブ回路の前記出力部に接続される自身のゲートとを有する第一の導電形のＦＥＴを含み、前記センスサブ回路の前記入力部が、前記第二のセンス端子上に出力される前記電流を、前記基準サブ回路によって設定される値と比較すると共に信号を前記駆動回路に出力するための前記第二のセンス端子に接続される
    請求項７に記載の半導体装置。
  9. 単一のパッケージに収納される請求項６乃至８の何れか一項に記載の半導体装置。
  10. 前記第一のメイン端子が負荷に接続される請求項６乃至９の何れか一項に記載の半導体装置。
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