JP2007294668A - 半導体装置 - Google Patents

Abstract

【課題】複数の半導体素子が並列に形成されるアクティブセル領域を囲むようにゲート配線が形成される場合において、アバランシェ耐量を向上させることが可能な半導体装置を提供することを目的とする。
【解決手段】半導体基板のアクティブセル領域４１に並列に形成される複数の半導体素子と、それら半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパット５０と、アクティブセル領域４１を囲むように形成され、複数の半導体素子とゲートパットとを電気的に接続するゲート配線４２と、そのゲート配線４２において長手方向の配線のそれぞれの両端に形成され、ゲート配線４２の抵抗成分の抵抗値よりも大きい抵抗値をもつゲート抵抗２と、ゲート配線４２上のゲート抵抗２のうちゲートパット５０から２つ目以上のゲート抵抗２とゲートパット５０とを電気的に直接接続するための迂回用配線３とを備える。
【選択図】図１

Description

本発明は、半導体基板に複数の半導体素子が形成される半導体装置に関する。

図５（ａ）は、既存の半導体装置の平面図である。また、図５（ｂ）は、図５（ａ）に示す半導体装置のＡ−Ａ断面を示す図である。
図５（ａ）に示す半導体装置４０は、アクティブセル領域４１に複数の半導体素子（セル）が並列に形成され、アクティブセル領域４１を囲むようにゲート配線４２が形成されている。ゲート配線４２は、図５（ｂ）に示すように、ポリシリコンからなるゲートポリ配線４３と、ゲートポリ配線４３上に形成される絶縁膜４４と、アルミニウムからなり絶縁膜４４上に形成されるゲートＡＬ配線４５と、アルミニウムからなり絶縁膜４４が無い部分に形成されることでゲートポリ配線４３とゲートＡＬ配線４５とを電気的に接続させるゲートコンタクト配線４６とから構成されている。

また、アクティブセル領域４１に形成される半導体素子は、例えば、トレンチ構造のＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であって、以下のように構成される。まず、ｎ型の半導体基板の表面部分にｐ型の半導体領域が形成され、そのｐ型の半導体領域の表面部分にさらにｎ型の半導体領域が形成される。次に、そのｎ型の半導体領域の表面からｎ型の半導体基板までトレンチが形成され、そのトレンチの内側にゲート絶縁膜が形成される。次に、図５（ｂ）に示すように、そのトレンチ４７の内部にはポリシリコンからなるゲートポリ配線４８が形成される。なお、ゲートポリ配線４８はアクティブセル領域４１を囲むように形成される上記ゲート配線４２のゲートポリ配線４３につながっており、各半導体素子とゲート配線４２とが電気的に接続される。そして、トレンチ４７の上に絶縁膜４４が形成され、その絶縁膜４４の上にアルミニウムからなるソース配線４９が形成される。また、ｎ型の半導体基板の下面に不純物濃度が濃いｎ型の半導体層を介してドレイン領域が形成される。

また、図５（ａ）に示すように、半導体装置４０は、アクティブセル領域４１における各半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパット５０を備え、ゲートパット５０はゲート配線４２と電気的に接続されている。また、ゲート配線４２とゲートパット５０との間にはゲート抵抗５１が設けられている。このゲート抵抗５１は、例えば、ゲートＡＬ配線４５及びゲートコンタクト配線４６を無くしてゲートポリ配線４３のみにすることにより形成される。

このように構成される半導体装置４０は、ゲート抵抗５１を、アクティブセル領域４１における各半導体素子の均一動作を行うための外付けのバラストゲート抵抗として機能させることができるため、外付けのバラストゲート抵抗を省略することができる分半導体装置４０全体を小型化することができるというメリットがある。（例えば、特許文献１参照）
特開２００２−８３９６４号公報

しかしながら、上記半導体装置４０では、アクティブセル領域４１の面積が大きくなると、それに合わせてアクティブセル領域４１を囲んでいるゲート配線４２が長くなりゲート配線４２の抵抗成分の抵抗値も大きくなる。そのため、ゲートパット５０からみたときのゲートパット５０から遠い半導体素子のゲートの抵抗値がゲートパット５０に近い半導体素子のゲートの抵抗値よりも大きくなる。従って、ゲートパット５０から遠い半導体素子のターンオフのタイミングがゲートパット５０に近い半導体素子のターンオフのタイミングに比べて遅くなる。これにより、各半導体素子のターンオフ時にゲートパット５０から遠い半導体素子付近に電流集中が起こり易くなり、その分アバランシェ耐量が低下するという問題がある。

そこで、本発明では、複数の半導体素子が並列に形成されるアクティブセル領域を囲むようにゲート配線を形成する場合において、アバランシェ耐量を向上させることが可能な半導体装置を提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、半導体基板のアクティブセル領域に並列に形成される複数の半導体素子と、それら複数の半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパットと、アクティブセル領域を囲むように形成され、複数の半導体素子とゲートパットとを電気的に接続するゲート配線と、ゲート配線において互いに対向する配線のそれぞれの両端に形成され、ゲート配線の抵抗成分の抵抗値よりも十分に大きい抵抗値をもつゲート抵抗と、ゲート配線に形成されるゲート抵抗のうちゲートパットから２つ目以上のゲート抵抗とゲートパットとを電気的に直接接続するための迂回用配線とを備える。

これにより、各ゲート抵抗の抵抗値を調整することにより、ゲートパットからみたときの各半導体素子のゲートの抵抗値を互いにほぼ等しくすることができるので、各半導体素子のターンオフのタイミングのばらつきが低減される。従って、各半導体素子のターンオフ時の電流集中が抑えられ、アバランシェ耐量を向上させることができる。

また、上記半導体装置において、アクティブセル領域を２つ以上備えるように構成してもよい。
また、上記半導体装置において、それら複数のアクティブ領域は、ゲートパットを中心に左右対称に配置してもよい。

また、本発明の半導体装置は、半導体基板のアクティブセル領域に並列に形成される複数の半導体素子と、それら複数の半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパットと、アクティブセル領域を囲むように形成され、複数の半導体素子とゲートパットとを電気的に接続するゲート配線と、複数の半導体素子が並ぶ並列方向において対称で、かつ、その並列方向の直角方向においても対称になるようにゲート配線に形成され、ゲート配線の抵抗成分の抵抗値よりも十分に大きい抵抗値をもつゲート抵抗と、ゲート配線に形成されるゲート抵抗のうちゲートパットから２つ目以上のゲート抵抗とゲートパットとを電気的に直接接続するための迂回用配線とを備えて構成してもよい。

また、本発明の半導体装置は、半導体基板のアクティブセル領域に並列に形成される複数の半導体素子と、それら複数の半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパットと、アクティブセル領域を囲むように形成され、複数の半導体素子とゲートパットとを電気的に接続するゲート配線と、複数の半導体素子が並ぶ並列方向において対称に、または、その並列方向の直角方向において対称になるようにゲート配線に形成され、ゲート配線の抵抗成分の抵抗値よりも十分に大きい抵抗値をもつゲート抵抗と、ゲート配線に形成されるゲート抵抗のうちゲートパットから２つ目以上のゲート抵抗とゲートパットとを電気的に直接接続するための迂回用配線とを備えて構成してもよい。

本発明によれば、複数の半導体素子が並列に形成されるアクティブセル領域を囲むようにゲート配線が形成される半導体装置において、アバランシェ耐量を向上させることができる。

以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の半導体装置の平面図である。また、図１（ｂ）は、図１（ａ）に示す破線枠Ｂの拡大図である。なお、図１（ａ）及び図１（ｂ）において、図５（ａ）または図５（ｂ）に示す構成と同じ構成には同じ符号を付している。

図１（ａ）に示す半導体装置１では、長方形のアクティブセル領域４１を２つ備え、アクティブセル領域４１が縞状に構成されている。また、半導体装置１は、各アクティブセル領域４１を囲むようにゲート配線４２が形成されている。また、各アクティブセル領域４１に形成される半導体素子は、例えば、ＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒという）などが考えられる。

また、半導体装置１では、ゲート配線４２において互いに対向する２本の配線のそれぞれの両端にポリシリコンからなるゲート抵抗２（２−１、２−２）が形成されている。例えば、図１（ｂ）に示すように、ゲート配線４２のゲートポリ配線４３を細く形成し、かつ、ゲートポリ配線４３上部のゲートＡＬ配線４５及びゲートコンタクト配線４６を形成しないことでゲート抵抗２−１を構成してもよい。なお、ゲート抵抗２−２も同様にして構成することができる。このようにゲート抵抗２を構成する場合、ゲート抵抗２の抵抗値は、ゲートポリ配線４３の幅や厚さを変えることにより調整することができる。また、各ゲート抵抗２の抵抗値は、それぞれ、ゲート抵抗２間のゲート配線４２の抵抗成分の抵抗値よりも十分に大きな値に設定される必要があり、例えば、ゲート抵抗２間のゲート配線４２の抵抗成分の抵抗値よりも１桁以上大きな値に設定されることが望ましい。また、各ゲート抵抗２の抵抗値は、それぞれ、各半導体素子のターンオフのタイミングが互いに揃うように設定されることが望ましい。また、ゲート抵抗２の材質は、ポリシリコンに限定されない。また、半導体装置１では、ゲート配線４２に形成されるゲート抵抗２−１、２−２のうちゲートパット５０から２つ目のゲート抵抗２−２同士を接続させているゲート配線４２とゲートパット５０とが迂回用配線３により電気的に接続されている。これにより、ゲート抵抗２−２とゲートパット５０とを電気的に直接接続することができる。

また、図２（ａ）に示すように、４つのゲート抵抗２を、それぞれ、アクティブセル領域４１の複数の半導体素子が並ぶ並列方向Ｄにおいて対称で、かつ、その並列方向Ｄの直角方向においても対称になるように配置してもよい。この場合、両対称の中心軸の交点Ｅはアクティブ領域４１内になる。

また、ゲート抵抗２を２個にする場合、図２（ｂ）に示すように、それら２個のゲート抵抗２を、それぞれ、アクティブセル領域４１の複数の半導体素子が並ぶ並列方向Ｄにおいて対称になるように配置してもよい。

また、ゲート抵抗２を２個にする場合、図２（ｃ）に示すように、それら２個のゲート抵抗２を、それぞれ、アクティブセル領域４１の複数の半導体素子が並ぶ並列方向Ｄの直角方向において対称になるように配置してもよい。

このように半導体装置１を構成する場合、２個又は４個のゲート抵抗２はそれぞれある配置、好ましくは、図２（ａ）〜図２（ｃ）に示すように点線Ｆとゲート配線４２とが交わる所に配置されていると良い。

図３（ａ）は、図１（ａ）に示す破線枠Ｃ内のゲート配線４２に対応する回路を示す図である。また、図３（ｂ）は、図３（ａ）に示す回路の等価回路を示す図である。
図３（ａ）に示すように、ゲート抵抗２（２−１、２−２）は、ゲート配線４２において長手方向の２本の配線のそれぞれの両端に形成されている。また、上述したように、ゲート抵抗２の抵抗値は、ゲート抵抗２間のゲート配線４２の抵抗成分４の抵抗値よりも十分に大きいため、図３（ａ）に示す回路は図３（ｂ）に示す回路と等価になる。

このように、ゲート配線４２の抵抗成分４の抵抗値よりも十分に大きな抵抗値をもつゲート抵抗２をゲート配線４２において長手方向の２本の配線のそれぞれの両端に形成することにより、図３（ｂ）に示すように、ゲート配線４２の抵抗成分４を実質的に無いものとすることができる。また、ゲート抵抗２−２とゲートパット５０とを電気的に直接接続することができるので、ゲートパット５０からみたときのゲート抵抗２−２の抵抗値にゲートパット５０から１つ目のゲート抵抗２−１の抵抗値が含まれないようにすることができる。従って、各ゲート抵抗２の抵抗値を調整することにより、ゲートパット５０からみたときのゲートパット５０から遠い半導体素子のゲートの抵抗値とゲートパット５０に近い半導体素子のゲートの抵抗値とを互いにほぼ等しくすることができる。また、ゲートパット５０からアクティブセル領域４１までの各電流経路は図３（ｃ）に示す点線矢印のようになり、各半導体素子のターンオフのタイミングが互いにそろうようになる。これにより、各半導体素子のターンオフのタイミングのばらつきが低減されるので、各半導体素子のターンオフ時の電流集中が抑えられアバランシェ耐量を向上させることができる。

上記実施形態では、半導体装置１にアクティブセル領域４１を２つ備える構成であるが、半導体装置１にアクティブセル領域４１を１つまたは３つ以上備えるように構成してもよい。例えば、図４に示す半導体装置３０のように、４つのアクティブ領域４１を２つずつゲートパット５０を中心に左右対称に配置するように構成してもよい。このように構成される半導体装置３０においても、ゲート配線４２において長手方向の各配線のそれぞれの両端にゲート抵抗２（２−１、２−２）を形成し、かつ、ゲート抵抗２−２同士を接続させているゲート配線４２とゲートパット５０とを迂回用配線３により電気的に接続する。これにより、図１（ａ）に示す半導体装置１と同様に、各半導体素子のターンオフのばらつきを低減することができ、各半導体素子のターンオフ時の電流集中が抑えられアバランシェ耐量を向上させることができる。

（ａ）は、本発明の実施形態の半導体装置の平面図である。（ｂ）は、破線枠Ｂの拡大図である。 （ａ）は、本発明の他の実施形態の半導体装置の平面図である。（ｂ）は、ゲート抵抗が２個の場合の半導体装置の一例を示す図である。（ｃ）は、ゲート抵抗が２個の場合の半導体装置の他の例を示す図である。 （ａ）は、破線枠Ｃ内のゲート配線の回路図である。（ｂ）は、図２（ａ）に示す回路の等価回路を示す図である。（ｃ）は、ゲートパットから各ゲート抵抗へのそれぞれの電流経路を示す図である。 本発明の他の実施形態の半導体装置の平面図である。 （ａ）は、既存の半導体装置の平面図である。（ｂ）は、Ａ−Ａ断面を示す図である。

符号の説明

１ 半導体装置
２ ゲート抵抗
３ 迂回用配線
４ 抵抗成分
３０ 半導体装置
４０ 半導体装置
４１ アクティブセル領域
４２ ゲート配線
４３ ゲートポリ配線
４４ 絶縁膜
４５ ゲートＡＬ配線
４６ ゲートコンタクト配線
４７ トレンチ
４８ ゲートポリ配線
４９ ソース配線
５０ ゲートパット
５１ ゲート抵抗

Claims (5)

1. 半導体基板のアクティブセル領域に並列に形成される複数の半導体素子と、
   前記複数の半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパットと、
   前記アクティブセル領域を囲むように形成され、前記複数の半導体素子と前記ゲートパットとを電気的に接続するゲート配線と、
   前記ゲート配線において互いに対向する配線のそれぞれの両端に形成され、前記ゲート配線の抵抗成分の抵抗値よりも十分に大きい抵抗値をもつゲート抵抗と、
   前記ゲート配線に形成されるゲート抵抗のうち前記ゲートパットから２つ目以上のゲート抵抗と前記ゲートパットとを電気的に直接接続するための迂回用配線と、
   を備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記アクティブセル領域を２つ以上備える、
   ことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記ゲートパッドを中心に前記複数のアクティブセル領域が左右対称に配置されている、
   ことを特徴とする半導体装置。
4. 半導体基板のアクティブセル領域に並列に形成される複数の半導体素子と、
   前記複数の半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパットと、
   前記アクティブセル領域を囲むように形成され、前記複数の半導体素子と前記ゲートパットとを電気的に接続するゲート配線と、
   前記複数の半導体素子が並ぶ並列方向において対称で、かつ、前記並列方向の直角方向においても対称になるように前記ゲート配線に形成され、前記ゲート配線の抵抗成分の抵抗値よりも十分に大きい抵抗値をもつゲート抵抗と、
   前記ゲート配線に形成されるゲート抵抗のうち前記ゲートパットから２つ目以上のゲート抵抗と前記ゲートパットとを電気的に直接接続するための迂回用配線と、
   を備えることを特徴とする半導体装置。
5. 半導体基板のアクティブセル領域に並列に形成される複数の半導体素子と、
   前記複数の半導体素子のそれぞれの動作を制御するための制御信号が入力されるゲートパットと、
   前記アクティブセル領域を囲むように形成され、前記複数の半導体素子と前記ゲートパットとを電気的に接続するゲート配線と、
   前記複数の半導体素子が並ぶ並列方向において対称に、または、前記並列方向の直角方向において対称になるように前記ゲート配線に形成され、前記ゲート配線の抵抗成分の抵抗値よりも十分に大きい抵抗値をもつゲート抵抗と、
   前記ゲート配線に形成されるゲート抵抗のうち前記ゲートパットから２つ目以上のゲート抵抗と前記ゲートパットとを電気的に直接接続するための迂回用配線と、
   を備えることを特徴とする半導体装置。