JP3118893B2 - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- 239000000758 substrate Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 48
- 230000003071 parasitic effect Effects 0.000 description 10
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- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳトランジスタ
（以下、ＶＤＭＯＳＦＥＴと称する）に関し、特に高い
破壊耐量を有するＶＤＭＯＳＦＥＴの構造に関する。
（以下、ＶＤＭＯＳＦＥＴと称する）に関し、特に高い
破壊耐量を有するＶＤＭＯＳＦＥＴの構造に関する。
【０００２】
【従来の技術】従来のＶＤＭＯＳＦＥＴの一例を図３に
示す。同図（ａ）は平面図、同図（ｂ）はそのＣ−Ｃ線
断面図である。これらの図に示すように、例えばＮ型半
導体基板１１にＰ型ベース層１２を形成し、このＰ型ベ
ース層１２にＮ型ソース層１３を形成する。又、半導体
基板１１上にゲート絶縁膜１４とゲート電極１５を形成
し、層間絶縁膜１６で被覆した上でソース電極１７を形
成している。前記Ｐ型ベース層１２は、ＶＤＭＯＳＦＥ
Ｔの集積度を上げるために、通常では正方形の単位ＭＯ
ＳＦＥＴを多数個配設した構成となっている。
示す。同図（ａ）は平面図、同図（ｂ）はそのＣ−Ｃ線
断面図である。これらの図に示すように、例えばＮ型半
導体基板１１にＰ型ベース層１２を形成し、このＰ型ベ
ース層１２にＮ型ソース層１３を形成する。又、半導体
基板１１上にゲート絶縁膜１４とゲート電極１５を形成
し、層間絶縁膜１６で被覆した上でソース電極１７を形
成している。前記Ｐ型ベース層１２は、ＶＤＭＯＳＦＥ
Ｔの集積度を上げるために、通常では正方形の単位ＭＯ
ＳＦＥＴを多数個配設した構成となっている。
【０００３】このように、この単位ＭＯＳＦＥＴが近接
しているため、ドレイン電圧がかかった場合、１つ１つ
の単位ＭＯＳＦＥＴのベースから広がる空乏層がつなが
り、高耐圧化が図り易いという利点がある。又、個々の
単位ＭＯＳＦＥＴに流し得る電流は小さいが、多数並列
に配置することにより大電流化し易いという利点もあ
る。
しているため、ドレイン電圧がかかった場合、１つ１つ
の単位ＭＯＳＦＥＴのベースから広がる空乏層がつなが
り、高耐圧化が図り易いという利点がある。又、個々の
単位ＭＯＳＦＥＴに流し得る電流は小さいが、多数並列
に配置することにより大電流化し易いという利点もあ
る。
【０００４】
【発明が解決しようとする課題】しかし、このような構
造の単位ＭＯＳＦＥＴは、図４に等価回路を示すよう
に、ソース、ベース、ドレインによって寄生のトランジ
スタが形成されるため、ドレイン電圧の急激な変化、い
わゆるｄｖ／ｄｔによりベースに電流が流れ込み、最悪
の場合、寄生トランジスタがオンし、そこに過電流が流
れ破壊にいたることがある。特に、ベース層が正方形を
した単位ＭＯＳＦＥＴでは、その四隅に相当する角に当
たる部分は電界が集中し易くなり、しかも通常ではその
部分のベース濃度が他の部分より低くなることにより、
角の部分のｄｖ／ｄｔ破壊耐量は他の直線部分に比べて
低くなっていた。
造の単位ＭＯＳＦＥＴは、図４に等価回路を示すよう
に、ソース、ベース、ドレインによって寄生のトランジ
スタが形成されるため、ドレイン電圧の急激な変化、い
わゆるｄｖ／ｄｔによりベースに電流が流れ込み、最悪
の場合、寄生トランジスタがオンし、そこに過電流が流
れ破壊にいたることがある。特に、ベース層が正方形を
した単位ＭＯＳＦＥＴでは、その四隅に相当する角に当
たる部分は電界が集中し易くなり、しかも通常ではその
部分のベース濃度が他の部分より低くなることにより、
角の部分のｄｖ／ｄｔ破壊耐量は他の直線部分に比べて
低くなっていた。
【０００５】このｄｖ／ｄｔ破壊耐量を改善するため、
従来はベース層の平面形状を多角形（例えば６角形等）
とし、角をなるべく鈍角として電界の集中を緩和して耐
量の向上を図った構造や、単位ＭＯＳＦＥＴを完全に円
形とし角をなくした構造をとっていた。しかし、このよ
うにベース層の形状を多角形や円形とした場合には、単
位ＭＯＳＦＥＴが大きくなり、又各単位ＭＯＳＦＥＴを
無駄なく近接に配置することが困難となり、その結果、
単位面積当たりに通流可能な電流が少なくなりチップの
小型化が困難になるという問題点があった。本発明の目
的は、破壊耐量を改善するとともにチップの小型化を可
能にしたＶＤＭＯＳＦＥＴを提供することにある。
従来はベース層の平面形状を多角形（例えば６角形等）
とし、角をなるべく鈍角として電界の集中を緩和して耐
量の向上を図った構造や、単位ＭＯＳＦＥＴを完全に円
形とし角をなくした構造をとっていた。しかし、このよ
うにベース層の形状を多角形や円形とした場合には、単
位ＭＯＳＦＥＴが大きくなり、又各単位ＭＯＳＦＥＴを
無駄なく近接に配置することが困難となり、その結果、
単位面積当たりに通流可能な電流が少なくなりチップの
小型化が困難になるという問題点があった。本発明の目
的は、破壊耐量を改善するとともにチップの小型化を可
能にしたＶＤＭＯＳＦＥＴを提供することにある。
【０００６】
【課題を解決するための手段】本発明のＶＤＭＯＳＦＥ
Ｔは、ベース層の平面形状を正方形又は正方形に近い形
状とし、ソース層の平面形状は前記ベース層の平面形状
に沿った矩形枠状で、かつ前記ベース層の四隅の角部に
対向する角の部分が外側から内側に向けて鋭角三角形状
に削除された形状とする。又、ベース層の平面形状を正
方形又は正方形に近い形状とし、ソース層の平面形状
は、前記ベース層の平面形状に沿ってＵ字状に曲げら
れ、かつ前記ベース層の角部に対向する部分がテーパ状
に削除された形状としている。
Ｔは、ベース層の平面形状を正方形又は正方形に近い形
状とし、ソース層の平面形状は前記ベース層の平面形状
に沿った矩形枠状で、かつ前記ベース層の四隅の角部に
対向する角の部分が外側から内側に向けて鋭角三角形状
に削除された形状とする。又、ベース層の平面形状を正
方形又は正方形に近い形状とし、ソース層の平面形状
は、前記ベース層の平面形状に沿ってＵ字状に曲げら
れ、かつ前記ベース層の角部に対向する部分がテーパ状
に削除された形状としている。
【０００７】
【作用】本発明によれば、ベース層を正方形とすること
で集積度を上げてチップの小型化を可能とし、かつベー
ス層の角部における寄生トランジスタの形成を防止して
破壊耐量を改善する。
で集積度を上げてチップの小型化を可能とし、かつベー
ス層の角部における寄生トランジスタの形成を防止して
破壊耐量を改善する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例をしめし、同図（ａ）は
平面図、同図（ｂ）及び（ｃ）はそのＡ−Ａ線、Ｂ−Ｂ
線に沿う断面図である。ドレイン層としてのＮ型半導体
基板１にＰ型ベース層２を形成し、ここにＮ型ソース層
３を形成する。又、半導体基板１の上にはゲート絶縁膜
４及びゲート電極５を形成し、層間絶縁膜６で覆った上
でソース電極７を形成している。ここで、前記Ｐ型ベー
ス層２は平面形状を正方形としてその集積度を高めてい
る。一方、Ｎ型ソース層３の平面形状は、Ｐ型ベース層
２に対応させてその平面形状を略正方形にしているが、
Ｐ型ベース層２の四隅に対応する角の部分にはＮ型ソー
ス層３が存在しないように、これら角の部分のソース層
を除去した構成としている。
る。図１は本発明の第１実施例をしめし、同図（ａ）は
平面図、同図（ｂ）及び（ｃ）はそのＡ−Ａ線、Ｂ−Ｂ
線に沿う断面図である。ドレイン層としてのＮ型半導体
基板１にＰ型ベース層２を形成し、ここにＮ型ソース層
３を形成する。又、半導体基板１の上にはゲート絶縁膜
４及びゲート電極５を形成し、層間絶縁膜６で覆った上
でソース電極７を形成している。ここで、前記Ｐ型ベー
ス層２は平面形状を正方形としてその集積度を高めてい
る。一方、Ｎ型ソース層３の平面形状は、Ｐ型ベース層
２に対応させてその平面形状を略正方形にしているが、
Ｐ型ベース層２の四隅に対応する角の部分にはＮ型ソー
ス層３が存在しないように、これら角の部分のソース層
を除去した構成としている。
【０００９】このソース層３の構成は、例えば、ソース
形成時に、ソース層３を形成しない角部をフォトレジス
ト等でマスクした上でリンのイオン注入を行ってソース
層３を形成する方法が採用できる。この構造によれば、
単位ＭＯＳＦＥＴはベース層２の四隅の角部において
は、対応してソース層が存在しないため、これら角部に
は図４に示したような寄生トランジスタが形成されなく
なる。したがって、角部に電界集中が生じることが防止
され、ｄｖ／ｄｔに対して弱い部分がなくなり耐量が向
上する。因みに、 500Ｖ系のＶＤＭＯＳＦＥＴにおい
て、従来の構造ではｄｖ／ｄｔ耐量は 0.6〜0.8 Ｖ／ｎ
ｓ程度であったが、本発明の構造をとることにより 2.5
Ｖ〜 3.2Ｖ／ｎｓと約４倍耐量を向上することができ
た。又、この構成としても、ベース層２は正方形に構成
しているので、多数個の単位ＭＯＳＦＥＴを配設する際
の集積度を高くし、チップの小型化を可能とする。
形成時に、ソース層３を形成しない角部をフォトレジス
ト等でマスクした上でリンのイオン注入を行ってソース
層３を形成する方法が採用できる。この構造によれば、
単位ＭＯＳＦＥＴはベース層２の四隅の角部において
は、対応してソース層が存在しないため、これら角部に
は図４に示したような寄生トランジスタが形成されなく
なる。したがって、角部に電界集中が生じることが防止
され、ｄｖ／ｄｔに対して弱い部分がなくなり耐量が向
上する。因みに、 500Ｖ系のＶＤＭＯＳＦＥＴにおい
て、従来の構造ではｄｖ／ｄｔ耐量は 0.6〜0.8 Ｖ／ｎ
ｓ程度であったが、本発明の構造をとることにより 2.5
Ｖ〜 3.2Ｖ／ｎｓと約４倍耐量を向上することができ
た。又、この構成としても、ベース層２は正方形に構成
しているので、多数個の単位ＭＯＳＦＥＴを配設する際
の集積度を高くし、チップの小型化を可能とする。
【００１０】図２は本発明の第２の実施例を示し、特に
その平面図を示す。この実施例は単位ＭＯＳＦＥＴの集
合からなるＶＤＭＯＳＦＥＴとは異なり櫛状のＶＤＭＯ
ＳＦＥＴであるが、ベース層２Ａは略正方形に近い形状
とする一方、ソース層３Ａは略Ｕ字状に形成する。そし
て、ソース層３Ａのベース層２Ａの角部に対応する部分
では、ソース層３Ａの角部をテーパ状に削除し、この部
分におけるベース層２Ａの実質的な幅寸法を他の直線部
の寸法よりも略 1.5倍以上大きく形成する。この構成に
より、ベース層２Ａの角部において寄生のトランジスタ
が形成されても、直線部に形成される寄生トランジスタ
より十分小さくでき、ｄｖ／ｄｔ耐量を向上させること
ができる。因みに、60Ｖ系の櫛状のＶＤＭＯＳＦＥＴに
おいて、ｄｖ／ｄｔ耐量を従来の約１Ｖ／ｎｓから２〜
2.5Ｖ／ｎｓと向上することができた。
その平面図を示す。この実施例は単位ＭＯＳＦＥＴの集
合からなるＶＤＭＯＳＦＥＴとは異なり櫛状のＶＤＭＯ
ＳＦＥＴであるが、ベース層２Ａは略正方形に近い形状
とする一方、ソース層３Ａは略Ｕ字状に形成する。そし
て、ソース層３Ａのベース層２Ａの角部に対応する部分
では、ソース層３Ａの角部をテーパ状に削除し、この部
分におけるベース層２Ａの実質的な幅寸法を他の直線部
の寸法よりも略 1.5倍以上大きく形成する。この構成に
より、ベース層２Ａの角部において寄生のトランジスタ
が形成されても、直線部に形成される寄生トランジスタ
より十分小さくでき、ｄｖ／ｄｔ耐量を向上させること
ができる。因みに、60Ｖ系の櫛状のＶＤＭＯＳＦＥＴに
おいて、ｄｖ／ｄｔ耐量を従来の約１Ｖ／ｎｓから２〜
2.5Ｖ／ｎｓと向上することができた。
【００１１】
【発明の効果】以上説明したように本発明は、ベース層
を正方形とする一方で、ベース層の角部に対向する部分
ではソース層を鋭角三角形状に削除し、或いはソース層
の角部をテーパ状に削除して、ベース層の角部における
ベース層の領域を幅広く形成することにより、単位ＭＯ
ＳＦＥＴの集積度を上げてチップの小型化を可能とする
一方で、ベース層の角部においては寄生トランジスタを
形成せず、或いは寄生トランジスタのゲインを十分小さ
くすることにより、破壊耐量の改善が図ることができる
効果がある。また、ソース層の角部への電界の集中を緩
和することができると共にソースコンタクト面積、チャ
ネル幅の減少を少なくできる効果も得られる。
を正方形とする一方で、ベース層の角部に対向する部分
ではソース層を鋭角三角形状に削除し、或いはソース層
の角部をテーパ状に削除して、ベース層の角部における
ベース層の領域を幅広く形成することにより、単位ＭＯ
ＳＦＥＴの集積度を上げてチップの小型化を可能とする
一方で、ベース層の角部においては寄生トランジスタを
形成せず、或いは寄生トランジスタのゲインを十分小さ
くすることにより、破壊耐量の改善が図ることができる
効果がある。また、ソース層の角部への電界の集中を緩
和することができると共にソースコンタクト面積、チャ
ネル幅の減少を少なくできる効果も得られる。
【図１】本発明の第１実施例を示し、（ａ）は平面図、
（ｂ）及び（ｃ）はそのＡ−Ａ線、Ｂ−Ｂ線断面図であ
る。
（ｂ）及び（ｃ）はそのＡ−Ａ線、Ｂ−Ｂ線断面図であ
る。
【図２】本発明の第２実施例の平面図である。
【図３】従来のＶＤＭＯＳＦＥＴを示し、（ａ）は平面
図、（ｂ）はそのＣ−Ｃ線断面図である。
図、（ｂ）はそのＣ−Ｃ線断面図である。
【図４】寄生トランジスタの等価回路図である。
１ Ｎ型半導体基板 ２ Ｐ型ベース層 ３ Ｎ型ソース層 ５ ゲート電極 ７ ソース電極
Claims (1)
- 【請求項１】 第１導電型の半導体基板をドレインと
し、前記半導体基板に第２導電型のベース層が形成さ
れ、前記ベース層の中に第１導電型のソース層が形成さ
れ、前記ベース層端とソース層端の間のベース層上にゲ
ート絶縁膜を介して形成されたゲート電極を有する縦型
ＭＯＳトランジスタにおいて、前記ベース層の平面形状
を正方形又は正方形に近い形状とし、前記ソース層の平
面形状は、前記ベース層の平面形状に沿ってＵ字状に曲
げられ、かつ前記ベース層の角部に対向する部分がテー
パ状に削除された形状とすることを特徴とする縦型ＭＯ
Ｓトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240315A JP3118893B2 (ja) | 1991-08-28 | 1991-08-28 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240315A JP3118893B2 (ja) | 1991-08-28 | 1991-08-28 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555592A JPH0555592A (ja) | 1993-03-05 |
| JP3118893B2 true JP3118893B2 (ja) | 2000-12-18 |
Family
ID=17057640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03240315A Expired - Fee Related JP3118893B2 (ja) | 1991-08-28 | 1991-08-28 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3118893B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4794141B2 (ja) | 2004-06-03 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子及びその製造方法 |
-
1991
- 1991-08-28 JP JP03240315A patent/JP3118893B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555592A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |