JPH053289A - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- JPH053289A JPH053289A JP79491A JP79491A JPH053289A JP H053289 A JPH053289 A JP H053289A JP 79491 A JP79491 A JP 79491A JP 79491 A JP79491 A JP 79491A JP H053289 A JPH053289 A JP H053289A
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Abstract
(57)【要約】
【構成】出力用縦型ＭＯＳ ＦＥＴ２２と電流検出用縦
型ＭＯＳ ＦＥＴ２１を並列に接続する。２１のソース
と２２のソースとの間に制御用抵抗素子２４を挿入す
る。ゲート端子Ｇとソース端子Ｓの間に制御用トランジ
スタ２３を挿入する。２１，２２，２３，２４を同一半
導体チップに集積して形成する。 【効果】 電流制御機能付の電力用半導体装置が得ら
れ、電流制御用の複雑な外部回路が不要となる。
型ＭＯＳ ＦＥＴ２１を並列に接続する。２１のソース
と２２のソースとの間に制御用抵抗素子２４を挿入す
る。ゲート端子Ｇとソース端子Ｓの間に制御用トランジ
スタ２３を挿入する。２１，２２，２３，２４を同一半
導体チップに集積して形成する。 【効果】 電流制御機能付の電力用半導体装置が得ら
れ、電流制御用の複雑な外部回路が不要となる。
Description
【０００１】
【産業上の利用分野】本発明は電力用半導体装置に関す
る。
る。
【０００２】
【従来の技術】従来の電力用半導体装置では、出力用絶
縁ゲート電界効果トランジスタと検出用絶縁ゲート電界
効果トランジスタとを並列に接続し、電流検出端子（検
出用絶縁ゲート電界効果トランジスタのソース端子）よ
りとり出し、そのとり出した電流を過電流検出用の回路
により出力用トランジスタの出力電流が過大とならない
よう制御を行っていた。これを図４を参照して説明す
る。図４は出力用絶縁ゲート電界効果トランジスタとし
てパワーＭＯＳ ＦＥＴを用いた場合の過電流検出回路
例である。
縁ゲート電界効果トランジスタと検出用絶縁ゲート電界
効果トランジスタとを並列に接続し、電流検出端子（検
出用絶縁ゲート電界効果トランジスタのソース端子）よ
りとり出し、そのとり出した電流を過電流検出用の回路
により出力用トランジスタの出力電流が過大とならない
よう制御を行っていた。これを図４を参照して説明す
る。図４は出力用絶縁ゲート電界効果トランジスタとし
てパワーＭＯＳ ＦＥＴを用いた場合の過電流検出回路
例である。
【０００３】図４の回路で入力端子２６は、前述の電流
検出端子に接続されており出力端子２７は出力用パワー
ＭＯＳ ＦＥＴのゲート端子に接続されている。電力用
半導体装置の電流にほぼ比例した電流が電流検出端子か
ら外部抵抗３１に流れ、その両端に電圧降下があらわれ
る。この電圧降下を第１演算増幅器２８で増幅し、第２
演算増幅器２９で比較用電源３０の電圧と比較する。第
１演算増幅器の出力は第２演算増幅器２９の負側入力に
接続され、比較用電源３０の電圧より大なる場合に第２
演算増幅器２９の出力は接地電位となりダイオード３２
および出力端子２７を通して出力用パワーＭＯＳ ＦＥ
Ｔのゲート端子は接地され、出力電流はしゃ断される。
このようにして、過大な出力電流に対し、制御を行って
いた。
検出端子に接続されており出力端子２７は出力用パワー
ＭＯＳ ＦＥＴのゲート端子に接続されている。電力用
半導体装置の電流にほぼ比例した電流が電流検出端子か
ら外部抵抗３１に流れ、その両端に電圧降下があらわれ
る。この電圧降下を第１演算増幅器２８で増幅し、第２
演算増幅器２９で比較用電源３０の電圧と比較する。第
１演算増幅器の出力は第２演算増幅器２９の負側入力に
接続され、比較用電源３０の電圧より大なる場合に第２
演算増幅器２９の出力は接地電位となりダイオード３２
および出力端子２７を通して出力用パワーＭＯＳ ＦＥ
Ｔのゲート端子は接地され、出力電流はしゃ断される。
このようにして、過大な出力電流に対し、制御を行って
いた。
【０００４】
【発明が解決しようとする課題】この従来の電力用半導
体装置は、回路構成が複雑な外部回路を必要とするとい
う問題点があった。
体装置は、回路構成が複雑な外部回路を必要とするとい
う問題点があった。
【０００５】
【課題を解決するための手段】本発明の電力用半導体装
置は、半導体チップに形成された出力用縦型絶縁ゲート
電界効果トランジスタと、前記半導体チップに前記出力
用縦型ゲート電界効果トランジスタと並列に接続して形
成された電流検出用縦型絶縁ゲート電界効果トランジス
タと、前記半導体チップに前記電流検出用縦型絶縁ゲー
ト電界効果トランジスタのソース電極と前記出力用縦型
絶縁ゲート電界効果トランジスタのソース電極との間に
挿入して形成された制御用抵抗素子と、前記半導体チッ
プに前記出力用縦型絶縁ゲート電界効果トランジスタお
よび電流検出用縦型絶縁ゲート電界効果トランジスタの
共通ゲート電極と前記出力用縦型絶縁ゲート電界効果ト
ランジスタのソース電極間に挿入されて形成され前記制
御用抵抗素子の電圧降下に応じて開閉される電流制御素
子とを有するというものである。
置は、半導体チップに形成された出力用縦型絶縁ゲート
電界効果トランジスタと、前記半導体チップに前記出力
用縦型ゲート電界効果トランジスタと並列に接続して形
成された電流検出用縦型絶縁ゲート電界効果トランジス
タと、前記半導体チップに前記電流検出用縦型絶縁ゲー
ト電界効果トランジスタのソース電極と前記出力用縦型
絶縁ゲート電界効果トランジスタのソース電極との間に
挿入して形成された制御用抵抗素子と、前記半導体チッ
プに前記出力用縦型絶縁ゲート電界効果トランジスタお
よび電流検出用縦型絶縁ゲート電界効果トランジスタの
共通ゲート電極と前記出力用縦型絶縁ゲート電界効果ト
ランジスタのソース電極間に挿入されて形成され前記制
御用抵抗素子の電圧降下に応じて開閉される電流制御素
子とを有するというものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体チップの断面
図、図２は回路図である。
る。図１は本発明の第１の実施例の半導体チップの断面
図、図２は回路図である。
【０００７】高濃度Ｎ型シリコン基体１ａ上に形成され
た低濃度Ｎ型エピタキシャル層１ｂを有するシリコン基
板の表面から３〜１５μｍの深さにかけてＰ型拡散層１
１，１４を設ける。Ｐ型拡散層１１（縦型ＭＯＳ ＦＥ
Ｔのベース）にはＮ型拡散層１７（縦型ＭＯＳ ＦＥＴ
のソース）が設けられている。Ｎ型拡散層１７と低濃度
Ｎ型エピタキシャル層１ｂで挟まれたＰ型拡散層１１の
表面にはゲート絶縁膜を介してゲート電極用のポリシリ
コン膜５が設けられている。アルミニウム膜などのソー
ス電極２およびゲート電極４はそれぞれＮ型拡散層１７
およびポリシリコン膜５に接続されている。Ｐ型拡散層
１１，Ｎ型拡散層１７，ゲート電極４などで電流検出用
縦型ＭＯＳ ＦＥＴ２１を構成している。同様に、Ｐ型
拡散層１４，Ｎ型拡散層１８，ゲート電極１９，ソース
電極２０などにより出力用縦型ＭＯＳ ＦＥＴ２２を構
成している。なお、トランジスタ２１，２２は便宜上、
基本セルのみを図示してある。制御用トランジスタ２３
は、Ｐ型拡散層１３に形成されたＮ型拡散層１５，１６
（Ｎ型拡散層１７，１８と同一工程で形成される。）を
ドレイン，ソースとする横型ＭＯＳ ＦＥＴである。６
は制御用トランジスタ２３のゲート電極の一部をなすポ
リシリコン膜、７はゲート電極、８はソース電極、１０
はドレイン電極である。又、制御用抵抗素子２４は、Ｐ
型拡散層１２（深さ３〜５μｍ）、端子９ａ，９ｂを有
する拡散層抵抗素子である。図２から明らかなように、
出力用縦型ＭＯＳ ＦＥＴ２２，電流検出用縦型ＭＯＳ
ＦＥＴ２１は並列に接続され、それらの共通ゲート端
子Ｇ（ゲート電極４，１９に接続されている）と、出力
用縦型ＭＯＳ ＦＥＴ２２のソース端子Ｓ（ソース電極
２０および端子９ｂに接続されている。）との間に制御
用トランジスタ２３が挿入されている。この電力用半導
体装置のドレイン電流は電流検出用縦型ＭＯＳＦＥＴ２
１のオン抵抗と制御用抵抗素子２４の抵抗の和と出力用
縦型ＭＯＳ ＦＥＴトランジスタ２２のオン抵抗の逆比
に分流される。ドレイン電流が過電流となった場合、制
御用抵抗素子２４の両端に４Ｖの電位差があらわれるよ
うに電流検出用縦型ＭＯＳ ＦＥＴ２１と制御用抵抗素
子２４の値を決定し、制御用トランジスタ２３のＶｇｓ
（ｏｆｆ）を１．５±０．５Ｖ，Ｖｄｓ（ｏｎ）（Ｖｇ
ｓ＝４Ｖ）≦１Ｖと設定し、出力用縦型ＭＯＳ ＦＥＴ
２１のＶｇｓ（ｏｆｆ）を２．０±０．５Ｖに設定すれ
ば、出力用縦型ＭＯＳ ＦＥＴ２１のゲート電位は１Ｖ
となりドレイン電流はしゃ断される。また、制御用トラ
ンジスタ２３のＢＶｄｓｓを３０Ｖとることにより、出
力用縦型ＭＯＳ ＦＥＴ２２および電流検出用縦型ＭＯ
Ｓ ＦＥＴ２１のゲートを保護することができる。
た低濃度Ｎ型エピタキシャル層１ｂを有するシリコン基
板の表面から３〜１５μｍの深さにかけてＰ型拡散層１
１，１４を設ける。Ｐ型拡散層１１（縦型ＭＯＳ ＦＥ
Ｔのベース）にはＮ型拡散層１７（縦型ＭＯＳ ＦＥＴ
のソース）が設けられている。Ｎ型拡散層１７と低濃度
Ｎ型エピタキシャル層１ｂで挟まれたＰ型拡散層１１の
表面にはゲート絶縁膜を介してゲート電極用のポリシリ
コン膜５が設けられている。アルミニウム膜などのソー
ス電極２およびゲート電極４はそれぞれＮ型拡散層１７
およびポリシリコン膜５に接続されている。Ｐ型拡散層
１１，Ｎ型拡散層１７，ゲート電極４などで電流検出用
縦型ＭＯＳ ＦＥＴ２１を構成している。同様に、Ｐ型
拡散層１４，Ｎ型拡散層１８，ゲート電極１９，ソース
電極２０などにより出力用縦型ＭＯＳ ＦＥＴ２２を構
成している。なお、トランジスタ２１，２２は便宜上、
基本セルのみを図示してある。制御用トランジスタ２３
は、Ｐ型拡散層１３に形成されたＮ型拡散層１５，１６
（Ｎ型拡散層１７，１８と同一工程で形成される。）を
ドレイン，ソースとする横型ＭＯＳ ＦＥＴである。６
は制御用トランジスタ２３のゲート電極の一部をなすポ
リシリコン膜、７はゲート電極、８はソース電極、１０
はドレイン電極である。又、制御用抵抗素子２４は、Ｐ
型拡散層１２（深さ３〜５μｍ）、端子９ａ，９ｂを有
する拡散層抵抗素子である。図２から明らかなように、
出力用縦型ＭＯＳ ＦＥＴ２２，電流検出用縦型ＭＯＳ
ＦＥＴ２１は並列に接続され、それらの共通ゲート端
子Ｇ（ゲート電極４，１９に接続されている）と、出力
用縦型ＭＯＳ ＦＥＴ２２のソース端子Ｓ（ソース電極
２０および端子９ｂに接続されている。）との間に制御
用トランジスタ２３が挿入されている。この電力用半導
体装置のドレイン電流は電流検出用縦型ＭＯＳＦＥＴ２
１のオン抵抗と制御用抵抗素子２４の抵抗の和と出力用
縦型ＭＯＳ ＦＥＴトランジスタ２２のオン抵抗の逆比
に分流される。ドレイン電流が過電流となった場合、制
御用抵抗素子２４の両端に４Ｖの電位差があらわれるよ
うに電流検出用縦型ＭＯＳ ＦＥＴ２１と制御用抵抗素
子２４の値を決定し、制御用トランジスタ２３のＶｇｓ
（ｏｆｆ）を１．５±０．５Ｖ，Ｖｄｓ（ｏｎ）（Ｖｇ
ｓ＝４Ｖ）≦１Ｖと設定し、出力用縦型ＭＯＳ ＦＥＴ
２１のＶｇｓ（ｏｆｆ）を２．０±０．５Ｖに設定すれ
ば、出力用縦型ＭＯＳ ＦＥＴ２１のゲート電位は１Ｖ
となりドレイン電流はしゃ断される。また、制御用トラ
ンジスタ２３のＢＶｄｓｓを３０Ｖとることにより、出
力用縦型ＭＯＳ ＦＥＴ２２および電流検出用縦型ＭＯ
Ｓ ＦＥＴ２１のゲートを保護することができる。
【０００８】図３に本発明の第２の実施例の回路図を示
す。この実施例は、制御用トランジスタ２５をバイポー
ラトランジスタにより構成した例である。この実施例で
は、制御用トランジスタ２５をバイポーラトランジスタ
にしたことにより、ｈｆｅをコントロールすることによ
り、より自由度の高い過電流値コントロールを行うこと
ができる。また、第１の実施例と同様に制御用トランジ
スタ２５のＢＶｃｅｏを３０Ｖとすることにより、出力
用縦型ＭＯＳ ＦＥＴ２２および電流検出用縦型ＭＯＳ
ＦＥＴ２１のゲートを保護することができる。
す。この実施例は、制御用トランジスタ２５をバイポー
ラトランジスタにより構成した例である。この実施例で
は、制御用トランジスタ２５をバイポーラトランジスタ
にしたことにより、ｈｆｅをコントロールすることによ
り、より自由度の高い過電流値コントロールを行うこと
ができる。また、第１の実施例と同様に制御用トランジ
スタ２５のＢＶｃｅｏを３０Ｖとすることにより、出力
用縦型ＭＯＳ ＦＥＴ２２および電流検出用縦型ＭＯＳ
ＦＥＴ２１のゲートを保護することができる。
【０００９】なお、以上の実施例で判るように、単に制
御用トランジスタを用いて過電流制御が可能な理由は、
制御用抵抗素子と制御用トランジスタを内蔵させること
により、外部雑音の影響を半導体チップを搭載したパッ
ケージで遮断することができるからである。
御用トランジスタを用いて過電流制御が可能な理由は、
制御用抵抗素子と制御用トランジスタを内蔵させること
により、外部雑音の影響を半導体チップを搭載したパッ
ケージで遮断することができるからである。
【００１０】
【発明の効果】以上説明したように本発明は、出力用縦
型絶縁ゲート電界効果トランジスタ、電流検出用縦型絶
縁ゲート電界効果トランジスタ、制御用トランジスタお
よび制御用抵抗素子を同一半導体チップに集積して設け
ることで、電流制御機能付の電力用半導体装置を実現で
きる。従って、従来のように、複雑な構成の電流制御用
の外部回路が不要となる。
型絶縁ゲート電界効果トランジスタ、電流検出用縦型絶
縁ゲート電界効果トランジスタ、制御用トランジスタお
よび制御用抵抗素子を同一半導体チップに集積して設け
ることで、電流制御機能付の電力用半導体装置を実現で
きる。従って、従来のように、複雑な構成の電流制御用
の外部回路が不要となる。
【図１】本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の電力用半導体装置の出力制御を行う過電
流検出回路を示す回路図である。
流検出回路を示す回路図である。
１ａ 高濃度Ｎ型シリコン基体
１ｂ 低濃度Ｎ型エピタキシャル層
２ 電流検出用縦型ＭＯＳ ＦＥＴのソース電極
３ ドレイン電極
４ 電流検出用縦型ＭＯＳ ＦＥＴのゲート電極
５，６ ポリシリコン膜
７ 制御用トランジスタのゲート電極
８ 制御用トランジスタのソース電極
９ａ，９ｂ 制御用抵抗素子の電極
１０ 制御用トランジスタのドレイン電極
１１〜１４ Ｐ型拡散層
１５〜１８ Ｎ型拡散層
１９ 出力用縦型ＭＯＳ ＦＥＴのゲート電極
２０ 出力用縦型ＭＯＳ ＦＥＴのソース電極
２１ 電流検出用縦型ＭＯＳ ＦＥＴ
２２ 出力用縦型ＭＯＳ ＦＥＴ
２３ 制御用トランジスタ
２４ 制御用抵抗素子
２５ 制御用トランジスタ
２６ 入力端子
２７ 出力端子
２８ 第１演算増幅器
２９ 第２演算増幅器
３０ 比較用電源
３１ 外部抵抗
３２ ダイオード
Claims (3)
- 【請求項１】 半導体チップに形成された出力用縦型絶
縁ゲート電界効果トランジスタと、前記半導体チップに
前記出力用縦型ゲート電界効果トランジスタと並列に接
続して形成された電流検出用縦型絶縁ゲート電界効果ト
ランジスタと、前記半導体チップに前記電流検出用縦型
絶縁ゲート電界効果トランジスタのソース電極と前記出
力用縦型絶縁ゲート電界効果トランジスタのソース電極
との間に挿入して形成された制御用抵抗素子と、前記半
導体チップに前記出力用縦型絶縁ゲート電界効果トラン
ジスタおよび電流検出用縦型絶縁ゲート電界効果トラン
ジスタの共通ゲート電極と前記出力用縦型絶縁ゲート電
界効果トランジスタのソース電極間に挿入されて形成さ
れ前記制御用抵抗素子の電圧降下に応じて開閉される電
流制御素子とを有することを特徴とする電力用半導体装
置。 - 【請求項２】 制御用抵抗素子は拡散層抵抗素子である
請求項１記載の電力用半導体装置。 - 【請求項３】 電流制御素子は横型絶縁ゲート電界効果
トランジスタである請求項１記載の電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP79491A JPH053289A (ja) | 1991-01-09 | 1991-01-09 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP79491A JPH053289A (ja) | 1991-01-09 | 1991-01-09 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053289A true JPH053289A (ja) | 1993-01-08 |
Family
ID=11483588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP79491A Pending JPH053289A (ja) | 1991-01-09 | 1991-01-09 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053289A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269353A (ja) * | 1999-03-19 | 2000-09-29 | Toshiba Corp | 交流用スイッチ素子及び交流スイッチ回路 |
| US7199606B2 (en) | 2004-01-27 | 2007-04-03 | Nec Electronics Corporation | Current limiter of output transistor |
| US20100219785A1 (en) * | 2007-06-12 | 2010-09-02 | Toyota Jidosha Kabushiki Kaisha | Power semiconductor device, method for manufacturing power semiconductor device, and motor drive apparatus |
| JP2013055721A (ja) * | 2011-09-01 | 2013-03-21 | Yazaki Corp | 負荷回路の制御装置 |
| US9189985B2 (en) | 2005-03-09 | 2015-11-17 | Kyocera Corporation | Mobile information terminal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143450A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 複合半導体装置 |
| JPS6466970A (en) * | 1987-09-08 | 1989-03-13 | Nissan Motor | Mosfet with overcurrent protecting function |
-
1991
- 1991-01-09 JP JP79491A patent/JPH053289A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143450A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 複合半導体装置 |
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| US7199606B2 (en) | 2004-01-27 | 2007-04-03 | Nec Electronics Corporation | Current limiter of output transistor |
| DE102005003643B4 (de) * | 2004-01-27 | 2007-08-23 | Nec Electronics Corp., Kawasaki | Schaltungsvorrichtung mit einem Strombegrenzer eines Ausgangstransistors |
| US9189985B2 (en) | 2005-03-09 | 2015-11-17 | Kyocera Corporation | Mobile information terminal |
| US20100219785A1 (en) * | 2007-06-12 | 2010-09-02 | Toyota Jidosha Kabushiki Kaisha | Power semiconductor device, method for manufacturing power semiconductor device, and motor drive apparatus |
| US8324691B2 (en) | 2007-06-12 | 2012-12-04 | Toyota Jidosha Kabushiki Kaisha | Power semiconductor device |
| JP2013055721A (ja) * | 2011-09-01 | 2013-03-21 | Yazaki Corp | 負荷回路の制御装置 |
| EP2752952A4 (en) * | 2011-09-01 | 2015-05-06 | Yazaki Corp | DEVICE FOR CONTROLLING A LOAD CIRCUIT |
| US9130569B2 (en) | 2011-09-01 | 2015-09-08 | Yazaki Corporation | Controller for load circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971104 |