JPH0354477B2 - - Google Patents
Info
- Publication number
- JPH0354477B2 JPH0354477B2 JP57129943A JP12994382A JPH0354477B2 JP H0354477 B2 JPH0354477 B2 JP H0354477B2 JP 57129943 A JP57129943 A JP 57129943A JP 12994382 A JP12994382 A JP 12994382A JP H0354477 B2 JPH0354477 B2 JP H0354477B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- diffusion layer
- electrode
- type diffusion
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000009792 diffusion process Methods 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000008188 pellet Substances 0.000 description 14
- 108091006146 Channels Proteins 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005405 multipole Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にMOS電界効
果トランジスタ（以下MOS・FETと言う）に関
する。
果トランジスタ（以下MOS・FETと言う）に関
する。
従来の比較的許容電流、電圧耐量の大きいパワ
ーMOS・FETとして、縦型構造が知られてお
り、これらはいずれもペレツトの裏面側（基板シ
リコン）が、ドレイン電極となる電極構造を取つ
ている。例えばＮチヤンネルのMOS・FETの場
合には、第２図に示すように、ドレイン電極１
は、Ｎ型基板１０からペレツトの裏面側（マウン
トされる側）に取り出し設けられている。一方、
ソース電極２はＮ型拡散層８とＰ型拡散層３とを
ペレツト表面側に於いて、アルミ等の金属配線６
で短絡され、取り出されている。従つて、複数の
独立したスイツチを１チツプで構成した場合、複
数のソース電極と複数のゲート電極をそれぞれ分
離取り出すことは可能であるが、FETがソー
ス・ゲート間の電圧VGSを制御して動作させる半
導体デバイスであるために、ゲートのバイアス回
路の分離が必要になり、回路が非常に複雑になる
欠点があつた。
ーMOS・FETとして、縦型構造が知られてお
り、これらはいずれもペレツトの裏面側（基板シ
リコン）が、ドレイン電極となる電極構造を取つ
ている。例えばＮチヤンネルのMOS・FETの場
合には、第２図に示すように、ドレイン電極１
は、Ｎ型基板１０からペレツトの裏面側（マウン
トされる側）に取り出し設けられている。一方、
ソース電極２はＮ型拡散層８とＰ型拡散層３とを
ペレツト表面側に於いて、アルミ等の金属配線６
で短絡され、取り出されている。従つて、複数の
独立したスイツチを１チツプで構成した場合、複
数のソース電極と複数のゲート電極をそれぞれ分
離取り出すことは可能であるが、FETがソー
ス・ゲート間の電圧VGSを制御して動作させる半
導体デバイスであるために、ゲートのバイアス回
路の分離が必要になり、回路が非常に複雑になる
欠点があつた。
また、２つのMOS・FETを用い、ソース電極
およびゲート電極どうしをそれぞれ接続し、この
ゲート・ソース間印加電圧により独立した２つの
ドレイン電極間で双方向性スイツチを構成する場
合、従来のドレイン電極、マウント構造ペレツト
に於いては、２つのペレツトチツプを独立した２
つのフレーム上にそれぞれマウントしなければな
らない欠点と、キヤリアの流れがチヤンネルの他
にエピタキシヤル領域を通るため、チヤンネル抵
抗にこのエピタキシヤル領域の抵抗が加わり、オ
ン抵抗が大きくなるという欠点もあつた。
およびゲート電極どうしをそれぞれ接続し、この
ゲート・ソース間印加電圧により独立した２つの
ドレイン電極間で双方向性スイツチを構成する場
合、従来のドレイン電極、マウント構造ペレツト
に於いては、２つのペレツトチツプを独立した２
つのフレーム上にそれぞれマウントしなければな
らない欠点と、キヤリアの流れがチヤンネルの他
にエピタキシヤル領域を通るため、チヤンネル抵
抗にこのエピタキシヤル領域の抵抗が加わり、オ
ン抵抗が大きくなるという欠点もあつた。
本発明の目的は、以上のような欠点を改善した
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明は、主面側に形成されたＰ型拡散層と、
前記主面の裏面側に形成されたＮ型領域と、前記
Ｐ型拡散層から前記Ｎ型領域を選択的に突き抜け
たＰ型不純物層と、前記Ｎ型領域と前記Ｐ型不純
物と前記裏面側で短絡するソース電極と、前記Ｐ
型拡散層内に選択的に拡散してなるＮ型拡散層
と、前記Ｎ型拡散層から前記主面側に取り出され
たドレイン電極と、前記Ｐ型拡散層にチヤンネル
を誘起せしめる絶縁層を介して前記主面側に設け
られたゲート電極とを備えたことを特徴とする半
導体装置にある。
前記主面の裏面側に形成されたＮ型領域と、前記
Ｐ型拡散層から前記Ｎ型領域を選択的に突き抜け
たＰ型不純物層と、前記Ｎ型領域と前記Ｐ型不純
物と前記裏面側で短絡するソース電極と、前記Ｐ
型拡散層内に選択的に拡散してなるＮ型拡散層
と、前記Ｎ型拡散層から前記主面側に取り出され
たドレイン電極と、前記Ｐ型拡散層にチヤンネル
を誘起せしめる絶縁層を介して前記主面側に設け
られたゲート電極とを備えたことを特徴とする半
導体装置にある。
以下本発明について図面を参照しながら詳細に
説明する。なお、以下に示す図に於いて同一部分
および同一機能は同一符号で統一する。
説明する。なお、以下に示す図に於いて同一部分
および同一機能は同一符号で統一する。
第１図Ａ、第１図Ｂは、いずれもＮゲート・
MOS・FETを表わす回路図で、このうち第１図
Ａは、デイプレツシヨンタイプを示す回路図、第
１図Ｂはエンハンスメント・タイプを示す回路図
である。これら図に於いて、それぞれのFETは、
ドレイン電極１と、ソース電極２と、このソース
電極２と電気的に短絡されているＰ型拡散層部３
と、絶縁ゲート電極４とを有する。
MOS・FETを表わす回路図で、このうち第１図
Ａは、デイプレツシヨンタイプを示す回路図、第
１図Ｂはエンハンスメント・タイプを示す回路図
である。これら図に於いて、それぞれのFETは、
ドレイン電極１と、ソース電極２と、このソース
電極２と電気的に短絡されているＰ型拡散層部３
と、絶縁ゲート電極４とを有する。
また、第２図は第１図Ａ又は第１図Ｂの従来の
縦型タイプのＮチヤンネル・MOS・FETを示し
た断面図である。第２図に於いて、ドレイン電極
１はＮ型基板１０の裏面からオーム性接触を持つ
て導電性フレーム５にマウントされる。ソース電
極２は、金属配線６により、Ｎ型ソース電極層８
とＰ型拡散層３とを、ペレツト表面部で短絡した
後取り出してある。ゲート電極４は、絶縁物（酸
化膜）９の中に設けてある通常多結晶シリコンで
作られる電極７から取り出してある。Ｎ型基板１
０の上に設けた層は、Ｎ型エピタキシヤル層１１
である。今、ドレイン電極１か正で、ソース電極
２が負電位のバイアス・モードで、ゲート電極４
をソース電極２に対ししきい値電圧以上の電圧
（＋VGS）を印加すると、ドレイン電流（ID）のキ
ヤリアは第２図の流路１２に示すように、Ｎ型基
板１０からエピタキシヤル層１１を通り、Ｐ拡散
層３のうちゲート電極４直下の反転層（チヤンネ
ル）を介して、Ｎ拡散層８からソース電極２へと
矢印のように流れる。なお、前述したように、Ｐ
型拡散層３とＮ型ソース電極層８とは、ペレツト
の表面で、寄生NPNトランジスタのエミツタ・
ベース短絡の目的から、金属配線６により、電気
的に短絡してあるため、ソース電極２とドレイン
電極１との間では、Ｐ型拡散層３をアノードとし
Ｎ型のエピタキシヤル層１１及びＮ型基板１０を
カソードとする等価ダイオードが構成されてい
る。
縦型タイプのＮチヤンネル・MOS・FETを示し
た断面図である。第２図に於いて、ドレイン電極
１はＮ型基板１０の裏面からオーム性接触を持つ
て導電性フレーム５にマウントされる。ソース電
極２は、金属配線６により、Ｎ型ソース電極層８
とＰ型拡散層３とを、ペレツト表面部で短絡した
後取り出してある。ゲート電極４は、絶縁物（酸
化膜）９の中に設けてある通常多結晶シリコンで
作られる電極７から取り出してある。Ｎ型基板１
０の上に設けた層は、Ｎ型エピタキシヤル層１１
である。今、ドレイン電極１か正で、ソース電極
２が負電位のバイアス・モードで、ゲート電極４
をソース電極２に対ししきい値電圧以上の電圧
（＋VGS）を印加すると、ドレイン電流（ID）のキ
ヤリアは第２図の流路１２に示すように、Ｎ型基
板１０からエピタキシヤル層１１を通り、Ｐ拡散
層３のうちゲート電極４直下の反転層（チヤンネ
ル）を介して、Ｎ拡散層８からソース電極２へと
矢印のように流れる。なお、前述したように、Ｐ
型拡散層３とＮ型ソース電極層８とは、ペレツト
の表面で、寄生NPNトランジスタのエミツタ・
ベース短絡の目的から、金属配線６により、電気
的に短絡してあるため、ソース電極２とドレイン
電極１との間では、Ｐ型拡散層３をアノードとし
Ｎ型のエピタキシヤル層１１及びＮ型基板１０を
カソードとする等価ダイオードが構成されてい
る。
第３図は本発明の実施例のＮチヤンネル縦型
MOS・FETの基本構造を説明するための断面図
である。
MOS・FETの基本構造を説明するための断面図
である。
ドレイン電極１は、Ｐ型拡散層３の上に拡散さ
れたＮ型層８から、金属配線６を介し取り出して
ある。ソース電極２は、前記Ｐ型拡散層３とＮ型
エピタキシヤル層１１およびＮ型基板１０とを
P+突き抜け拡散層１３で短絡し、さらに前記Ｎ
型基板１０と突き抜け拡散層１３とを良好なオー
ム性接触を持つて、導電性フレーム５で電気的に
短絡し、取り出してある。その他ゲート電極４
は、前記従来タイプと基本的には同じである。
今、ドレイン電極１が正、ソース電極２が負電位
にそれぞれバイアスされており、さらにゲート・
ソース間にしきい値電圧より十分高い正の電圧
（＋VGS）を印加すると、ドレイン電流（ID）は第
３図の流路１２に示すように、ドレイン電極１か
らＮ型拡散層８を通り、Ｐ拡散層３のゲート電極
直下に誘起される反転層（チヤンネル）を介して
エピタキシヤル層１１へさらにＮ型基板１０へと
流れ、ソース電極２に至る。
れたＮ型層８から、金属配線６を介し取り出して
ある。ソース電極２は、前記Ｐ型拡散層３とＮ型
エピタキシヤル層１１およびＮ型基板１０とを
P+突き抜け拡散層１３で短絡し、さらに前記Ｎ
型基板１０と突き抜け拡散層１３とを良好なオー
ム性接触を持つて、導電性フレーム５で電気的に
短絡し、取り出してある。その他ゲート電極４
は、前記従来タイプと基本的には同じである。
今、ドレイン電極１が正、ソース電極２が負電位
にそれぞれバイアスされており、さらにゲート・
ソース間にしきい値電圧より十分高い正の電圧
（＋VGS）を印加すると、ドレイン電流（ID）は第
３図の流路１２に示すように、ドレイン電極１か
らＮ型拡散層８を通り、Ｐ拡散層３のゲート電極
直下に誘起される反転層（チヤンネル）を介して
エピタキシヤル層１１へさらにＮ型基板１０へと
流れ、ソース電極２に至る。
このように、本実施例の縦型MOS・FETによ
れば、ペレツトの裏面側をソース電極とし、ドレ
イン電極は表面側から取り出す構造になつている
ため、ドレイン電流のペレツト内部に於ける電流
方向が、従来のものと逆で、表面から裏面の方向
に流れる。従つて、同一導電フレームに複数個の
ペレツトをマウントし、マルチ・チツプの多極縦
型MOS・FETが容易に得られる。また、ドレイ
ン電極を金属配線の適当な分離で取り出すことに
よつて、１チツプの多極縦型MOS・FETさらに
は、１チツプのダブル・ドレイン電極をそれぞれ
交流電流の各１端子として持つた双方向性
MOS・FETを実現することが可能である。
れば、ペレツトの裏面側をソース電極とし、ドレ
イン電極は表面側から取り出す構造になつている
ため、ドレイン電流のペレツト内部に於ける電流
方向が、従来のものと逆で、表面から裏面の方向
に流れる。従つて、同一導電フレームに複数個の
ペレツトをマウントし、マルチ・チツプの多極縦
型MOS・FETが容易に得られる。また、ドレイ
ン電極を金属配線の適当な分離で取り出すことに
よつて、１チツプの多極縦型MOS・FETさらに
は、１チツプのダブル・ドレイン電極をそれぞれ
交流電流の各１端子として持つた双方向性
MOS・FETを実現することが可能である。
第４図、第５図は、本発明の実施例のMOS・
FETを用いた第１、第２の応用例を示す回路図
である。まず第４図において、本発明の実施例の
マルチ・チツプあるいは１チツプによる多極縦型
MOS・FET１４は、共通のソース電極２と、マ
ルチドレイン電極２０，２１，２２と、マルチゲ
ート電極３０，３１，３２とを有する。また、本
回路は、ソース・ドレイン電極間、ソース・ゲー
ト電極間をバイアスするための第１、第２の直流
電源１５，１６や、それぞれ前記ドレイン電極２
０，２１，２２に接続された負荷インピーダンス
４０，４１，４２、前記ゲート電極３０，３１，
３２とソース電極２とを接続した抵抗４０，４
１，４２と、各ゲート電極３０，３１，３２に選
択的に直流電圧を加えるためのスイツチ１９とを
備えている。
FETを用いた第１、第２の応用例を示す回路図
である。まず第４図において、本発明の実施例の
マルチ・チツプあるいは１チツプによる多極縦型
MOS・FET１４は、共通のソース電極２と、マ
ルチドレイン電極２０，２１，２２と、マルチゲ
ート電極３０，３１，３２とを有する。また、本
回路は、ソース・ドレイン電極間、ソース・ゲー
ト電極間をバイアスするための第１、第２の直流
電源１５，１６や、それぞれ前記ドレイン電極２
０，２１，２２に接続された負荷インピーダンス
４０，４１，４２、前記ゲート電極３０，３１，
３２とソース電極２とを接続した抵抗４０，４
１，４２と、各ゲート電極３０，３１，３２に選
択的に直流電圧を加えるためのスイツチ１９とを
備えている。
今、スイツチ１９によつてゲート電極３０が選
択接続された場合、このゲート電極３０に直流電
源１６の電圧が印加されるため、MOS・FETの
内部Ｐ層のゲート電極直下に反転層が誘起され、
その結果ドレイン電流は負荷インピーダンス４０
を介し、ドレイン電極２０から共通ソース電極２
へ、内部ペレツトの表面から裏面側へと縦方向に
流れる。他のゲート電極３１，３２に対応する縦
方向MOS・FETは、ゲート・ソース間がバイア
スされないため、ドレイン電流は流れず、阻止状
態となる。同様にスイツチ１９の切換え選択によ
り、希望するMOS・FETをオン抵抗の小さい導
通状態に導くことが可能である。
択接続された場合、このゲート電極３０に直流電
源１６の電圧が印加されるため、MOS・FETの
内部Ｐ層のゲート電極直下に反転層が誘起され、
その結果ドレイン電流は負荷インピーダンス４０
を介し、ドレイン電極２０から共通ソース電極２
へ、内部ペレツトの表面から裏面側へと縦方向に
流れる。他のゲート電極３１，３２に対応する縦
方向MOS・FETは、ゲート・ソース間がバイア
スされないため、ドレイン電流は流れず、阻止状
態となる。同様にスイツチ１９の切換え選択によ
り、希望するMOS・FETをオン抵抗の小さい導
通状態に導くことが可能である。
第５図は、本発明の実施例の第２の応用例を示
した回路図で、マルチ・チツプあるいは１チツプ
によるダブル・ドレイン電極５０，５１を持つた
双方向性MOS・FET１４は、共通のソース電極
２と、ゲート電極４とを備え、ゲート電極４はペ
レツト内部配線で接続し、共通ゲートとして取り
出したものである。また、本回路は、負荷インピ
ーダンス５７と、ソース電極２とゲート電極４と
を短絡する抵抗５８と、スイツチ１９と、交流電
源電圧６０とを備えている。
した回路図で、マルチ・チツプあるいは１チツプ
によるダブル・ドレイン電極５０，５１を持つた
双方向性MOS・FET１４は、共通のソース電極
２と、ゲート電極４とを備え、ゲート電極４はペ
レツト内部配線で接続し、共通ゲートとして取り
出したものである。また、本回路は、負荷インピ
ーダンス５７と、ソース電極２とゲート電極４と
を短絡する抵抗５８と、スイツチ１９と、交流電
源電圧６０とを備えている。
今、交流電源電圧６０の極性に於いて、ドレイ
ン電極５０が正、もう一方のドレイン電極５１が
負にバイアスされる半サイクルの任意の位相で、
スイツチ１９が閉になり、ゲート・ソース間に直
流電流１６から、しきい値電圧より充分大きい電
圧（＋VGS）が印加されると、ドレイン電流は交
流電源６０→ドレイン電極５０→ゲート電極直下
のＰ拡散に誘起されるチヤンネル（反転層）とＮ
型エピタキシヤル層→ドレイン電極５１→負荷イ
ンピーダンス５７という経路で流れる。この状態
で、交流電流６０の極性が反転し、ドレイン電極
５１が正、ドレイン電極５０が負となつても、ゲ
ート電極直下のＰ型拡散層に誘起されるチヤンネ
ルの変化はないから、ドレイン電流の方向が逆向
になるが、前記同様、チヤンネルを通してドレイ
ン電極５１から他方のドレイン電極５０へと流れ
るため、負荷５７には交流電流が供給できること
になる。また、スイツチ１９が開になればＰ型拡
散層へのチヤンネルに誘起がなくなるため、ドレ
イン電流は遮断される。以上からも解るように、
第５図の応用回路に於ける負荷電流は、ソース電
極を通らず、チヤンネルを介し直接２つのドレイ
ン電極間で流れるため、エピタキシヤル領域の抵
抗分がなく、オン抵抗は小さくなる。
ン電極５０が正、もう一方のドレイン電極５１が
負にバイアスされる半サイクルの任意の位相で、
スイツチ１９が閉になり、ゲート・ソース間に直
流電流１６から、しきい値電圧より充分大きい電
圧（＋VGS）が印加されると、ドレイン電流は交
流電源６０→ドレイン電極５０→ゲート電極直下
のＰ拡散に誘起されるチヤンネル（反転層）とＮ
型エピタキシヤル層→ドレイン電極５１→負荷イ
ンピーダンス５７という経路で流れる。この状態
で、交流電流６０の極性が反転し、ドレイン電極
５１が正、ドレイン電極５０が負となつても、ゲ
ート電極直下のＰ型拡散層に誘起されるチヤンネ
ルの変化はないから、ドレイン電流の方向が逆向
になるが、前記同様、チヤンネルを通してドレイ
ン電極５１から他方のドレイン電極５０へと流れ
るため、負荷５７には交流電流が供給できること
になる。また、スイツチ１９が開になればＰ型拡
散層へのチヤンネルに誘起がなくなるため、ドレ
イン電流は遮断される。以上からも解るように、
第５図の応用回路に於ける負荷電流は、ソース電
極を通らず、チヤンネルを介し直接２つのドレイ
ン電極間で流れるため、エピタキシヤル領域の抵
抗分がなく、オン抵抗は小さくなる。
以上説明したように、本発明によれば、ペレツ
トの裏面（フレームにマウントする例）をソース
電極とし、さらにドレイン電極を同ペレツトの表
面に取り出す縦型タイプのものであるから、マル
チ・チツプによる多極のドレインおよびゲート電
極を持つたMOS・FETアレイがソース電極を共
通とし一つのフレーム上にマウントすることがで
き小形で組立製造が簡素化でき、さらに多極のド
レイン電極もペレツト表面上の金属配線を適当に
分離して取り出せば、１チツプで多極ドレインお
よびゲート電極を有する縦型MOS・FETを提供
することができ、さらにまた、ダブル・ドレイン
電極を交流電極端子とし、ゲート電極を内部接続
して取り出せば、ゲート・ソース電極への制御電
圧の有無で交流負荷をコントロールする１チツプ
双方向性MOS・FETも提供することができる。
尚、ソース電極を共通にした複数電極のMOS・
FETとすれば、これらの複数電極を制御するゲ
ート・ソース電極へのバイアス回路が簡単になる
という利点もある。
トの裏面（フレームにマウントする例）をソース
電極とし、さらにドレイン電極を同ペレツトの表
面に取り出す縦型タイプのものであるから、マル
チ・チツプによる多極のドレインおよびゲート電
極を持つたMOS・FETアレイがソース電極を共
通とし一つのフレーム上にマウントすることがで
き小形で組立製造が簡素化でき、さらに多極のド
レイン電極もペレツト表面上の金属配線を適当に
分離して取り出せば、１チツプで多極ドレインお
よびゲート電極を有する縦型MOS・FETを提供
することができ、さらにまた、ダブル・ドレイン
電極を交流電極端子とし、ゲート電極を内部接続
して取り出せば、ゲート・ソース電極への制御電
圧の有無で交流負荷をコントロールする１チツプ
双方向性MOS・FETも提供することができる。
尚、ソース電極を共通にした複数電極のMOS・
FETとすれば、これらの複数電極を制御するゲ
ート・ソース電極へのバイアス回路が簡単になる
という利点もある。
第１図ＡはデイプレツシヨンタイプのMOS・
FETを示す回路図、第１図Ｂはエンハンスメン
トタイプのMOS・FETを示す回路図、第２図は
従来の縦型ＮチヤンネルMOS・FETを示す断面
図、第３図は本発明の実施例の縦型Ｎチヤンネル
MOS・FETを示す断面図、第４図は本発明の
MOS・FETを用いた第１の応用例の回路図、第
５図は本発明のMOS・FETを用いた第２の応用
例を示した回路図である。 尚図において、１，２０，２１，２２……ドレ
イン電極、２……ソース電極、３……Ｐ型拡散
層、４，３０，３１，３２……ゲート電極、５…
…導電性フレーム、６……金属配線、７……絶縁
ゲート、８……N+型拡散層、９……絶縁層（酸
化膜）、１０……Ｎ型シリコン基板、１１……Ｎ
型エピタキシヤル層、１２……ドレイン電流の経
路、１３……突き抜けP+型拡散層、１４……多
極の縦型MOS・FET、１５，１６……直流電
源、４０，４１，４２，５７……負荷インピーダ
ンス、４０，４１，４２，５８……抵抗、１９…
…スイツチ、６０……交流電源。
FETを示す回路図、第１図Ｂはエンハンスメン
トタイプのMOS・FETを示す回路図、第２図は
従来の縦型ＮチヤンネルMOS・FETを示す断面
図、第３図は本発明の実施例の縦型Ｎチヤンネル
MOS・FETを示す断面図、第４図は本発明の
MOS・FETを用いた第１の応用例の回路図、第
５図は本発明のMOS・FETを用いた第２の応用
例を示した回路図である。 尚図において、１，２０，２１，２２……ドレ
イン電極、２……ソース電極、３……Ｐ型拡散
層、４，３０，３１，３２……ゲート電極、５…
…導電性フレーム、６……金属配線、７……絶縁
ゲート、８……N+型拡散層、９……絶縁層（酸
化膜）、１０……Ｎ型シリコン基板、１１……Ｎ
型エピタキシヤル層、１２……ドレイン電流の経
路、１３……突き抜けP+型拡散層、１４……多
極の縦型MOS・FET、１５，１６……直流電
源、４０，４１，４２，５７……負荷インピーダ
ンス、４０，４１，４２，５８……抵抗、１９…
…スイツチ、６０……交流電源。
Claims (1)
- 【特許請求の範囲】 １ 主面側に形成されたＰ型拡散層と、前記主面
の裏面側に形成されたＮ型領域と、前記Ｐ型拡散
層から前記Ｎ型領域を選択的に突き抜けたＰ型不
純物層と、前記Ｎ型領域と前記Ｐ型不純物と前記
裏面側で短絡するソース電極と、前記Ｐ型拡散層
内に選択的に拡散してなるＮ型拡散層と、前記Ｎ
型拡散層から前記主面側に取り出されたドレイン
電極と、前記Ｐ型拡散層にチヤンネルを誘起せし
める絶縁層を介して前記主面側に設けられたゲー
ト電極とを備えたことを特徴とする半導体装置。 ２ ドレイン電極が、主面側で互に電気的に分離
されて、複数形成されている特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129943A JPS5921065A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129943A JPS5921065A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5921065A JPS5921065A (ja) | 1984-02-02 |
| JPH0354477B2 true JPH0354477B2 (ja) | 1991-08-20 |
Family
ID=15022264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129943A Granted JPS5921065A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921065A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794432A (en) * | 1987-01-27 | 1988-12-27 | General Electric Company | Mosfet structure with substrate coupled source |
| US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
| JP2676958B2 (ja) * | 1990-02-06 | 1997-11-17 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP4046267B2 (ja) | 2002-03-26 | 2008-02-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1982
- 1982-07-26 JP JP57129943A patent/JPS5921065A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5921065A (ja) | 1984-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3291958B2 (ja) | バックソースｍｏｓｆｅｔ | |
| US5014102A (en) | MOSFET-gated bipolar transistors and thyristors with both turn-on and turn-off capability having single-polarity gate input signal | |
| KR100919594B1 (ko) | 양방향 트랜지스터 및 그 방법 | |
| US20020005559A1 (en) | Lateral semiconductor device | |
| JPH0575110A (ja) | 半導体装置 | |
| JPH02143566A (ja) | 二重拡散形絶縁ゲート電界効果トランジスタ | |
| JPH0354477B2 (ja) | ||
| JPS6211017Y2 (ja) | ||
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| JPH0654796B2 (ja) | 複合半導体装置 | |
| US4761679A (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| JP2513665B2 (ja) | 絶縁ゲ−ト型サイリスタ | |
| JPH0722182B2 (ja) | 相補形半導体装置 | |
| JPH0590579A (ja) | パワー電界効果トランジスタ | |
| JPH053289A (ja) | 電力用半導体装置 | |
| JP2728453B2 (ja) | 出力回路 | |
| JPS6276557A (ja) | 絶縁ゲ−ト型自己タ−ンオフ素子 | |
| JP2629437B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| JPS6384070A (ja) | 電界効果型半導体装置 | |
| JP2574082B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| JP2947592B2 (ja) | 半導体装置 | |
| JPH0673381B2 (ja) | 電界効果半導体装置 | |
| JPH0441501B2 (ja) | ||
| JPH01134974A (ja) | 縦型ｍｏｓｆｅｔ | |
| JP2700026B2 (ja) | 絶縁ゲートバイポーラ導通形トランジスタ |