JPH01134974A - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JPH01134974A JPH01134974A JP62292011A JP29201187A JPH01134974A JP H01134974 A JPH01134974 A JP H01134974A JP 62292011 A JP62292011 A JP 62292011A JP 29201187 A JP29201187 A JP 29201187A JP H01134974 A JPH01134974 A JP H01134974A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 10
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型パワーＭＯ８ＦＥＴ（絶縁ゲート電界効果
トランジスタ）に係り、特にスイッチング電源回路、モ
ーター制御回路に適合するパワーＭＯ３ＦＥＴ技術に関
するものである。
トランジスタ）に係り、特にスイッチング電源回路、モ
ーター制御回路に適合するパワーＭＯ３ＦＥＴ技術に関
するものである。
縦Ｗパｒｙ−ＭＯ８ＦＥＴについては、日本版５ｏｌｉ
ｄ ５ｔａｔｅ ｔｅｃｈｎｏｌｏｇｙ 、 Ｊａｎｕ
ａｒｙ １９８６ｐ４４−５０に記載されている。
ｄ ５ｔａｔｅ ｔｅｃｈｎｏｌｏｇｙ 、 Ｊａｎｕ
ａｒｙ １９８６ｐ４４−５０に記載されている。
このＭＯＳＦＥＴは半導体基体の一主表面に絶縁ゲート
と、ゲート下に２重拡散によるベースおよびソースを有
する縦型ＤＳＡ構造をもつものである。
と、ゲート下に２重拡散によるベースおよびソースを有
する縦型ＤＳＡ構造をもつものである。
第１図はＮチャネルパワー縦型ＭＯ８ＦＥＴの一例の断
面構造を示す。１１はドレインとなるＮ型Ｓｉ半導体基
体、４は絶縁ゲート電極、１はチャネル部、２はソース
Ｎ＋型拡散層、３はベースＰ散拡散層である。
面構造を示す。１１はドレインとなるＮ型Ｓｉ半導体基
体、４は絶縁ゲート電極、１はチャネル部、２はソース
Ｎ＋型拡散層、３はベースＰ散拡散層である。
このような従来の縦型ＭＯ８ＦＥＴにおいては、ソース
（２）とベース（３）とは同電位とし、かつＯ電位に落
としていた。これは通常のＭＯＳＦＥＴと同じ様にペー
ス電位を安定にするための構造である。
（２）とベース（３）とは同電位とし、かつＯ電位に落
としていた。これは通常のＭＯＳＦＥＴと同じ様にペー
ス電位を安定にするための構造である。
ベース電位が不安定な場合（フローティングで形成され
た場合）、ＭＯＳのしきい電圧■□の変動や、寄生パイ
・ポーラ・トランジスタが動作する結果を招くことにな
った。
た場合）、ＭＯＳのしきい電圧■□の変動や、寄生パイ
・ポーラ・トランジスタが動作する結果を招くことにな
った。
ベース部をソース部と同電位にするためには、第１図に
みられるように、一般には半導体表面を単一電極（６）
にて短絡する手段がとられている。この手段ではベース
部に発生したキャリアは拡散により、表面の電極に流れ
こむため罠、キャリアの蓄積がベースの電位をあげ、寄
生バイポーラトランジスタＱ、が動作する場合がある。
みられるように、一般には半導体表面を単一電極（６）
にて短絡する手段がとられている。この手段ではベース
部に発生したキャリアは拡散により、表面の電極に流れ
こむため罠、キャリアの蓄積がベースの電位をあげ、寄
生バイポーラトランジスタＱ、が動作する場合がある。
ここでのキャリアはＮチャネルＭＯ８ＦＥＴの場合、正
孔であり、Ｐチャネルでは電子となる。
孔であり、Ｐチャネルでは電子となる。
第５図は、寄生トランジスタＱ１のペースに流れるキャ
リアにより、ベース電位が上がり、エミッタ（２）より
キャリアが注入され、トランジスタが。
リアにより、ベース電位が上がり、エミッタ（２）より
キャリアが注入され、トランジスタが。
動作し、これにより、ＩＣが流れる状態を示す。
寄生バイポーラトランジスタＱ、の動作を抑制するため
に、ベース部Ｋ（寄生バイポーラＴＲのベース層）改良
が加えられている。１つはペース濃度の高濃度化であり
、もう一つはベース層を深（しベース幅を広げる方法が
ある。これらにより破壊耐量の同上は確認されているが
、一方で耐圧。
に、ベース部Ｋ（寄生バイポーラＴＲのベース層）改良
が加えられている。１つはペース濃度の高濃度化であり
、もう一つはベース層を深（しベース幅を広げる方法が
ある。これらにより破壊耐量の同上は確認されているが
、一方で耐圧。
オン抵抗、ｇｍ等の特性が低下する。
また、ベース部（ＭＯＳＦＥＴのチャネル層）とソース
層は拡散により形成されるため深さの変動によりチャネ
ル部の濃度がばらつき、デバイスのしきい電圧もばらつ
く、この結果一般に並列接続を長所とするＭＯＳＦＥＴ
もしきい電圧ｖＴＨの差によりドレイン電流がばらつき
、低オン抵抗素子として大電流化に対応する場合、安全
保障領域を満足せず破壊にいたる。
層は拡散により形成されるため深さの変動によりチャネ
ル部の濃度がばらつき、デバイスのしきい電圧もばらつ
く、この結果一般に並列接続を長所とするＭＯＳＦＥＴ
もしきい電圧ｖＴＨの差によりドレイン電流がばらつき
、低オン抵抗素子として大電流化に対応する場合、安全
保障領域を満足せず破壊にいたる。
本発明は上述した点を克服するためになされたもので、
その目的はしきい電圧の差によるドレイン電流のばらつ
きがなく、破壊耐量を同上させ、スイッチング用として
好適なパワーＭＯ８ＦＥＴを提供することにある。
その目的はしきい電圧の差によるドレイン電流のばらつ
きがなく、破壊耐量を同上させ、スイッチング用として
好適なパワーＭＯ８ＦＥＴを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになろう。
本明細書の記述および添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりであろうすなわち、Ｎ
型半導体基体の一主表面に絶縁ゲート電啄Ｃ１２重拡散
によるＰ型ベースおよびＮ＋型ソースを有するＮチャネ
ル縦型ＭＯ８ＦＥＴにおいて、上記主面上にソース電極
とベース電極とが独立して設けられ、Ｎ型基体の反対主
面上にはドレイン電極が設けられているものである。
を簡単に説明すれば下記のとおりであろうすなわち、Ｎ
型半導体基体の一主表面に絶縁ゲート電啄Ｃ１２重拡散
によるＰ型ベースおよびＮ＋型ソースを有するＮチャネ
ル縦型ＭＯ８ＦＥＴにおいて、上記主面上にソース電極
とベース電極とが独立して設けられ、Ｎ型基体の反対主
面上にはドレイン電極が設けられているものである。
上記した手段によれば、降伏現象等によりチャネル近傍
で発生した正孔はＰ型ベース領域を通りベース電極へ到
達する。ペース電位はソース電位に対しθ側に印加する
ためこの正孔電流によるペース電位の上昇はなく寄生バ
イポーラトランジスタは動作しない。
で発生した正孔はＰ型ベース領域を通りベース電極へ到
達する。ペース電位はソース電位に対しθ側に印加する
ためこの正孔電流によるペース電位の上昇はなく寄生バ
イポーラトランジスタは動作しない。
一方、しきい電圧のばらつきにより並列動作時にドレイ
ン電流値が異なる状態において、電流検出素子（モノリ
シックの場合ソース抵抗あるいは並列接続のＭＯＳＦＥ
Ｔによるオン抵抗）によりベース電極へ帰還をかけるこ
とができる。それによってしきい電圧を一定にできドレ
イン電流値のばらつきを押えることができる。
ン電流値が異なる状態において、電流検出素子（モノリ
シックの場合ソース抵抗あるいは並列接続のＭＯＳＦＥ
Ｔによるオン抵抗）によりベース電極へ帰還をかけるこ
とができる。それによってしきい電圧を一定にできドレ
イン電流値のばらつきを押えることができる。
第２図は本発明の一実施例を示すものであって、ソース
電極６からベース電極７を分離した形態を示す断面図で
ある。このベース電極はプロセス上ソース電極と同時に
形成され工程は増えないが、ユニットセル面積は同時マ
スクルールを適用すると約４倍に増大する。
電極６からベース電極７を分離した形態を示す断面図で
ある。このベース電極はプロセス上ソース電極と同時に
形成され工程は増えないが、ユニットセル面積は同時マ
スクルールを適用すると約４倍に増大する。
第３図は多結晶半導体の積み上げ層８，９を設けること
によりユニットセルの増大を押える構造を示す。この積
み上げ層はソース層と同じ導電型（Ｎ型）の８と１ベ一
ス層と同じ逆導電型（Ｐ型）の９から形成される。この
間のＰＮ接合耐圧は２〜５■あればよく通常の多結晶シ
リコンを適用したＰＮ接合で十分である。またシリコン
基板の接合との合せは互いに一部が接触していればベー
ス電極がソース電“極に対し低電位にあるためにＰＮ接
合が逆方向となり電流は流れることはない。
によりユニットセルの増大を押える構造を示す。この積
み上げ層はソース層と同じ導電型（Ｎ型）の８と１ベ一
ス層と同じ逆導電型（Ｐ型）の９から形成される。この
間のＰＮ接合耐圧は２〜５■あればよく通常の多結晶シ
リコンを適用したＰＮ接合で十分である。またシリコン
基板の接合との合せは互いに一部が接触していればベー
ス電極がソース電“極に対し低電位にあるためにＰＮ接
合が逆方向となり電流は流れることはない。
第４図はさらにユニットセル面積を低減するために、ゲ
ート電極４の端を側壁１０Ｗ４造とした。
ート電極４の端を側壁１０Ｗ４造とした。
この結果、第１図に示！、た従来構造と比ベニニットセ
ルな増加させることな（ベース電極を形成できる。
ルな増加させることな（ベース電極を形成できる。
ベース電極を設けた素子の等何回路を第６図に示す。こ
れにより内蔵ダイオードはソースから分離し、ドレイン
・ベース間に配置される。
れにより内蔵ダイオードはソースから分離し、ドレイン
・ベース間に配置される。
第７図はベース電極に負の電圧を与えるための基本回路
であり、具体的には第８図のように負電源にＳＵＢ端子
を接続することでゲート電位の変動に対し一定の差をも
つ負の電荷をベースに与えることができる。
であり、具体的には第８図のように負電源にＳＵＢ端子
を接続することでゲート電位の変動に対し一定の差をも
つ負の電荷をベースに与えることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更ａ
Ｊ能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更ａ
Ｊ能であることはいうまでもない。
本発明によれば、ベース電位をソースから分離すること
により、従来のＭＯＳＦＥＴの機能の他に、次の機能を
あらたに追加できる。（１）ソース電位に対し、一定の
（１〜２Ｖ）の負電位を定常的に印加することにより、
寄生バイポーラトランジスタの動作を抑制でき、ＭＯＳ
ＦＥＴの破壊耐量を大幅に向上できる。（２）ゲート電
位に対し並列動作時の個々のＭＯＳＦＥＴのしきい電圧
によるドレイン電流の変動をベース電位に帰還をかける
ことにより、それぞれのＭＯＳＦＥＴのみかけ上のしき
い電圧を一定にでき、並列動作が容易になる。
により、従来のＭＯＳＦＥＴの機能の他に、次の機能を
あらたに追加できる。（１）ソース電位に対し、一定の
（１〜２Ｖ）の負電位を定常的に印加することにより、
寄生バイポーラトランジスタの動作を抑制でき、ＭＯＳ
ＦＥＴの破壊耐量を大幅に向上できる。（２）ゲート電
位に対し並列動作時の個々のＭＯＳＦＥＴのしきい電圧
によるドレイン電流の変動をベース電位に帰還をかける
ことにより、それぞれのＭＯＳＦＥＴのみかけ上のしき
い電圧を一定にでき、並列動作が容易になる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、パワーＭＯ８ＦＥＴにおいて、低しきい電圧
化、しきい電圧のばらつき抑制、破壊耐量が向上する。
化、しきい電圧のばらつき抑制、破壊耐量が向上する。
第１図は縦型ＭＯ３ＦＥＴの従来例を示す縦断面図であ
る。 第２図乃至第４図は本発明の一実施例を示し、このうち
第２図はベース電極を分離した縦型ＭＯ８ＦＥＴの縦断
面図、第３図は積み上げ多結晶層をもつベース電極を分
離した縦型ＭＯ８ＦＥＴの縦断面図、第４図は側壁構造
をもつベース電極を分離した縦型ＭＯ８ＦＥＴの縦断面
図である。 第５図は第１図の縦型ＭＯ８ＦＥＴに対応する等価回路
図である。 第６図は第２図乃至第４図に示されるベース電極を分離
した縦型ＭＯ８ＦＥＴの等価回路図である。 第７図及び第８図は本発明を応用した回路例を示す回路
図であるっ １・・・チャネル部、２・・・ソース拡散層、３・・・
ベース（基板）拡散層、４・・・絶縁ゲート電極、５・
・・層間絶縁膜、６・・・ソース電極、７・・・ベース
電極、８・・・積み上げ多結晶シリコン電極、９・・・
側壁部。 第４図 第 ５ 図 第 ６ 図
る。 第２図乃至第４図は本発明の一実施例を示し、このうち
第２図はベース電極を分離した縦型ＭＯ８ＦＥＴの縦断
面図、第３図は積み上げ多結晶層をもつベース電極を分
離した縦型ＭＯ８ＦＥＴの縦断面図、第４図は側壁構造
をもつベース電極を分離した縦型ＭＯ８ＦＥＴの縦断面
図である。 第５図は第１図の縦型ＭＯ８ＦＥＴに対応する等価回路
図である。 第６図は第２図乃至第４図に示されるベース電極を分離
した縦型ＭＯ８ＦＥＴの等価回路図である。 第７図及び第８図は本発明を応用した回路例を示す回路
図であるっ １・・・チャネル部、２・・・ソース拡散層、３・・・
ベース（基板）拡散層、４・・・絶縁ゲート電極、５・
・・層間絶縁膜、６・・・ソース電極、７・・・ベース
電極、８・・・積み上げ多結晶シリコン電極、９・・・
側壁部。 第４図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主表面に絶縁ゲートと、２重拡散に
よるベース拡散層及びソース拡散層とを有する縦型ＭＯ
ＳＦＥＴであって、上記主面上にゲート電極、ソース電
極及びベース電極が配設され、反対主面上にドレイン電
極が設けられたことを特徴とする縦型ＭＯＳＦＥＴ。 ２、特許請求の範囲第１項に記載の縦型ＭＯＳＦＥＴに
おいて、ベース電極はソース電極と独立して任意の電圧
を印加できる。 ３、特許請求の範囲第２項に記載の縦型ＭＯＳＦＥＴに
おいて、ソース電極とベース電極は多結晶半導体からな
り、ｐｎ接合を介して互いに独立する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292011A JPH01134974A (ja) | 1987-11-20 | 1987-11-20 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292011A JPH01134974A (ja) | 1987-11-20 | 1987-11-20 | 縦型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134974A true JPH01134974A (ja) | 1989-05-26 |
Family
ID=17776370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292011A Pending JPH01134974A (ja) | 1987-11-20 | 1987-11-20 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696396A (en) * | 1993-11-12 | 1997-12-09 | Nippondenso Co., Ltd. | Semiconductor device including vertical MOSFET structure with suppressed parasitic diode operation |
| CN114068675A (zh) * | 2021-11-16 | 2022-02-18 | 大连海事大学 | 一种双极分裂栅增强型功率晶体管 |
-
1987
- 1987-11-20 JP JP62292011A patent/JPH01134974A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696396A (en) * | 1993-11-12 | 1997-12-09 | Nippondenso Co., Ltd. | Semiconductor device including vertical MOSFET structure with suppressed parasitic diode operation |
| CN114068675A (zh) * | 2021-11-16 | 2022-02-18 | 大连海事大学 | 一种双极分裂栅增强型功率晶体管 |
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