JPS63244777A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
- H—ELECTRICITY
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、大電力用のＭＯＳ型電界効果トランジスタ
（ＭＯＳＦＥＴと記す）に関する。
（ＭＯＳＦＥＴと記す）に関する。
（従来技術）
一般に、大電力用のＭＯＳ型ＦＥＴとしては、二重拡散
形ＭＯＳＦＥＴ （以下、Ｄ−ＭＯＳＦＥＴと記す）が
使用されている。
形ＭＯＳＦＥＴ （以下、Ｄ−ＭＯＳＦＥＴと記す）が
使用されている。
第４図は代表的なり−ＭＯＳＦＥＴの構成を示す断面図
である。同図において、１１はＮ÷形形部濃度シリコン
基板１２はＮ−形低濃度シリコンエピタキシャル層であ
り、これらシリコン基板１１とエピタキシャル層１２に
よってＭＯＳ Ｆ ＥＴのドレイン領域が形成されてい
る。そして、１３はドレイン電極である。次に、上記Ｎ
−形低濃度エビタキシャル層１２の表面領域には、Ｐ形
不純物拡散領域１４が形成されている。また、このＰ形
不純物拡散領域１４の表面領域には、Ｎ十形不純物拡散
領域１５が形成されている。ここで、Ｐ形不純物拡散領
域４は、チャンネル部ベース領域を成し、Ｎ十形不純物
領域１５は、ソース領域を構成している。さらに、Ｎ−
形低濃度エビタキシャル１８１２とＰ形不純物拡散領域
１４の上には、Ｎ形不純物拡散領域１５の一部表面上ま
で延在するゲート絶縁膜１６とそれを介したゲート電極
１７が形成されている。そしてまた、ゲート電極１７上
には層間絶縁膜１８、ソース電極１９が重ねて形成され
、ソース電１ｆ！１９はＮ形不純物拡散領域１５ととも
にＰ形不純物拡散領域１４にも接続されている。
である。同図において、１１はＮ÷形形部濃度シリコン
基板１２はＮ−形低濃度シリコンエピタキシャル層であ
り、これらシリコン基板１１とエピタキシャル層１２に
よってＭＯＳ Ｆ ＥＴのドレイン領域が形成されてい
る。そして、１３はドレイン電極である。次に、上記Ｎ
−形低濃度エビタキシャル層１２の表面領域には、Ｐ形
不純物拡散領域１４が形成されている。また、このＰ形
不純物拡散領域１４の表面領域には、Ｎ十形不純物拡散
領域１５が形成されている。ここで、Ｐ形不純物拡散領
域４は、チャンネル部ベース領域を成し、Ｎ十形不純物
領域１５は、ソース領域を構成している。さらに、Ｎ−
形低濃度エビタキシャル１８１２とＰ形不純物拡散領域
１４の上には、Ｎ形不純物拡散領域１５の一部表面上ま
で延在するゲート絶縁膜１６とそれを介したゲート電極
１７が形成されている。そしてまた、ゲート電極１７上
には層間絶縁膜１８、ソース電極１９が重ねて形成され
、ソース電１ｆ！１９はＮ形不純物拡散領域１５ととも
にＰ形不純物拡散領域１４にも接続されている。
上記のような構成のＤ−ＭＯＳＦＥＴの等何回路を第５
図に示す。同図において、ドレインＷｔ極りは第１図の
Ｎ十形高濃度シリコン基板１１およびＮ−形低濃度エビ
タキシャル層１２に対応する。
図に示す。同図において、ドレインＷｔ極りは第１図の
Ｎ十形高濃度シリコン基板１１およびＮ−形低濃度エビ
タキシャル層１２に対応する。
また、ソース電極Ｓ ｔ、ｔ Ｎ十形不純物拡散領域１
５に対応する。さらに、ゲート電極Ｇはゲート電極１７
に対応する。そして、第５図のダイオードＤ１は、第４
図のＰ形不純物拡散領域１４をアノードとし、Ｎ−形低
濃度シリコンエピタキシャル層１２をカソードとして形
成される。
５に対応する。さらに、ゲート電極Ｇはゲート電極１７
に対応する。そして、第５図のダイオードＤ１は、第４
図のＰ形不純物拡散領域１４をアノードとし、Ｎ−形低
濃度シリコンエピタキシャル層１２をカソードとして形
成される。
ところで、大電力用ＭＯＳ型ＦＥＴは、バイポーラトラ
ンジスタよりも高速動作を要求されるような分野に広く
用いられるようになっている。その１つとして、例えば
モータのような誘導性の負荷のドライブがある。
ンジスタよりも高速動作を要求されるような分野に広く
用いられるようになっている。その１つとして、例えば
モータのような誘導性の負荷のドライブがある。
しかし、このような誘導性のものを負荷にした場合Ｄ−
ＭＯＳＦＥＴにスイッチング動作を行なわせると、寄生
バイポーラトランジスタが動作し、素子破壊に到ること
がある。
ＭＯＳＦＥＴにスイッチング動作を行なわせると、寄生
バイポーラトランジスタが動作し、素子破壊に到ること
がある。
これを第６図を用いて説明する。同図は寄生バイポーラ
トランジスタが存在する部分を示すものである。なお、
第６図では各領域を示す符号を第４図と同じにしである
。この第５図に示す如く、Ｎ″″形低濃度シリコンエピ
タキシャル層１２は奇生トランジスタのコレクタに相当
し、Ｎ十形不純物拡散領域１５はエミッタに相当し、チ
ャンネル部ベース領域４はベースに相当する。さらに、
Ｐ形不純部物拡散領域１４の拡散抵抗Ｒ８により、寄生
バイポーラトランジスタのベース、エミッタが接続され
る。
トランジスタが存在する部分を示すものである。なお、
第６図では各領域を示す符号を第４図と同じにしである
。この第５図に示す如く、Ｎ″″形低濃度シリコンエピ
タキシャル層１２は奇生トランジスタのコレクタに相当
し、Ｎ十形不純物拡散領域１５はエミッタに相当し、チ
ャンネル部ベース領域４はベースに相当する。さらに、
Ｐ形不純部物拡散領域１４の拡散抵抗Ｒ８により、寄生
バイポーラトランジスタのベース、エミッタが接続され
る。
このような寄生バイポーラトランジスタが動作するのは
、負荷電圧、負荷電流の急激な変化によりＰ形不純物拡
散領域１４に電流が流れ、奇生バイポーラトランジスタ
のベース、エミッタ間に電圧を生じさせるためである。
、負荷電圧、負荷電流の急激な変化によりＰ形不純物拡
散領域１４に電流が流れ、奇生バイポーラトランジスタ
のベース、エミッタ間に電圧を生じさせるためである。
従来は、この寄生トランジスタが動作するのを防ぐため
に、第６図に示すＰ形不純物拡散領域１４の濃度を高く
し、寄生トランジスタのゲインを下げている。
に、第６図に示すＰ形不純物拡散領域１４の濃度を高く
し、寄生トランジスタのゲインを下げている。
しかし、この方法では、チャンネルを形成するＰ形不純
物拡散領域１４の濃度が高くなるため、チャンネル部分
の濃度も高くなり、ゲートしきい値電圧の制御が困難と
なってしまう。
物拡散領域１４の濃度が高くなるため、チャンネル部分
の濃度も高くなり、ゲートしきい値電圧の制御が困難と
なってしまう。
（発明が解決しようとする問題点）
以上述べたように、誘導性負荷時に寄生バイポーラトラ
ンジスタが動作することによる素子破壊を防ぐように構
成された従来のＤ−ＭＯＳＦＥＴにおいては、ゲートし
きい値電圧の制御が困難であるという問題があった。
ンジスタが動作することによる素子破壊を防ぐように構
成された従来のＤ−ＭＯＳＦＥＴにおいては、ゲートし
きい値電圧の制御が困難であるという問題があった。
そこでこの発明は、ゲートしきい値電圧の制御の困難化
を招くことなく、寄生バイポーラトランジスタが動作す
ることによる素子破壊を防止することが可能なＭＯＳ形
ＦＥＴを提供することを目的とする。
を招くことなく、寄生バイポーラトランジスタが動作す
ることによる素子破壊を防止することが可能なＭＯＳ形
ＦＥＴを提供することを目的とする。
〔発明の構成］
（問題点を解決するための手段）
上記目的を達成するためにこの発明は、ソース領域を低
濃度拡散層と金属層とのショットキー接合によって形成
するようにしたものである。
濃度拡散層と金属層とのショットキー接合によって形成
するようにしたものである。
（作 用）
このように構成することにより、寄生バイポーラトラン
ジスタのエミッタ注入効率が低くなるので、このトラン
ジスタが動作しにくくなる。これにより、ゲートしきい
値電圧の制御の困難化を招くことな（、寄生バイポーラ
トランジスタが動作することによる素子破壊を防止する
ことができる。
ジスタのエミッタ注入効率が低くなるので、このトラン
ジスタが動作しにくくなる。これにより、ゲートしきい
値電圧の制御の困難化を招くことな（、寄生バイポーラ
トランジスタが動作することによる素子破壊を防止する
ことができる。
（実施例）
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第１図は一実施例の構成を示す断面図である。
なお、第１図において、先の第４図と同一符号を付して
詳細な説明を省略する。
詳細な説明を省略する。
第１図において、上記Ｐ形不純物拡散領域１４の表面領
域には、Ｎ形低濃度不純物拡散領域２１とＰ十形高濃度
不純物拡散領域２２が形成されている。ここで、Ｎ形低
濃度不純物拡散領域２１は、先の第４図に示すＮ形不純
物拡散領域１５よりも薄く、かつ低濃度に設定されてい
る。また、ｐ＋十形高濃度不純物拡散領域２２Ｐ形不純
物拡散領域１４とソース電極１９との接合部に形成され
ている。
域には、Ｎ形低濃度不純物拡散領域２１とＰ十形高濃度
不純物拡散領域２２が形成されている。ここで、Ｎ形低
濃度不純物拡散領域２１は、先の第４図に示すＮ形不純
物拡散領域１５よりも薄く、かつ低濃度に設定されてい
る。また、ｐ＋十形高濃度不純物拡散領域２２Ｐ形不純
物拡散領域１４とソース電極１９との接合部に形成され
ている。
上記Ｎ形低濃度不純物拡散領域２１と上記ｐ＋形形部濃
度不純物拡散領域２の上には、例えば白金シリサイドに
よる金属２３が形成されている。
度不純物拡散領域２の上には、例えば白金シリサイドに
よる金属２３が形成されている。
これにより、ソース領域は、先の第４図の構成と違って
、金属層２３とＮ形低濃度不純物拡散領域２１とのショ
ットキー接合構造として与えられる。
、金属層２３とＮ形低濃度不純物拡散領域２１とのショ
ットキー接合構造として与えられる。
上記ゲート電極１７は例えばポリシリコンによって形成
されている。そして、このゲート電極１７の上にも、例
えば白金シリサイドによる金属層２４が形成されている
。
されている。そして、このゲート電極１７の上にも、例
えば白金シリサイドによる金属層２４が形成されている
。
ここで、上述したＤ−ＭＯＳＦＥＴの製造方法の一例を
第２図（ａ）、（ｂ）を参照しながら説明する。第２図
（ａ ）は、Ｐ形不純物拡散領域１４、Ｎ形低濃度不純
物拡散領域２１並びにｐ＋十形高濃度不純物拡散領域２
２拡散によって形成された状態を示す。ここで、Ｐ形不
純物拡散領域１４及びＮ形低濃度不純物拡散領域２２は
、ゲート電極１７をマスクにして形成される。この場合
、Ｎ形低濃度不純物拡散領域２１の表面濃度は、１０１
８〜１０１Ｔα°３程度に設定され、Ｐ十形高濃度不純
物拡散領域２２の表面濃度は１０１！＋１゛３に設定さ
れている。
第２図（ａ）、（ｂ）を参照しながら説明する。第２図
（ａ ）は、Ｐ形不純物拡散領域１４、Ｎ形低濃度不純
物拡散領域２１並びにｐ＋十形高濃度不純物拡散領域２
２拡散によって形成された状態を示す。ここで、Ｐ形不
純物拡散領域１４及びＮ形低濃度不純物拡散領域２２は
、ゲート電極１７をマスクにして形成される。この場合
、Ｎ形低濃度不純物拡散領域２１の表面濃度は、１０１
８〜１０１Ｔα°３程度に設定され、Ｐ十形高濃度不純
物拡散領域２２の表面濃度は１０１！＋１゛３に設定さ
れている。
第２図（ｂ ）は、ゲート電極１７及びＮ形低濃度不純
物拡散領域２１、Ｐ十形高濃度不純物拡散領域２２に金
属層２３．２４を形成した状態を示す。この時、白金シ
リサイドを拡散することにより、ベース・ドレイン間に
内蔵されるダイオードＤ１のライフタイムキラーとし、
高速フリーホイールダイオードを形成することができる
。その後、層間絶縁膜１８（第１図参照）を気相成長さ
せ、コンタクトホールを形成する。最後に、ソース電極
１９を形成することにより第１図のような状態になる。
物拡散領域２１、Ｐ十形高濃度不純物拡散領域２２に金
属層２３．２４を形成した状態を示す。この時、白金シ
リサイドを拡散することにより、ベース・ドレイン間に
内蔵されるダイオードＤ１のライフタイムキラーとし、
高速フリーホイールダイオードを形成することができる
。その後、層間絶縁膜１８（第１図参照）を気相成長さ
せ、コンタクトホールを形成する。最後に、ソース電極
１９を形成することにより第１図のような状態になる。
以上説明したＤ−ＭＯＳＦＥＴの等価回路を第３図に示
す。図において、Ｄ２は、Ｎ形低濃度不純物拡散領域２
１とシリサイド２３によって形成されるショットキーダ
イオードである。
す。図において、Ｄ２は、Ｎ形低濃度不純物拡散領域２
１とシリサイド２３によって形成されるショットキーダ
イオードである。
以上詳述したようにこの実施例は、ソース領域をＮ形低
濃度不純物拡散領域２１と金属！！２３とのショットキ
ー接合として構成するようにしたものである。このよう
な構成によれば寄生バイポーラトランジスタのエミッタ
注入効率が低（なり１、このトランジスタが動作しにく
くなる。したがって、この実施例では、ゲートしきい値
電圧の制御を何ら困難にすることなく、寄生バイポーラ
トランジスタが動作することによる素子破壊を防ぐこと
ができる。
濃度不純物拡散領域２１と金属！！２３とのショットキ
ー接合として構成するようにしたものである。このよう
な構成によれば寄生バイポーラトランジスタのエミッタ
注入効率が低（なり１、このトランジスタが動作しにく
くなる。したがって、この実施例では、ゲートしきい値
電圧の制御を何ら困難にすることなく、寄生バイポーラ
トランジスタが動作することによる素子破壊を防ぐこと
ができる。
また、この実施例では、ショットキーバリアの材料に白
金シリサイドを用いているので、ベース・ドレイン間に
内蔵されるダイオードＤ２を同時に高速フリーホイール
ダイオード化することができる。
金シリサイドを用いているので、ベース・ドレイン間に
内蔵されるダイオードＤ２を同時に高速フリーホイール
ダイオード化することができる。
また、同一工程でゲート電極１７を白金シリサイド化す
ることによりゲート抵抗を小さくし、スツチングタイム
ロスを小さくすることができる。
ることによりゲート抵抗を小さくし、スツチングタイム
ロスを小さくすることができる。
以上から、この実施例によれば、従来の一般の大電力用
ＭＯＳＦＥＴに比べ、ＭＯＳＦＥＴ、内蔵ダイオードと
もに高速で、誘導負荷に対しても破壊しにくい大電力用
ＭＯＳＦＥＴを提供することができる。
ＭＯＳＦＥＴに比べ、ＭＯＳＦＥＴ、内蔵ダイオードと
もに高速で、誘導負荷に対しても破壊しにくい大電力用
ＭＯＳＦＥＴを提供することができる。
以上この発明の一実施例を詳細に説明したが、この発明
はこのような実施例に限定されるものではなく、他にも
発明の要旨を逸脱しない範囲で種々様々変形実施可能な
ことは勿論である。
はこのような実施例に限定されるものではなく、他にも
発明の要旨を逸脱しない範囲で種々様々変形実施可能な
ことは勿論である。
［発明の効果］
以上詳述したようにこの発明によれば、ゲートしきい値
電圧の制御の困難化を招くことなく、寄生バイポーラト
ランジスタが動作することによる素子破壊を防ぐことが
でき、破壊耐量が極めて大きいＭＯＳＦＥＴを提供する
ことができる。
電圧の制御の困難化を招くことなく、寄生バイポーラト
ランジスタが動作することによる素子破壊を防ぐことが
でき、破壊耐量が極めて大きいＭＯＳＦＥＴを提供する
ことができる。
第１図はこの発明の一実施例の構成を示す断面図、第２
図は第１図に示す半導体装置の製造工程の一例を説明す
るために示す断面図、第３図は第１図に示す半導体装置
の等価回路を示す回路図、第４図は従来のＤ−ＭＯＳＦ
ＥＴの構造を示す断面図、第５図は第４図に示すＤ−Ｍ
ＯＳＦＥＴの等価回路を示す回路図、第６図は第４図に
示すＤ−ＭＯＳＦＥＴの問題を説明するための断面図で
ある。 １１・・・Ｎ十形高濃度シリコン基板、１２・・・Ｎ−
形低濃度シリコンエビタキシャル層、１３・・・ドレイ
ン電極、１４・・・Ｐ形不純物拡散領域、１６・・・ゲ
ート絶縁膜、１７・・・ゲート絶縁膜、１８・・・層間
絶縁膜、１９・・・ソース電極、２１・・・Ｎ形低濃度
不純物拡散領域、２２・・・Ｐ十形高濃度不純物拡散領
域、２３・・・金属層、２４・・・金属層。 Ｊ 第１図 第２図 ｌ／＆３図 第４図 す 第５図 襄６ 殴１
図は第１図に示す半導体装置の製造工程の一例を説明す
るために示す断面図、第３図は第１図に示す半導体装置
の等価回路を示す回路図、第４図は従来のＤ−ＭＯＳＦ
ＥＴの構造を示す断面図、第５図は第４図に示すＤ−Ｍ
ＯＳＦＥＴの等価回路を示す回路図、第６図は第４図に
示すＤ−ＭＯＳＦＥＴの問題を説明するための断面図で
ある。 １１・・・Ｎ十形高濃度シリコン基板、１２・・・Ｎ−
形低濃度シリコンエビタキシャル層、１３・・・ドレイ
ン電極、１４・・・Ｐ形不純物拡散領域、１６・・・ゲ
ート絶縁膜、１７・・・ゲート絶縁膜、１８・・・層間
絶縁膜、１９・・・ソース電極、２１・・・Ｎ形低濃度
不純物拡散領域、２２・・・Ｐ十形高濃度不純物拡散領
域、２３・・・金属層、２４・・・金属層。 Ｊ 第１図 第２図 ｌ／＆３図 第４図 す 第５図 襄６ 殴１
Claims (2)
- （１）第１導電型の半導体領域から成るドレイン領域と
、 このドレイン領域の表面領域に形成された第２導電型の
半導体領域から成るベース領域と、このベース領域の表
面領域に形成された第１導電型の半導体領域から成るソ
ース領域と、 上記ドレイン領域とソース領域との間の上記ベース領域
上にゲート絶縁膜を介して形成されたゲート電極と、 を具備し、上記ソース領域が低濃度拡散層と金属層との
ショットキー接合によつて形成されていることを特徴と
するＭＯＳ型電界効果トランジスタ。 - （２）上記ショットキー接合の金属層として白金シリサ
イドを用いたことを特徴とする特許請求の範囲第１項記
載のＭＯＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7621987A JPS63244777A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7621987A JPS63244777A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244777A true JPS63244777A (ja) | 1988-10-12 |
Family
ID=13599067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7621987A Pending JPS63244777A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244777A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931408A (en) * | 1989-10-13 | 1990-06-05 | Siliconix Incorporated | Method of fabricating a short-channel low voltage DMOS transistor |
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| CN112349765A (zh) * | 2019-08-07 | 2021-02-09 | 株式会社东芝 | 半导体装置及其制造方法 |
-
1987
- 1987-03-31 JP JP7621987A patent/JPS63244777A/ja active Pending
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| US9202891B2 (en) | 2005-06-03 | 2015-12-01 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| US9837525B2 (en) | 2005-06-03 | 2017-12-05 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
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| JP2021027229A (ja) * | 2019-08-07 | 2021-02-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US11705334B2 (en) | 2019-08-07 | 2023-07-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
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