JP2006339516A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006339516A
JP2006339516A JP2005164301A JP2005164301A JP2006339516A JP 2006339516 A JP2006339516 A JP 2006339516A JP 2005164301 A JP2005164301 A JP 2005164301A JP 2005164301 A JP2005164301 A JP 2005164301A JP 2006339516 A JP2006339516 A JP 2006339516A
Authority
JP
Japan
Prior art keywords
source region
source
region
semiconductor substrate
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005164301A
Other languages
English (en)
Inventor
Kenichi Yoshimochi
賢一 吉持
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2005164301A priority Critical patent/JP2006339516A/ja
Priority to CNA2006800160841A priority patent/CN101176210A/zh
Priority to US11/887,102 priority patent/US9202891B2/en
Priority to PCT/JP2006/307565 priority patent/WO2006129423A1/ja
Priority to KR1020077025321A priority patent/KR20080011382A/ko
Priority to EP06731512A priority patent/EP1887631A4/en
Priority to TW095113540A priority patent/TW200705663A/zh
Publication of JP2006339516A publication Critical patent/JP2006339516A/ja
Priority to US14/937,835 priority patent/US9837525B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】動作速度を犠牲にすることなくオン抵抗の低減が可能な構造の半導体装置およびその製造方法を提供する。
【解決手段】この半導体装置は、半導体基板と、この半導体基板にストライプ状に形成された複数本のゲート電極１２と、このゲート電極１２に対して自己整合的に半導体基板に形成された複数本のソース領域１４とを備えている。ゲート電極１２およびソース領域１４は、層間絶縁膜によって覆われ、この層間絶縁膜上にソース電極が形成されている。層間絶縁膜には、ソース領域１４の端部および中間部に、所定の間隔を開けて配置された複数のコンタクト領域２０を規定するコンタクト孔が形成されている。これらのコンタクト孔を介して、前記ソース電極が、ソース領域１４に電気的に接続されている。
【選択図】 図１

Description

この発明は、半導体基板にストライプ状に形成された複数本のソース領域と、このストライプ状のソース領域の間の半導体基板上にストライプ状に形成された複数本のゲート電極とを備えた半導体装置およびその製造方法に関する。
スイッチング電源等に使用される個別素子としてのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）には、高速動作特性および低オン抵抗特性が求められている。高速動作特性は、低容量特性を持つプレーナ型構造によって実現される。
たとえば、下記特許文献１に開示されているプレーナ型構造のＭＯＳＦＥＴは、図５に示すように、Ｎ型半導体基板１上にストライプ状に形成された複数本のゲート電極２と、このゲート電極２に対して自己整合的に二重拡散によって形成したＰ-型ベース層３およびＮ+型ソース層４と、ゲート電極２を覆う層間絶縁膜５と、この層間絶縁膜５上に形成された金属膜からなるソース電極（図示せず）とを備えている。Ｐ-型ベース層３およびＮ+型ソース層４は、ゲート電極２に沿うストライプ状に複数本形成されている。そして、Ｎ+型ソース層４上には、層間絶縁膜５に、ソース層４の長手方向の全長に渡るストライプ状のコンタクト孔７が形成されている。ソース電極は、このコンタクト孔７に入り込んで、ソース層４にオーミック接合されている。
このような構造により、複数本のゲート電極２を共通接続して、このゲート電極２に所定のしきい値電圧以上の電圧を印加すると、ベース層３の表面部分に反転層が形成され、半導体基板１（ドレイン）とソース層４との間が導通する。このようにしてトランジスタ動作が可能となる。
特開平８−３２１６０５号公報
しかし、前記のような構造では、コンタクト孔７の形成はリソグラフィに依存せざるを得ないため、隣り合うゲート電極２間の間隔は、コンタクト孔７の最小寸法と、ゲート電極２およびコンタクト孔７の形成のためのマスク合わせ余裕（マージン）とによる制限を受ける。
そのため、ゲート電極２間の間隔の縮小によるパターンの微細化に限界があり、単位面積当たりのゲート幅（ゲート電極２のソース層４に対向する部分の総延長）の向上を図るうえでの障害となっている。そのため、オン抵抗の低減に限界がある。
一方、ゲート電極２の幅を縮小すれば、単位面積当たりのゲート電極２の本数を増やすことができ、ゲート幅を増加できると考えられるが、これでは、ゲート電極２の抵抗（ゲート抵抗）が高くなり、高速動作が阻害されてしまうという新たな問題が生じる。
そこで、この発明の目的は、動作速度を犠牲にすることなくオン抵抗の低減が可能な構造の半導体装置およびその製造方法を提供することである。
上記の目的を達成するための請求項１記載の発明は、半導体基板と、この半導体基板にストライプ状に形成された複数本のソース領域と、前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜と、この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含むことを特徴とする半導体装置である。
この構成によれば、ソース領域とソース電極との接続のためのコンタクト孔は、ストライプ状のソース領域の全長に渡って形成されているのではなく、ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるように形成されているにすぎない。そのため、コンタクト孔の近傍以外の領域では、コンタクト孔の最小寸法およびコンタクト孔の形成のためのマスク合わせ余裕による制限を受けることなくゲート電極間の間隔の縮小が可能であり、かつ、ゲート電極の幅を狭める必要もない。これにより、パターンの微細化が可能となり、ゲート抵抗の増加を招くことなく、単位面積当たりのゲート幅の増大化できる。これにより、動作速度を犠牲にすることなく、オン抵抗の低減を実現できる。
ソース領域は、半導体基板上にストライプ状に形成されているので、各部は互いに電気的に接続された状態であるから、部分的にソース電極と接していれば、その全体がソース電極に電気的に接続された状態となる。
このソース領域は、必要に応じて、その表面のシリサイド化等によって低抵抗化処理を施したものであることが好ましい。これにより、オン抵抗を一層低減することができる。
請求項２記載の発明は、前記コンタクト孔が、前記ソース領域の長手方向端部に配置されていることを特徴とする請求項１記載の半導体装置である。
この構成によれば、ソース領域の端部でソース電極とのコンタクトをとる構造であるので、半導体基板の中央領域を有効に利用することができる。
コンタクト孔は、ソース領域の長手方向端部のみに配置されていることがより好ましく、これにより、ストライプ状のゲート電極は、より長い領域に渡って、隣接ゲート電極との間隔を狭くでき、かつ、その幅を大きくとることができる。
別の構成として、ソース領域の長手方向中間部の所定位置（たとえば、中央部）のみに、コンタクト孔を設ける構成とすることもできる。
請求項３記載の発明は、前記コンタクト孔が、前記ソース領域の長手方向に間隔を開けて複数個配置されていることを特徴とする請求項１または２記載の半導体装置である。
この構成により、ソース領域とソース電極との間の電気的接続をより確実にすることができる。そして、コンタクト孔間の領域では、十分なゲート電極幅を保持しながら、隣接ゲート電極間の間隔を狭くすることができるから、ゲート抵抗を犠牲にすることなくゲート幅の増大化を図ることができる。
請求項４記載の発明は、前記ゲート電極は、前記コンタクト孔の側方に位置する幅狭部と、この幅狭部よりも広幅に形成された幅広部とを含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。
この構成によれば、ゲート電極は、コンタクト孔の側方部においては、コンタクト孔の最小寸法およびその形成のためのマスク合わせ余裕を考慮したゲート間距離が確保できるように幅狭とされる一方で、その他の部分（好ましくは、コンタクト孔の側方を除く全領域）では、十分なオン抵抗を実現できるだけの幅を確保した幅広部とすることができる。これにより、ソース領域およびソース電極間の電気的接続を確保でき、かつ、ゲート抵抗を犠牲にすることなく隣接ゲート電極間の間隔を縮小して微細化を図り、これにより、ゲート幅の増大を図ることができる。
請求項５記載の発明は、前記ソース領域が、前記ゲート電極に対して自己整合的に形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置である。
この構成によれば、ゲート電極とソース領域とが自己整合的に形成されているので、コンタクト孔の近傍以外の領域では、ゲート電極間の間隔を極限まで微細化することができる。
請求項６記載の発明は、半導体基板上にストライプ状に複数本のゲート電極を形成する工程と、このゲート電極をマスクとして、前記半導体基板に、ストライプ状に複数本のソース領域を形成する工程と、前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程と、この絶縁膜上に、前記コンタクト孔を介して前記ソース領域に電気的に接続されるソース電極を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
この方法によって、請求項１および５記載の構造の半導体装置を作製できる。この製造方法の発明についても、半導体装置の発明と同様な変形を施すことが可能である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る個別半導体素子としてのパワーＭＯＳＦＥＴのゲート電極等の配置を示す図解的な平面図であり、図２は図１の切断面線II−IIでとった断面図であり、図３は図１の切断面線III−IIIでとった断面図である。
このパワーＭＯＳＦＥＴは、Ｎ型半導体基板１１と、このＮ型半導体基板１１上にストライプパターンを成すように形成された複数本のゲート電極１２と、この複数本のゲート電極１２の間の半導体基板１１の表層部に形成され、ストライプパターンをなす複数本のＮ+型ソース領域１４と、このソース領域１４を取り囲むように形成されたＰ-型ベース層１３とを備えている。さらに、このパワーＭＯＳＦＥＴは、半導体基板１１とゲート電極１２との間に介在されたゲート絶縁膜１５と、ゲート電極１２の両側面を覆う絶縁膜からなるサイドウォール１６と、ゲート電極１２等を覆う層間絶縁膜１７と、この層間絶縁膜１７上に配置されたソース電極１８とを備えている。
ゲート電極１２は、たとえば、ポリシリコン膜で形成されており、その表面には、低抵抗化のためのシリサイド層１２Ａが形成されている。また、ソース領域１４の表面には、このソース領域１４全体の低抵抗化のためのシリサイド層１４Ａが形成されている。
ソース領域１４は、隣接する一対のゲート電極１２に跨って形成されており、これらの一対のゲート電極１２の間で、層間絶縁膜１７およびソース電極１８に接している。より具体的に説明すると、長尺形状のソース領域１４は、その両端および中間部に間隔を開けて形成されたコンタクト領域２０を有している。このコンタクト領域２０は、層間絶縁膜１７に離散配置して形成されたコンタクト孔２１によって規定される領域である。すなわち、層間絶縁膜１７には、ソース領域１４の長手方向の端部にコンタクト孔２１が形成され、さらにその中間部においても、長手方向に間隔を開けて複数個のコンタクト孔２１が形成されている。すなわち、コンタクト孔２１は、ソース領域１４の長手方向に関する一部の所定領域（コンタクト領域２０）においてソース領域１４を部分的に露出させる。
このコンタクト孔２１を介して、ソース電極１８が、ソース領域１４に接合されている。コンタクト領域２０の近傍では、ソース領域１４の露出領域幅（ゲート電極１２およびサイドウォール１６からなるゲート構造部によって覆われていない領域の幅）は、その他の部分よりも幅広に形成されている。換言すれば、ゲート電極１２は、コンタクト領域２０の側方の領域に幅狭部１２１を有し、コンタクト領域２０の側方以外の領域に幅広部１２２を有する。むろん、幅広部１２２は、幅狭部１２１よりも幅広に形成されている。
コンタクト領域２０には、ソース領域１４内に、Ｐ-型ベース層１３と接続されたＰ+型層１９が形成されている。このＰ+型層１９は、ソース電極１８と接しており、Ｐ-型ベース層１３の電位の安定化に寄与する。
このような構造のパワーＭＯＳＦＥＴは、複数本のゲート電極１２を共通接続して、このゲート電極１２に所定のしきい値電圧を超える制御電圧を印加することにより、Ｐ-型ベース層１３の表層部（ゲート電極１２の直下部分）に反転層（チャネル）を形成させることができる。これにより、ドレイン領域として機能する半導体基板１１とソース領域１４との間が導通し、半導体基板１１からソース領域１４へとドレイン電流が流れ込む。このドレイン電流は、ソース領域１４を通ってコンタクト領域２０に至り、このコンタクト領域２０からソース電極１８へと流れ込むことになる。
このようにしてストライプ状に形成されたソース領域１４をドレイン電流経路として利用することにより、コンタクト領域２０をソース領域１４の長手方向に関して離散的に配置しながらも、良好なトランジスタ動作が可能となる。
しかも、コンタクト領域２０がソース領域１４の長手方向に関する一部のみを露出するように部分的に形成されているため、コンタクト領域２０の近傍以外の領域では、コンタクト孔２１の形成を考慮することなく、隣接ゲート電極１２間の間隔を短くすることができ、かつ、ゲート電極１２の幅を広く保持することができる。つまり、ゲート電極１２の幅を犠牲にすることなく、ゲート電極１２の間隔を狭めることができ、その結果、高集積化が可能となる。これにより、ゲート抵抗を犠牲にすることなく、単位面積あたりのゲート幅を増大化することができ、低オン抵抗で高速動作が可能なパワーＭＯＳＦＥＴを実現できる。とくに、この実施形態では、ゲート電極１２に対して自己整合的にＰ-型ベース層１３およびＮ+型ソース領域１４を形成しているから、大幅な微細化が可能となり、たとえば、単位面積当たりのオン抵抗を、従来技術の約１／２にできる。
さらに、隣接ゲート電極１２間の距離が短くなることによって、Ｐ-型ベース層１３とＮ型半導体基板１１との接合によって形成される寄生容量を抑制でき、これによっても、高速動作化に寄与することができる。また、ゲート電極１２の幅を広くとることができるので、ゲート電極１２の直下において隣接するＰ-型ベース層１３間の間隔を比較的大きくとることが可能となる。これにより、ＪＦＥＴ抵抗を抑制でき、オン抵抗の低減に寄与することができる。
さらに、この実施形態では、ソース領域１４には、シリサイド層１４Ａを設けてその低抵抗化が図られていることから、ソース領域１４は、ドレイン電流の経路として良好に機能する。これにより、オン抵抗のさらなる低減が図られている。
こうして、一般的には排反事象となる超高速動作および低オン抵抗を両立することがとでき、たとえば、ＤＣ−ＤＣコンバータ等に適用した場合に、その効率を大幅に向上することができる。
また、コンタクト領域２０においては、隣接ゲート電極１２間の距離が十分に保たれていることから、コンタクト孔２１は十分な寸法を有することができるとともに、フォトリソグラフィを利用して、コンタクト孔２１を所望の位置に形成することができる。
図４は、前記パワーＭＯＳＦＥＴの製造工程を説明するための断面図である。まず、図４(a)に示すように、半導体基板１１上に、ゲート絶縁膜（酸化膜）１５およびゲート電極１２がストライプパターンに形成される。これらは、むろん、コンタクト領域２０の側方に対応する幅狭部１２１と、それ以外の幅広部１２２とを備えたパターンである。ゲート絶縁膜１５は、たとえば、膜厚が１００〜１５００Åのシリコン酸化膜からなる。また、ゲート電極１２は、たとえば、膜厚が１０００〜１００００Åポリシリコン膜からなり、幅広部１２２の幅は、たとえば、２．８０μｍ程度である。
次に、ゲート電極１２をマスクとして、自己整合的に、半導体基板１１に対してＰ型不純物が導入され（チャネル拡散）、さらに、同じくゲート電極１２をマスクとして、自己整合的にＮ型不純物が導入され（ソース拡散）、その後に、熱処理が行われる。これにより、Ｐ型不純物およびＮ型不純物が半導体基板１１内で拡散して、Ｐ-型ベース層１３がゲート電極１２間の領域を中心に拡散形成されるとともに、その内方の領域に、Ｎ+型ソース領域１４がゲート電極１２間の領域を中心に拡散形成される。Ｐ-型ベース層１３は、たとえば、半導体基板１１の表面から０．６５μｍの深さまで拡散され、Ｎ+型ソース領域１４は半導体基板１１の表面から０．３５μｍの深さまで拡散される。不純物の拡散距離は、半導体基板１１上のいたる領域で一定であり、したがって、Ｐ-型ベース層１３およびＮ+型ソース領域１４は、ストライプパターンに形成された複数本のゲート電極１２に対して自己整合的なストライプパターンに形成されることになる。
次に、図４(b)に示すように、ゲート電極１２の側壁部にサイドウォール１６が被着形成される。このサイドウォール１６の形成は、たとえば、ＣＶＤ（化学的気相成長）法によって全面に酸化膜（たとえば膜厚２５００Å）を形成した後に、異方性エッチングを行うことによって達成できる。サイドウォール１６の半導体基板１１の表面に沿う方向の幅は、たとえば、０．２０μｍ程度とされる。
次に、図４(c)に示すように、たとえば、スパッタ法によって、Ｔｉ膜２５（たとえば、膜厚１００〜３０００Å）が全面に形成される。この状態で、ランプアニール処理（ＲＴＡ：Rapid Thermal Annealing 。たとえば、６００〜８００℃で３０秒間）を行うと、図４(d)に示すように、ゲート電極１２の表層部がシリサイド化されてＴｉＳｉからなるシリサイド層１２Ａが形成される。これと同時に、ソース領域１４表面のＴｉ膜２５と接している領域がシリサイド化され、ＴｉＳｉからなるシリサイド層１４Ａが形成される。その後は、たとえば、ＮＨ4ＯＨおよびＨ2Ｏ2を用いた選択的エッチングによって、Ｔｉ膜２５（シリサイド層１２Ａ，１４Ａ以外の部分）が除去され、さらに、２回目のランプアニール処理（たとえば、７００〜１０００℃で２０秒間）が行われる。これにより、シリサイド層１２Ａ，１４Ａ（たとえば、層厚０．１５μｍ程度）が完全にシリサイド化される。
その後は、図４(e)に示すように、全面を覆う層間絶縁膜１７（たとえば、膜厚１０００〜１００００Åのシリコン酸化膜）が、たとえば、ＣＶＤ法によって形成される。その後、フォトリソグラフィによって、コンタクト領域２０（図１および図３参照）にコンタクト孔２１が開口され、さらに、層間絶縁膜１７上にソース電極１８（たとえば、アルミニウム）が形成されて、図１〜図３を参照して説明した構造のパワーＭＯＳＦＥＴが得られることになる。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することも可能である。たとえば、前述の実施形態では、コンタクト領域２０がソース領域１４の端部および中間部に設けられた構成について説明したが、コンタクト領域２０をソース領域１４の端部のみに設けたり、中間部のみに設けたりしてもよい。また、個々のソース領域１４に複数個のコンタクト領域２０を設ける必要は必ずしもなく、１つのコンタクト領域２０のみを設けるようにしてもよい。また、前述の実施形態では、Ｎ型半導体基板１を用いてＮチャンネル型のパワーＭＯＳＦＥＴを構成する例について説明したが、各部の導電型をそれぞれ反転した構成として、Ｐチャンネル型のパワーＭＯＳＦＥＴを構成することもできる。さらに前述の実施形態では、ゲート電極１２およびソース領域１４にシリサイド層１２Ａ，１４Ａを形成した例を説明したが、これらのシリサイド層は必ずしも設けなくてもよい。また、前述の実施形態では、パワーＭＯＳＦＥＴに本発明を適用した例について説明したが、この発明は、その他のＭＯＳＦＥＴや、ＭＯＳＦＥＴ以外の素子（たとえば、ＩＧＢＴ等）にも適用可能である。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の一実施形態に係る個別半導体素子としてのパワーＭＯＳＦＥＴのゲート電極等の配置を示す図解的な平面図である。 図１の切断面線II−IIでとった断面図である。 図１の切断面線III−IIIでとった断面図である。 前記パワーＭＯＳＦＥＴの製造工程を説明するための図解的な断面図である。 従来技術に係るパワーＭＯＳＦＥＴの構造を説明するための図解的な断面図である。
符号の説明
１１ Ｎ型半導体基板
１２ ゲート電極
１２Ａ シリサイド層
１３ Ｐ-型ベース層
１４ Ｎ+型ソース領域
１４Ａ シリサイド層
１５ ゲート絶縁膜
１６ サイドウォール
１７ 層間絶縁膜
１８ ソース電極
１９ Ｐ+型層
２０ コンタクト領域
２１ コンタクト孔
２５ Ｔｉ膜
１２１ 幅狭部
１２２ 幅広部

Claims (6)

  1. 半導体基板と、
    この半導体基板にストライプ状に形成された複数本のソース領域と、
    前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
    前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜と、
    この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含むことを特徴とする半導体装置。
  2. 前記コンタクト孔が、前記ソース領域の長手方向端部に配置されていることを特徴とする請求項１記載の半導体装置。
  3. 前記コンタクト孔が、前記ソース領域の長手方向に間隔を開けて複数個配置されていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記ゲート電極は、前記コンタクト孔の側方に位置する幅狭部と、この幅狭部よりも広幅に形成された幅広部とを含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記ソース領域が、前記ゲート電極に対して自己整合的に形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
  6. 半導体基板上にストライプ状に複数本のゲート電極を形成する工程と、
    このゲート電極をマスクとして、前記半導体基板に、ストライプ状に複数本のソース領域を形成する工程と、
    前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程と、
    この絶縁膜上に、前記コンタクト孔を介して前記ソース領域に電気的に接続されるソース電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
JP2005164301A 2005-06-03 2005-06-03 半導体装置およびその製造方法 Pending JP2006339516A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2005164301A JP2006339516A (ja) 2005-06-03 2005-06-03 半導体装置およびその製造方法
CNA2006800160841A CN101176210A (zh) 2005-06-03 2006-04-10 半导体装置及其制造方法
US11/887,102 US9202891B2 (en) 2005-06-03 2006-04-10 Semiconductor device and method for manufacturing same
PCT/JP2006/307565 WO2006129423A1 (ja) 2005-06-03 2006-04-10 半導体装置およびその製造方法
KR1020077025321A KR20080011382A (ko) 2005-06-03 2006-04-10 반도체 장치 및 그 제조 방법
EP06731512A EP1887631A4 (en) 2005-06-03 2006-04-10 SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF
TW095113540A TW200705663A (en) 2005-06-03 2006-04-14 Semiconductor device and production method therefor
US14/937,835 US9837525B2 (en) 2005-06-03 2015-11-10 Semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005164301A JP2006339516A (ja) 2005-06-03 2005-06-03 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006339516A true JP2006339516A (ja) 2006-12-14

Family

ID=37481356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005164301A Pending JP2006339516A (ja) 2005-06-03 2005-06-03 半導体装置およびその製造方法

Country Status (7)

Country Link
US (2) US9202891B2 (ja)
EP (1) EP1887631A4 (ja)
JP (1) JP2006339516A (ja)
KR (1) KR20080011382A (ja)
CN (1) CN101176210A (ja)
TW (1) TW200705663A (ja)
WO (1) WO2006129423A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015038954A (ja) * 2013-07-16 2015-02-26 株式会社東芝 半導体装置
JP2015177074A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2021005610A (ja) * 2019-06-26 2021-01-14 富士電機株式会社 窒化物半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法
US9105715B2 (en) * 2009-04-30 2015-08-11 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
AU2010259022B2 (en) 2009-06-08 2016-05-12 Singulex, Inc. Highly sensitive biomarker panels

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5882574A (ja) * 1981-10-26 1983-05-18 インタ−シル・インコ−ポレ−テツド 電力用電界効果トランジスタ構造物
JPS63244777A (ja) * 1987-03-31 1988-10-12 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JPH01207976A (ja) * 1988-02-15 1989-08-21 Nec Corp 半導体装置
JPH02290077A (ja) * 1989-04-28 1990-11-29 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
JPH05235361A (ja) * 1991-06-26 1993-09-10 Texas Instr Inc <Ti> Ｄｍｏｓトランジスタとその製造法
JPH0955506A (ja) * 1995-02-24 1997-02-25 Motorola Inc 低いオン抵抗を有する縦型ｉｇｆｅｔ構造および方法
US5844277A (en) * 1996-02-20 1998-12-01 Magepower Semiconductor Corp. Power MOSFETs and cell topology
JP2004096067A (ja) * 2002-07-09 2004-03-25 Toshiba Corp 半導体装置及びその製造方法
JP2004273645A (ja) * 2003-03-06 2004-09-30 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2005005438A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 半導体装置およびその製造方法
JP2005064283A (ja) * 2003-08-14 2005-03-10 Sanken Electric Co Ltd 絶縁ゲート型半導体素子およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677452A (en) * 1981-10-26 1987-06-30 Intersil, Inc. Power field-effect transistor structures
US4661374A (en) * 1984-08-07 1987-04-28 Texas Instruments Incorporated Method of making MOS VLSI semiconductor device with metal gate and clad source/drain
US4998151A (en) * 1989-04-13 1991-03-05 General Electric Company Power field effect devices having small cell size and low contact resistance
US5234851A (en) * 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
JPH08321605A (ja) 1995-05-25 1996-12-03 Yokogawa Electric Corp 半導体装置
JPH11204781A (ja) 1998-01-07 1999-07-30 Nec Yamagata Ltd 半導体装置
JP3703643B2 (ja) 1998-12-25 2005-10-05 三菱電機株式会社 半導体装置およびその製造方法
JP2004179277A (ja) 2002-11-26 2004-06-24 New Japan Radio Co Ltd 半導体装置の製造方法
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5882574A (ja) * 1981-10-26 1983-05-18 インタ−シル・インコ−ポレ−テツド 電力用電界効果トランジスタ構造物
JPS63244777A (ja) * 1987-03-31 1988-10-12 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JPH01207976A (ja) * 1988-02-15 1989-08-21 Nec Corp 半導体装置
JPH02290077A (ja) * 1989-04-28 1990-11-29 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
JPH05235361A (ja) * 1991-06-26 1993-09-10 Texas Instr Inc <Ti> Ｄｍｏｓトランジスタとその製造法
JPH0955506A (ja) * 1995-02-24 1997-02-25 Motorola Inc 低いオン抵抗を有する縦型ｉｇｆｅｔ構造および方法
US5844277A (en) * 1996-02-20 1998-12-01 Magepower Semiconductor Corp. Power MOSFETs and cell topology
JP2004096067A (ja) * 2002-07-09 2004-03-25 Toshiba Corp 半導体装置及びその製造方法
JP2004273645A (ja) * 2003-03-06 2004-09-30 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2005005438A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 半導体装置およびその製造方法
JP2005064283A (ja) * 2003-08-14 2005-03-10 Sanken Electric Co Ltd 絶縁ゲート型半導体素子およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015038954A (ja) * 2013-07-16 2015-02-26 株式会社東芝 半導体装置
JP2015177074A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2021005610A (ja) * 2019-06-26 2021-01-14 富士電機株式会社 窒化物半導体装置
JP7379882B2 (ja) 2019-06-26 2023-11-15 富士電機株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
EP1887631A1 (en) 2008-02-13
US20160064542A1 (en) 2016-03-03
WO2006129423A1 (ja) 2006-12-07
US9837525B2 (en) 2017-12-05
EP1887631A4 (en) 2008-08-27
US20090121293A1 (en) 2009-05-14
TW200705663A (en) 2007-02-01
KR20080011382A (ko) 2008-02-04
CN101176210A (zh) 2008-05-07
US9202891B2 (en) 2015-12-01

Similar Documents

Publication Publication Date Title
US7528449B2 (en) Semiconductor device including ESD protective element
KR101438136B1 (ko) 고전압 트랜지스터
JP2009239111A (ja) 半導体装置
US9837525B2 (en) Semiconductor device and method for manufacturing same
JP2006303324A (ja) 半導体装置およびその製造方法
JP5324157B2 (ja) 半導体装置およびその製造方法
JP2009158717A (ja) 縦型電界効果トランジスタ及びその製造方法
JP2006019518A (ja) 横型トレンチｍｏｓｆｅｔ
JP4966351B2 (ja) 半導体装置
JP2006303323A (ja) 半導体装置およびその製造方法
WO2015111218A1 (ja) 半導体装置
US20120126312A1 (en) Vertical dmos-field effect transistor
JP4820899B2 (ja) 半導体装置
JP2009290140A (ja) パワー半導体装置およびパワー半導体装置の製造方法
US10269945B2 (en) Power transistor device
JP2007142041A (ja) 半導体装置
JP2007250780A (ja) 半導体装置
JP4890765B2 (ja) 半導体装置及びその製造方法
JP2001119019A (ja) 半導体装置およびその製造方法
KR102422620B1 (ko) 고전압 반도체 소자 및 제조방법
JP2006120952A (ja) Ｍｉｓ型半導体装置
JP2005302914A (ja) Ｍｏｓ電界効果トランジスタとその製造方法
JP2007115791A (ja) 半導体装置およびその製造方法
JP2005183848A (ja) 縦型ｍｉｓｆｅｔ及びその製造方法
US10475792B2 (en) Power transistor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120516

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120524

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120706