JP4890765B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）等の半導体装置の構造の改良に関する。

シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができ、損失を低減できる材料である。ＳｉＣを用いたパワー半導体素子として、ＪＦＥＴ（接合形電界効果トランジスタ）やＳＩＴ（静電誘導トランジスタ）がある。ＳｉＣの特長を利用したＳＩＴの一例として、特許文献１に開示された縦型トレンチ構造のＳＩＴがある。すなわち、トレンチの底部及び側壁に沿ってゲート領域を形成し、トレンチ内基底部のゲート電極に印加する電圧で、隣接するゲート領域間のチャネルに拡がる空乏層を制御することにより電流をオン／オフするトランジスタである。

特開２００４−１３４５４７号公報（全体）

特許文献１に開示された従来技術では、シリサイド（ Silicide ）化したソース電極がｎ^＋ソース領域の全面に形成されていることと、絶縁用酸化膜の表面がｎ^＋ソース領域の表面より内側にある。ＳｉＣは、Ｓｉほどｎ^＋ソース領域の抵抗を低くすることができないため、シリサイド電極をｎ^＋ソース領域の全面に形成することによって、ソース抵抗を低減させる重要な役割を果たしている。

このソース側の構造は、以下の概略プロセスで形成することができる。トレンチ形成とイオン注入後に活性化熱処理して、ｎ^＋ソース領域とｐゲート領域を形成し、ＣＶＤ（ Chemical Vapor Deposition ）等で酸化膜を全面に成長させ、エッチバックで不要な部分を除去する。Ｎｉ薄膜を全面に形成後に熱処理すると、ＳｉＣ上だけがＮｉシリサイド化するため、セルフアライン（ Self-align ）でシリサイド化したソース電極が形成された後に、Ａｌを全面に形成し、ソース配線とすればよい。

この構造で注意すべきは、酸化膜のエッチバック工程である。ソース領域を完全に露出させるためには酸化膜をオーバーエッチする必要があるため、酸化膜の表面はソース領域の表面より内側になる。ソース抵抗を低く抑えるには、ソース領域を高濃度で、かつ０．２μｍ〜０．３μｍ程度に薄く形成する必要がある。従って、オーバーエッチ量が多いと、酸化膜の表面がソース領域より低くなり、絶縁用酸化膜が薄くなってゲート領域がソース領域側へ露出して、ソース／ゲート間の短絡不良を生ずる懸念がある。

本発明の目的は、トレンチ構造をもつＳｉＣ製の縦型ＪＦＥＴやＳＩＴ等の半導体装置において、そのソース領域とゲート領域間の短絡不良の発生を抑え、信頼性に優れた半導体装置を提供することである。

本発明はその一面において、ドリフト層にトレンチを形成し、このトレンチの底部から側壁に沿ってソース領域に接するまでゲート領域を形成し、トレンチ内基底部にゲート電極を形成しその上に絶縁膜を充填した、いわゆるトレンチ構造をもつＳｉＣ製の半導体装置において、トレンチに充填した前記絶縁膜の表面がソース領域の表面よりも外側になるように前記絶縁膜を形成したことを特徴とする。

本発明は他の一面において、トレンチに充填した前記絶縁膜の表面がソース領域の表面よりも外側になるように前記絶縁膜を形成するとともに、ソース領域の表面に前記絶縁膜の開口部を設け、この開口部において、ソース領域にオーミック接触するソース電極を備えたことを特徴とする。

本発明の望ましい実施態様においては、ソース領域にオーミック接触するソース電極の幅Ｗｏを、ソース領域の幅Ｗｓより狭め、かつ隣接するトレンチ側壁のゲート領域間の間隔（チャネル幅）Ｗｃ以上に形成している。

また、本発明の望ましい実施態様においては、分散して配置された複数のソース領域と、これらのソース領域にそれぞれオーミック接触する複数のソース電極と、これら複数のソース電極に跨って共通に接触するソース配線を備え、ユニットの長手方向における前記ソース配線の端部とソース領域の端部との距離ｄを、ソース配線の厚さＴｓｗの２倍以上（ｄ≧Ｔｓｗ）に形成している。

本発明の望ましい実施態様によれば、トレンチ側壁のゲート領域とソース配線やソース電極の接近を抑制し、ソース／ゲート間の短絡不良を防止することができる。

また、本発明の望ましい実施態様によれば、絶縁開口部において、ソース領域にオーミック接触するソース電極の幅Ｗｏを、ソース領域の幅Ｗｓより狭めることによって、よりソース／ゲート間短絡の危険性を抑制することができる。この場合にも、ソース電極の幅Ｗｓを、隣接するゲート領域間の間隔つまりチャネル幅Ｗｃ以上とすることによって、電流が集中することはなく、十分な信頼性を確保できる。

これらの半導体装置は、実使用における長時間の熱サイクルによって、ソース金属配線が、その長手方向に伸びを生ずることがある。

これに対し、本発明の望ましい実施態様によれば、ソース電極と配線の二層構造とし、ユニットの長手方向におけるソース配線の端部と、ソース領域の端部との距離ｄを、ソース配線の厚さＴｓｗの２倍以上（ｄ≧Ｔｓｗ）に形成した。これにより、ソース配線が熱サイクルで伸びた場合にも、ソース／ゲート配線間の短絡を防止することができ、高信頼性を確保できる。

本発明によるその他の目的と特徴は、以下に述べる実施例の説明で明らかにする。

以下、本発明を実施例により詳細に説明する。

図１は、本発明の第１の実施例によるトレンチ構造をもつＳｉＣ製の縦型ＪＦＥＴを説明する略式斜視図である。図は、バンドギャップが２．０ｅＶ以上の４Ｈ−ＳｉＣ製半導体である。ｎ^＋基板であるドレイン領域１０の一面（図の下方）にドレイン電極２１を形成している。一方、ドレイン領域１０の他面（図の上方）には、低不純物濃度のｎ⁻ドリフト層１４を形成している。このドリフト層１４の他面には、低抵抗のｎ^＋ソース領域１２を形成し、このソース領域１２にはソース電極２２１を形成している。また、ドリフト層１４の他面から複数のトレンチ１５を形成し、これらのトレンチ１５の底部及び側壁に沿ってソース領域１２に到達するように、ドリフト層１４に第２導電型ｐのゲート領域１３を形成し、トレンチ１５内の基底部にゲート電極２３１を配置している。このゲート電極２３１の上部のトレンチ１５内には、絶縁用酸化膜３０を充填している。さらに、前記ソース電極２２１に接続するソース配線２２を形成している。

本実施例では、ｎ^＋基板であるドレイン領域１０上に、エピタキシャル成長によりｎ⁻ドリフト層１４を形成した。濃度は２×１０^１６ｃｍ^−３、厚みは７．５μｍである。続いて、トレンチ１５の底部ならびに側壁部に沿って、Ａｌイオン注入でｐゲート領域１３を形成した。ピーク濃度は１×１０^１８ｃｍ^−２である。隣接するゲート領域１３の間隔、すなわちチャネル幅Ｗｃは、０．５μｍとした。次いで、トレンチ１５内の基底部に、Ｎｉ膜によるゲート電極２３１を形成した。一方、ｎ^＋ソース領域１２は、窒素をイオン注入することで形成した。深さは０．２５μｍ、ピーク濃度は１×１０^１９ｃｍ^−２である。

イオン注入後、熱酸化およびＣＶＤにより、絶縁膜３０を形成し、ｎ^＋ソース領域１２上の酸化膜を除去することによって、絶縁膜の開口部を設けた。

次に、Ｎｉ膜を２０ｎｍの厚さで形成後、リフトオフプロセスによりこの絶縁膜の開口部のソース領域１２の表面にのみ電極を残し、ソース電極２２１とした。引続き、合金化熱処理によりシリサイド化した。その後、Ａｌを２μｍ形成し、共通のソース配線２２とした。同時に、ユニット端部に形成するゲート配線２３にも、同じくＡｌを使用した。

本実施例では、トレンチ１５に充填する絶縁膜３０の表面を、ｎ^＋ソース領域１２の表面よりも外側まで形成し、ソース領域１２上にコンタクト用の開口部を形成した。その後、この開口部において、Ｎｉのシリサイド膜であるソース電極２２１が、ｎ^＋ソース領域１２にオーミック接触するようにした。これにより、絶縁膜３０のオーバーエッチによるゲート領域１３の露出を防止し、ソース／ゲート間の短絡不良が発生することはなくなった。

なお、この図は、判り易くするため、ソース配線２２，ソース電極２２１の長手方向（図の奥行き方向）の寸法を短縮して図示しているが、実際には、図の奥行き方向に細長いｎ^＋ソース領域１２が多数列並んで、多数のユニットが構成されている。また、極めて小さい半導体であるため、他の部分についても、判り易くするため、寸法は正確ではない。

図２は、図１のＡ−Ａ’断面図であり、ソース領域１２の中央部を長手方向に切ったユニットの断面を示す。本実施例では、Ａｌ製のソース配線２２の長手方向の端部と、ユニット長手方向のソース領域１２の端部との距離ｄとして、ソース配線２２の厚さＴｓｗ＝２μｍの２．５倍である５μｍとした。また、ソース配線２２は絶縁膜３０の端部と１μｍだけ重なるように構成した。これにより、実使用による長期間の熱サイクル経過後、Ａｌの形状が変化するものの、ソース配線２２の端部がゲート配線２３と接触することはなく、十分な信頼性を確保できる。

図３は、本発明の第２の実施例によるトレンチ構造をもつＳｉＣ製の縦型ＪＦＥＴを説明する略式斜視図である。この図のＡ−Ａ’断面図は図２と全く同じであるため、図示を省略した。本実施例においては、ｎ^＋ソース領域１２にオーミック接触するソース電極２２１の幅Ｗｏを、ｎ^＋ソース領域１２の幅Ｗｓより狭く、かつ隣接するゲート領域１３間の間隔（チャネル幅）Ｗｃと同等以上とした。すなわち、Ｗｃ≦Ｗｏ＜Ｗｓである。これにより、ゲート／ソース間の短絡が発生することはなく、かつソース電極２２１はチャネルの幅を満たすので、電流集中による信頼性低下の惧れは無く、良好な特性が得られた。

図４は、本発明の第３の実施例によるトレンチ構造をもつＳｉＣ製の縦型ＪＦＥＴを説明する略式斜視図である。

また、図５は図４のＢ−Ｂ’断面図であり、ソース領域１２の中央部を長手方向に切ったユニットの断面を示す。本実施例が、第２の実施例と異る点は、ゲート配線２３をトレンチ底部のゲート電極２３１の表面上に形成したことである。それ以外は第２の実施例と同じである。

この実施例の場合は、ソース配線２２とゲート配線２３が同一平面状にないため、配線間の短絡は、より生じにくい構造となっている。これに加えて、第２の実施例と同様に、間隔ｄを、ソース配線２２の厚さの２．５倍としたことで、ゲート配線２３と接触することはなく、より信頼性を確保することができた。

図６は、本発明によるトレンチ構造をもつＳｉＣ製の縦型ＪＦＥＴを用いた電力変換器を説明する略式回路図である。図において、４１１〜４１３，４２１〜４２３が本発明を適用したＪＦＥＴで、４３１〜４３３，４４１〜４４３がフリーホイルダイオードであり、直流電源４００等の直流回路と、交流負荷４５０等の交流回路との間に接続され、直流／交流間に電力の授受を行う電力変換器を構成している。負荷回路４５０としては、誘導性負荷、容量性負荷、あるいはこれらの組合せ負荷からなる。

本実施例によるＳｉＣ製ＪＦＥＴを使用することで、損失低減という効果だけでなく、最高温度が１７５℃から２００℃を超えるような場合であっても、ヒートシンクなどの冷却系を、Ｓｉ製のＩＧＢＴ，ＭＯＳＦＥＴに比べ１／２以下とすることができた。また、長期間の熱サイクル後もゲート／ソース間が短絡するような不良を生ずることがなく、効率が高く信頼性に優れたシステムを提供することができた。

以上の本発明の実施例によれば、製造過程でゲート／ソース間が短絡することを防ぐことができるため、歩留まりが向上しコストを低減できる。また、長期間の熱サイクル後も電極の断線やゲート／ソース間が短絡することを防ぎ、冷却系及びシステムサイズを小型化できる効果がある。

本発明の第１の実施例によるＳｉＣ縦型ＪＦＥＴを説明する略式斜視図。 図１のＡ−Ａ’断面図。 本発明の第２の実施例によるＳｉＣ縦型ＪＦＥＴを説明する略式斜視図。 本発明の第３の実施例によるＳｉＣ縦型ＪＦＥＴを説明する略式斜視図。 図４のＢ−Ｂ’断面図。 本発明によるＪＦＥＴを用いた電力変換器を説明する略式回路図。

符号の説明

１０…ｎ^＋ドレイン領域、１２…ｎ^＋ソース領域、１３…ｐゲート領域、１４…ｎ⁻ドリフト層、２１…ドレイン電極、２２…ソース配線、２２１…ソース電極、２３…ゲート配線、２３１…ゲート電極、３０…絶縁膜、４００…直流電源、４１１〜４１３，４２１〜４２３…ＪＦＥＴ、４３１〜４３３，４４１〜４４３…フリーホイルダイオード、４５０…交流負荷。

Claims (5)

1. ドリフト層と、
   前記ドリフト層の表面に配置された複数列の第１トレンチ及び第２トレンチと、
   前記ドリフト層の表面に配置され、前記第１トレンチに接して前記第１トレンチを挟むソース領域と、
   前記ドリフト層の表面に、前記第１及び第２トレンチの底部から側壁に沿って配置され、前記ソース領域に接するゲート領域と、
   前記第１及び第２トレンチ内の基底部上に配置されたゲート電極と、
   前記第１及び第２トレンチ内に充填され、かつ、前記ソース領域上にまで配置された絶縁膜と、
   前記ソース領域上の前記絶縁膜を除去した開口部にのみ配置されたソース電極と、
   前記ソース電極と接続され、前記ソース電極の表面に配置されたソース配線とを備え、
   前記第２トレンチは、その側壁が前記ソース領域の端部に沿うように配置され、
   前記第２トレンチの基底部の前記ゲート電極に接続されて表面まで立ち上がるゲート配線を備え、
   前記ソース配線と前記ゲート配線とが前記絶縁膜の表面上で対向する個所における前記ソース配線の端部から、前記第２トレンチの側壁に当接する前記ソース領域の端部までの距離ｄが、前記ソース配線の厚さＴｓｗの２倍以上であることを特徴とする半導体装置。
2. 請求項１において、前記ソース電極は、金属膜又はニッケルシリサイド膜であることを特徴とする半導体装置。
3. 請求項１において、前記ソース電極は、ニッケルシリサイドであり、前記ソース配線は、アルミであることを特徴とする半導体装置。
4. 請求項１において、前記第１トレンチに挟まれたソース電極の幅は、前記第１トレンチに挟まれたソース領域の幅Ｗｓより狭く、かつ、隣接する第１トレンチに配置されたゲート領域間の間隔Ｗｃ以上であることを特徴とする半導体装置。
5. 請求項１において、前記ソース電極と前記ソース配線とはオーミック接続していることを特徴とする半導体装置。

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