JP2692036B2

JP2692036B2 - 静電誘導トランジスタおよびその製造方法

Info

Publication number: JP2692036B2
Application number: JP14517795A
Authority: JP
Inventors: 潤一西澤; 薫本谷; 彰伊藤
Original assignee: 財団法人半導体研究振興会
Priority date: 1995-05-22
Filing date: 1995-05-22
Publication date: 1997-12-17
Anticipated expiration: 2012-12-17
Also published as: JPH08316492A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリセスゲートのような溝
型静電誘導トランジスタおよびその製造方法に関するも
のである。

【０００２】

【従来の技術】図１５乃至図１７は、従来の静電誘導ト
ランジスタ（ＳｔａｔｉｃＩｎｄｕｃｔｉｏｎＴｒａ
ｎｓｉｓｔｏｒ、以下、ＳＩＴという）の構造を示す。
図１５はリセスゲート型のＳＩＴを示し、このＳＩＴ
は、ドレインとなるｎ^＋基板１１０と、前記基板１１０
上に設けられ、チャンネルを形成するｎ⁻層１１１と、
前記ｎ⁻層１１１に設けられた矩形断面形状の溝１１２
と、このような溝１１２の底部に形成されたｐ^＋ゲート
領域１１３と、前記溝１１２の間に位置し、前記ｎ⁻層
１１１に設けられたｎ^＋ソース領域１１４とから構成さ
れている。

【０００３】図１６はサイドゲート型のＳＩＴを示し、
ｐ^＋ゲート領域１１３は溝１１２の底部の両隅にのみ形
成されている。

【０００４】図１７はＶゲート型のＳＩＴを示し、ｐ^＋
ゲート領域１１３はチャンネルを形成するｎ⁻層１１１
に設けられたＶ−型溝１１２の底部に形成されている。

【０００５】前記した構造において、前記ｎ^＋基板１１
０、前記ｎ⁻層１１１および前記ｐ^＋ゲート領域１１３
の不純物濃度は、１０^１８〜１０^２０ｃｍ^−３、１０
^１４ｃｍ^−３程度および１０^１８〜１０^２０ｃｍ^−３に
それぞれ設定されている。

【０００６】このようなＳＩＴは、埋め込みゲート型或
いは表面ゲート型ＳＩＴと同様に、図１８に示されるよ
うに、直線性の良好なドレイン電圧（Ｖｄ）−ドレイン
電流（Ｉｄ）特性を有する。ゲート・ソース間の電圧を
Ｖｇｓとして、Ｖｇｓ＝０のときのドレイン電圧Ｖｄが
例えば１０Ｖとなるドレイン電流をＩｄ_１０とすると
き、ＳＩＴを増幅器、スイッチング回路等に用いるため
には、同一のドレイン電流Ｉｄ_１０に対してドレイン電
圧Ｖｄが小さい、即ち、ドレイン・ソース間の電圧降下
Ｖｄ_ＯＮが小さいことが必要であり、そのためにはピン
チオフが生じる前に所謂ジャストピンチオフ特性或いは
抵抗特性が得られなければならない。

【０００７】しかしながら、前記したようなリセスゲー
ト型、サイドゲート型或いはＶゲート型のＳＩＴにおい
ては、前記ジャストピンチオフ特性を得ることは容易で
なくＶｄ_ＯＮを小さくすることは困難である。

【０００８】また、前記矩形断面形状の溝１１２を形成
する方法として、ＫＯＨ等のアルカリ水溶液を用いたウ
エットエッチング、ＰＣｌ_３ガスを用いたドライエッチ
ングが知られている。一方、前記したようなリセスゲー
ト型ＳＩＴのゲート・ソース間或いはゲート・ドレイン
間の耐圧を向上させるために、前記溝の端部に丸みを付
けたり、溝が多数配列された最も外側の溝に所定の曲率
を有する丸みを設けてゲート領域を形成することが行な
われている。

【０００９】しかしながら、前記ＫＯＨによるエッチン
グ等では、基板の面方位依存性があるために、丸みを付
ける面の方位により（１１１）面を有するシリコンのエ
ッチングのされ方が異なり、サイドエッチングが生じた
り、（１１１）面にほぼ垂直な側壁が面方位により必ず
しも得られない。極端な場合には、垂直ではなく逆テー
パー部（逆メサ部）が形成され、その後の製造プロセス
が困難となる。

【００１０】

【発明が解決しようとする課題】本発明の目的は、ジャ
ストピンチオフ特性および減少したＶｄ_ＯＮを有し、増
幅器、スイッチング回路に適した損失の少ないリセスゲ
ート型ＳＩＴを提供することにある。

【００１１】

【課題を解決するための手段】本発明によるＳＩＴにお
いては、チャンネルを形成するｎ⁻層とｎ^＋ソース領域
との間に前記ｎ⁻層よりも大きい不純物濃度を有するｎ
層を設け、このｎ層に対して溝を形成して前記溝の底部
にｐ^＋ゲート領域を設けると共に、前記ｎ^＋ソース領域
を設けている。即ち、前記溝の底部に設けた前記ｐ^＋ゲ
ート領域を、チャンネルを形成し不純物濃度の大きい前
記ｎ層に配置している。

【００１２】さらに、リセスゲート型ＳＩＴにおいて、
ゲート領域を形成するための（１１１）面を有するシリ
コン層に矩形断面形状の溝を形成する際、ＳＦ_６ガスと
Ｏ_２ガスとを用い、前記シリコン層をドライエッチング
して（１１１）面において＜１１０＞方向或いは＜１１
０＞方向と９０度をなすほぼ平行な辺以外の辺において
も前記（１１１）面に平行な底部を形成している。

【００１３】

【作用】前記ｎ層は前記ｎ⁻層よりも不純物濃度が大き
いので、前記ゲート領域および前記ソース領域間の印加
電圧がゼロにおいても、前記ゲート領域と前記ソース領
域の間には完全に空乏層にならない領域が残る。この空
乏層にならない領域は抵抗となり、完全に空乏層となる
従来のＳＩＴよりＶｄ_ＯＮが低下する。

【００１４】さらに、ゼロゲートバイアスでゲート領域
近傍がほぼ空乏層になると、前記ソース領域およびドレ
イン領域間のチャンネルにおいては、前記ソース領域か
ら真のゲート（両側のゲート領域のほぼ中心をむすぶ直
線と、ソース領域およびドレイン領域のほぼ中心をむす
ぶ直線との交点）の間に電位障壁が生じて、前記ソース
領域と真のゲート間に電子が蓄積される。この電子の蓄
積された部分はソース抵抗となるものの、不純物濃度が
大きいので前記ソース抵抗は小さくなってＶｄ_ＯＮが低
下する。

【００１５】また、ＳＦ_６ガスのみを用いて、（１１
１）面を有するシリコン層をドライエッチングしても、
どの方向にもメサ状にエッチングされるものの、前記Ｓ
Ｆ_６ガスにＯ_２ガスを添加することにより、ほぼ（１１
１）面に垂直な側壁形状と（１１１）面の底部を有する
溝が形成される。

【００１６】

【実施例】図１は本発明の１実施例によるリセスゲート
型ＳＩＴの断面を示す。

【００１７】このＳＩＴは、ドレイン領域となる基板或
いはｎ^＋層１と、該ｎ^＋層１上に設けられ、チャンネル
となる高抵抗のｎ⁻層２と、該ｎ⁻層２上に設けられる
と共に、チャンネルとなり前記ｎ⁻層２よりも不純物濃
度の大きいｎ層３と、該ｎ層３に形成され、チャンネル
を画成するトレンチ或いは溝４と、前記ｎ層３の露出し
た表面に形成された酸化膜５と、前記溝４の底部から前
記酸化膜５を除去した後、前記ｎ層３にｐ−型不純物を
導入して形成したｐ^＋ゲート領域６と、前記ｎ層３に形
成されたｎ^＋ソース領域７と、前記ドレイン領域、前記
ゲート領域および前記ソース領域にそれぞれ設けられた
ドレイン電極８、ゲート電極９およびソース電極１０と
から構成されている。

【００１８】前記ＳＩＴを例えばＵＨＦ帯で動作させる
際には、前記ｎ⁻層２の厚さを６〜３０μｍ、その不純
物濃度を１×１０^１４ｃｍ^−３以下とし、さらに、前記
溝４の深さを１〜１．５μｍとする際には前記ｎ層３の
厚さは２〜３μｍ、その不純物濃度は１×１０^１５ｃｍ
^−３程度にそれぞれ設定される。

【００１９】このような構造のリセスゲート型ＳＩＴは
図２の実線で示されるドレイン・ソース間電圧Ｖｄ−ド
レイン電流Ｉｄ特性を有し、特性（ａ）で示されるジャ
ストピンチオフが生じてピンチオフとなる特性（ｂ）〜
（ｄ）を有する。なお、図２において点線は、図１５で
示され、前記ｎ層３のない従来のリセスゲート型ＳＩＴ
のＶｄ−Ｉｄ特性（ａ´）〜（ｄ´）を示す。

【００２０】また、前記した構造がサイドゲート型およ
びＶゲート型のＳＩＴにも適用できることは明らかであ
る。

【００２１】次に、リセスゲート型ＳＩＴの製造方法を
図３乃至図９により説明する。

【００２２】図３に示されるように、不純物濃度が１×
１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３であり、（１
１１）面或いは（１００）面を有し、厚さが１００〜３
００μｍのｎ^＋シリコン基板２０を用意する。

【００２３】図４に示されるように、ＳｉＣｌ_４とＨ_２
ガスを用いて、前記ｎ^＋基板２０上にｎ⁻層２１と、該
ｎ⁻層２１よりも不純物濃度の大きいｎ層２２を連続し
てエピタキシャル成長により形成する。前記ｎ⁻層２１
の不純物濃度は１×１０^１３ｃｍ^−３であり、その厚さ
は７μｍである。また、前記ｎ層２２を成長させる際に
は、リン（Ｐ）を添加してその不純物濃度を１×１０
^１５ｃｍ^−３とすると共に、その厚さを２μｍとしてい
る。また、前記ｎ⁻層２１にリンのようなｎ型不純物を
拡散してｎ層２２を形成することもできる。

【００２４】図５に示されるように、前記ｎ層２２の表
面にＳｉＯ_２等のマスクを形成した後、ＳＦ_６ガスとＯ
_２ガスを用いたドライエッチング、或いは反応性イオン
エッチングにより前記ｎ層２２に矩形断面形状の溝２３
を形成する。この溝２３の深さと幅はそれぞれ１μｍと
され、また、溝間の間隔は３〜７μｍである。

【００２５】図６に示されるように、前記ｎ層２２の露
出した全表面を酸化させて０．５〜１μｍの厚い酸化膜
（ＳｉＯ_２膜）２４を形成する。しかる後、通常のマス
キング技術を用いて、ドライエッチングにより前記溝２
３の底部から前記酸化膜を除去してその底部のみに開口
部２５を形成する。

【００２６】図７に示されるように、ボロン（Ｂ）によ
る拡散或いはイオン注入により前記開口部２５を通して
前記ｎ層２２の底部にｐ^＋ゲート領域２６を形成する。

【００２７】また、前記ｐ^＋ゲート領域２６を形成する
際、ボロンをドープした多結晶シリコンをＣＶＤ法によ
り０．３μｍ程度の厚さに被着した後、前記酸化膜２４
の表面に形成するゲート電極の集合部とボンディングパ
ッド部を含むようにパターニングする。しかる後、熱処
理してｐ^＋ゲート領域を形成する。

【００２８】図８に示されるように、レジストマスク２
７を介して前記酸化膜２４に開口部を形成した後、リン
（Ｐ）或いは砒素（Ａｓ）を前記ｎ層２２にイオン注入
してｎ^＋ソース領域２８を形成する。

【００２９】図９に示されるように、前記ゲート領域２
６および前記ソース領域２８に電極を形成するため、前
記レジストマスク２７を除去した後、露出したゲートお
よびソース領域表面と前記酸化膜表面に、例えばアルミ
ニウム、アルミニウムーシリコン等を電子ビーム蒸着、
スパッタ法により付着させ、次いで、通常のリソグラフ
ィ技術およびドライエッチングによりソース電極２９お
よびゲート電極３０を形成する。しかる後、前記基板２
０にドレイン電極３１を形成してもよい。

【００３０】また、前記ソース電極２９および前記ゲー
ト電極３０の配置に関し、各ゲート電極３０が各ソース
電極２９を囲むように形成したり、或いは各ソース電極
２９および各ゲート電極３０が相互に平行となるように
形成して、所謂指間（インターディジタル）構造とされ
る。

【００３１】前記リセスゲート型ＳＩＴにおいては、利
得が１（０ｄＢ）となる最高周波数ｆ_ｍａｘが５ＧＨｚ
の高周波特性を有すると共に、前記ｎ層のないｎ⁻層の
みのＳＩＴと同等の性能でジャストピンチオフ特性が得
られ、Ｖｄ_ＯＮを減少させることができる。

【００３２】なお、半導体材料として、Ｓｉの他にＧａ
Ａｓなどの化合物半導体が使用できる。

【００３３】次に、図５において示された矩形断面形状
の溝２３の形成方法について説明する。

【００３４】図１０はＳｉ基板に矩形断面形状の溝を形
成するためのドライエッチング装置４０の概略を示し、
４１は石英製或いは一部に石英窓を設けたステンレス製
の真空容器、４２は下部電極、４３は上部電極、４４は
マスクパターンを有するＳｉ基板、４５は１３．５６Ｍ
Ｈｚの高周波電源、４６は前記下部電極と前記Ｓｉ基板
とを冷却するためのパイプ、７および８はドライエッチ
ング用のガス源、４９および５０は前記ガス源４７、４
８の流量を制御するマスフローコントローラ等の流量
計、５１は前記真空容器４１へのガス配管、５２は真空
計、５３はバタフライバルブ等のバルブ、５４は真空排
気装置である。

【００３５】前記Ｓｉ基板を前記下部電極４２上に載置
した後、前記真空排気装置５４により前記真空容器４１
をほぼ１０^−７Ｔｏｒｒに排気する。しかる後、前記ガ
ス源４７、４８より所定の圧力となるようにそれらの流
量を流量計４９、５０により制御して、高周波電源４５
によりプラズマを発生させてドライエッチングを行な
う。

【００３６】図１１は（１１１）面を有するドライエッ
チングすべきＳｉ基板６０を示す。ここで、四角形のＳ
ＩＴをダイシングする際、＜１１０＞方向を有するオリ
エンテーションフラット即ち劈開方向６１からほぼ（１
１１）面で±５度以内の傾きを含め、（１１１）面から
僅かに傾いた面も（１１１）面と呼ぶ。ＳＩＴのゲート
領域の長手方向をこの面にほぼ合わせれば、マスク合わ
せの基準方向として、或いは基板全面に形成したＳＩＴ
を所望の大きさの四角形に切断する際に、少なくとも四
角のうちの二辺は劈開方向であるので、切断が容易にな
る。図１１において、６２は（１１１）面に形成したマ
スクパターンであり、θは前記マスクパターンの長手方
向に対する＜１１０＞方向からの角度である。

【００３７】図１２は前記（１１１）面のステレオグラ
フを示し、θ＝３０度で＜１´２１´＞方向、θ＝６０
度で＜１´１０＞方向、θ＝９０度で＜２´１１＞方向
となる（なお、１´および２´は便宜的にそれぞれ１お
よび２とは反対方向を表している）。即ち、θ＝９０
度、１８０度、２７０度のとき、＜１１０＞方向とな
る。Ｓｉ基板をパターニングするためのマスクとしてシ
リコン酸化膜、種々のレジスト材料或いはこれらの多層
膜を使用することができる。

【００３８】図１３は溝を形成するためのドライエッチ
ング前の構造を示し、６０はＳｉ基板、６４はＳｉＯ_２
膜で、０．５μｍから１μｍの厚さを有する。６５はエ
ッチング用窓で１〜１０μｍの幅を有する。

【００３９】図１４はＳＦ_６ガスとＯ_２ガスとを用い
て、前記Ｓｉ基板６０をドライエッチングした後の断面
を示し、溝の底部６６はほぼ（１１１）面である。前記
ＳＦ_６ガスとＯ_２ガスの流量はそれぞれ４４．５ｃｃ／
分および１０ｃｃ／分であり、それらの導入圧力は０．
０５〜０．５Ｔｏｒｒである。このような形状は、前記
した１３．５６ＭＨｚの高周波電力が数十ワット程度で
再現性よく得られる。さらに、前記ＳｉＯ_２膜６４直下
でのアンダーエッチを抑制するために、図１０で示され
たように、前記下部電極４２は、例えば、６℃に冷却さ
れる。また、前記（１１１）面２６に垂直な側壁２７は
（１１２）面を有する。

【００４０】一般にドライエッチングにおいて真空容器
内の金属部材からの汚染により、接合の劣化が生じる。
それ故、本発明においては、ドライエッチング後に、シ
リコンをほとんどエッチングしない薬液、例えばＨ_２Ｓ
Ｏ_４、Ｈ_２Ｏ_２およびＨ_２Ｏからなる強酸性水溶液、強
アルカリ性水溶液或いはこれらの混合液を用いて、前記
溝を有する前記基板６０を後処理する。このような処理
により、前記溝の底部に形成されたｐｎ接合は何ら汚染
されず、良好な特性が得られる。

【００４１】

【発明の効果】溝の底部にゲート領域を有するリセスゲ
ート型ＳＩＴにおいて、ｐ^＋ゲート領域の下部からソー
ス領域までの領域を、ドレイン領域側のチャンネル領域
よりも不純物濃度を大きくしているので、容易にジャス
トピンチオフ特性が得られ、Ｖｄ_ＯＮを減少させること
ができ、増幅器、スイッチング回路に適した損失の少な
いＳＩＴを得ることができる。

【００４２】また、（１１１）面を有するシリコン層を
ドライエッチングする際、ＳＦ_６ガスにＯ_２ガスを添加
することにより、どの方向においてもほぼ（１１１）面
に垂直な側壁形状と（１１１）面の底部を有する矩形断
面形状の溝が形成され、前記溝に形成する電極およびこ
の電極から表面への配線が容易に行なわれて、良好な特
性を有するリセスゲート型ＳＩＴが再現性よく形成でき
る。

【図面の簡単な説明】

【図１】本発明によるリセスゲート型ＳＩＴを示す断面
図である。

【図２】本発明によるリセスゲート型ＳＩＴのドレイン
電圧・ドレイン電流特性を示す図である。

【図３】本発明によるリセスゲート型ＳＩＴの製造方法
の第１の工程を示す断面図である。

【図４】本発明によるリセスゲート型ＳＩＴの製造方法
の第２の工程を示す断面図である。

【図５】本発明によるリセスゲート型ＳＩＴの製造方法
の第３の工程を示す断面図である。

【図６】本発明によるリセスゲート型ＳＩＴの製造方法
の第４の工程を示す断面図である。

【図７】本発明によるリセスゲート型ＳＩＴの製造方法
の第５の工程を示す断面図である。

【図８】本発明によるリセスゲート型ＳＩＴの製造方法
の第６の工程を示す断面図である。

【図９】本発明によるリセスゲート型ＳＩＴの製造方法
の第７の工程を示す断面図である。

【図１０】シリコン基板に矩形断面形状の溝を形成する
ためのドライエッチング装置の概略を示す図である。

【図１１】（１１１）面を有するドライエッチングすべ
きシリコン基板を示す平面図である。

【図１２】（１１１）面のステレオグラフを示す図であ
る。

【図１３】シリコン基板をドライエッチングする前の構
造を示す断面図である。

【図１４】シリコン基板をドライエッチングした後の構
造を示す断面図である。

【図１５】従来のリセスゲート型ＳＩＴを示す断面図で
ある。

【図１６】従来のサイドゲート型ＳＩＴを示す断面図で
ある。

【図１７】従来のＶゲート型ＳＩＴを示す断面図であ
る。

【図１８】従来のリセスゲート型ＳＩＴのドレイン電圧
・ドレイン電流特性を示す図である。

【符号の説明】

１…ｎ^＋層、２…ｎ⁻層、３…ｎ層、４…溝、５…酸化
膜、６…ｐ^＋ゲート領域、７…ｎ^＋ソース領域、８…ド
レイン電極、９…ゲート電極１０…ソース電極、２２…ｎ層、２３…矩形断面形状の
溝、２４…酸化膜、２６…ｐ^＋ゲート領域、２８…ｎ^＋
ソース領域、４０…ドライエッチング装置、６０…Ｓｉ
基板

Claims

(57)【特許請求の範囲】

【請求項１】一導電型ドレイン領域と、前記ドレイン
領域に接して設けらたチャンネル構造とを有し、前記チ
ャンネル構造は一導電型ソース領域側で不純物濃度が大
きい一導電型領域を含み、前記ソース領域側より形成し
溝の底部に設けられた不純物濃度の大きい反対導電型ゲ
ート領域が前記チャンネル構造における不純物濃度の大
きい領域に配置されていることを特徴とする静電誘導ト
ランジスタ。
【請求項２】前記チャンネル構造は前記ドレイン領域
に接して設けらた不純物濃度の小さい領域と、前記不純
物濃度の小さい領域より不純物濃度が大きい領域とから
なる請求項１記載の静電誘導トランジスタ。
【請求項３】前記ゲート領域および前記ソース領域間
の印加電圧がゼロの際、前記不純物濃度が大きい領域に
おいて、前記ゲート領域と前記ソース領域の間には空乏
層にならない領域が生じる請求項１記載の静電誘導トラ
ンジスタ。
【請求項４】前記不純物濃度が大きい領域によりジャ
ストピンチオフ特性が形成される請求項１記載の静電誘
導トランジスタ。
【請求項５】ドレイン領域となるｎ^＋層と、前記ｎ^＋
層上に設けられ、チャンネルを形成するためのｎ⁻層
と、前記ｎ⁻層上に設けられ、前記ｎ⁻層より不純物濃
度が大きくチャンネルを形成するためのｎ層と、前記ｎ
層に設けられ、前記チャンネルを実質的に規定するため
の溝と、前記溝の底部に設けられたｐ^＋ゲート領域と、
前記ｐ^＋ゲート領域間に設けられたｎ^＋ソース領域とか
らなる静電誘導トランジスタ。
【請求項６】前記ｎ層によりジャストピンチオフ特性
が形成される請求項５記載の静電誘導トランジスタ。
【請求項７】（ａ）ドレイン領域となる不純物濃度の
大きい一導電型半導体基板を用意し、（ｂ）前記半導体基板上にチャンネルを形成するための
不純物濃度の小さい一導電型の第１半導体層を形成し、（ｃ）前記第１半導体層上に前記チャンネルを形成する
ための前記第１半導体層より不純物濃度の大きい一導電
型の第２半導体層を形成し、（ｄ）前記第２半導体層に溝を形成し、（ｅ）前記溝の底部に不純物濃度の大きい反対導電型ゲ
ート領域を形成し、（ｆ）前記ゲート領域間に不純物濃度の大きい一導電型
ソース領域を形成する工程を含む静電誘導トランジスタ
の製造方法。
【請求項８】前記第２半導体層は（１１１）面を有す
ると共に、前記溝の底部も（１１１）面を有する請求項
７記載の静電誘導トランジスタの製造方法。
【請求項９】前記工程（ｄ）は、ＳＦ_６ガスとＯ_２ガ
スとの混合ガスを用いて、ドライエッチングにより形成
される請求項７記載の静電誘導トランジスタの製造方
法。
【請求項１０】前記第２半導体層に溝を形成した後、
前記溝は、強酸性水溶液、強アルカリ性水溶液或いはこ
れらの混合液を用いて、後処理される請求項７記載の静
電誘導トランジスタの製造方法。
【請求項１１】前記半導体基板は冷却された電極上に
載置され、前記第２半導体層をドライエッチングして前
記溝を形成する請求項９記載の静電誘導トランジスタの
製造方法。