JP4982962B2 - 半導体装置の製造方法 - Google Patents
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Description
ここで、トレンチ開口率を大きく、トレンチの深さを深くすると、トレンチエッチングされたトレンチの体積分のシリコンがトレンチエッチングチャンバ内に発生し、その分多量のエッチング生成物が生成されてしまう。そのエッチング生成物は、多量のパーティクルとして半導体基板上に降り注ぎ、そのパーティクルが半導体基板に付着して不必要な箇所でのエッチングマスクとなり、ブラックシリコンと呼ばれる柱状の突起物の発生が増え問題となっている。ブラックシリコンとは、シリコンのエッチングにより発生した反応生成物であるSiOx等が被エッチング面に堆積し、それがマスクとして作用することによってSiOxの下のシリコンがエッチングされずにエッチングが進み、結果としてトレンチ内に柱状のシリコンが残ることである。
また、高アスペクト比で精度の良いトレンチを形成する技術が提案されている(例えば、特許文献2参照)。
第1導電型のドレイン領域および該ドレイン領域に接し該ドレイン領域より低抵抗の第1導電型ドリフト領域からなる半導体基板と、
該ドリフト領域に形成された複数のトレンチと、
該トレンチの内部にエピタキシャル成長法により埋め込まれた第2導電型埋込領域と、
前記ドリフト領域と前記埋込領域がドリフト領域の表面に対して水平方向に並列かつ周期的に配置された並列pn領域と、
前記埋込領域と接するように前記並列pn層の表面に選択的に形成された第2導電型ウェル領域と、
該ウェル領域の表面に選択的に形成された第1導電型ソース領域と、
該ソース領域と前記ウェル領域および前記ドリフト領域に対向するようにゲート絶縁膜を介して形成されたゲート電極と、
層間絶縁膜によって前記ゲート電極と絶縁され且つ前記ソース領域および前記ウェル領域と電気的に接続されたソース電極と、
前記ドリフト領域とは反対側の前記ドレイン領域の表面に電気的に接するドレイン電極と、を有し、
前記トレンチの幅は2μm以上7μm以下であり、
前記トレンチの深さが40μm以上150μm以下であり、
前記半導体基板の前記ドリフト領域側表面における前記複数のトレンチの開口率が30%以上50%以下である半導体装置の製造方法であって、
前記ドリフト領域の表面にトレンチマスクを選択的に形成する工程と、
前記トレンチマスクの開口部に露出した前記半導体基板の表面を、六フッ化硫黄と、該六フッ化硫黄の流量と略等しい流量の酸素と、前記六フッ化硫黄の流量の略0.5倍の流量の臭化水素を含むエッチングガスを用いて、前記トレンチ側壁に形成される酸化物系の反応生成物の堆積量を制御してエッチングすることによって、サイドエッチングによる前記トレンチ側壁の荒れを抑制するとともに、被エッチング面における前記反応生成物の堆積を抑えて、該堆積反応生成物がエッチングマスクとなってブラックシリコンを形成しないように、前記トレンチを形成する工程と、
前記トレンチ内をフッ酸洗浄して前記反応生成物を除去する工程と、前記洗浄の後にエピタキシャル成長法により前記トレンチ内部に前記埋込領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
このようにすると、SF6、及び、O2の流量を調整することでトレンチ側壁に対するエッチング生成物の堆積量を制御してブラックシリコンの成長を抑えるとともに、トレンチ側壁の荒れを抑制することができるので、半導体基板の表面におけるトレンチ開口率を30%以上50%以下に大きくでき、また、所定のトレンチ側壁角度を有するトレンチの深さを40〜150μmに深くできる高耐圧縦型トレンチ埋込型MOSFETの提供が可能となる。
まず、本発明の実施の形態における高耐圧デバイスについて説明する。図1は、高耐圧デバイスである縦型MOSFETの要部断面模式図である。
RIE装置は、図2に例示するように、コイル37がトレンチエッチングチャンバ36の外周部に巻かれ、このコイル37に対してマッチングボックス33(整合器)を介した第1の高周波電源32が接続されて電源が供給される。トレンチエッチングにおいて、ここで供給された電源を調整することにより、エッチングレートを高くしたい場合、第1の高周波電源32のプラズマソースパワーを高くし、均一性を高くしたい場合、第1の高周波電源32のプラズマソースパワーを低くする。また、トレンチエッチングチャンバ36内のカソード電極40上に半導体基板39が配置され、このカソード電極40に対してマッチングボックス31を介した第2の高周波電源30が接続されて電源が供給される。
まず、第1の高周波電源32は、約13.56MHzの高周波電源を供給し、トレンチエッチングチャンバ36内にプラズマソースパワーをかける。このプラズマソースパワーにより、トレンチエッチングチャンバ36内にプラズマ38が発生する。
このトレンチ開口率について、半導体基板39の表面におけるトレンチ開口率が30%〜50%であってトレンチ13の深さが40μm以上150μm以下の場合、トレンチエッチングチャンバ36内の圧力、及び、プラズマソースパワーは重要でなく、前述のSF6とO2との比率が重要になる。この比率に基づいたエッチングガスを使用することで、トレンチ側壁に対する反応生成物42の堆積量を制御できる。
トレンチ側壁が洗浄された後、図6に例示するように、トレンチ13内にP型の半導体層をエピタキシャル成長させる。
また、N型の半導体基板39ではなくP型の半導体基板39を用い、P型の半導体層とN型の半導体層とを反転させてもよい。
11 ドレイン領域
12 N_ドリフト領域
13 トレンチ
13a 埋込領域
14 P_ウエル
15 P+_ウエル
16 ソース領域
17 ゲート絶縁膜
18 ゲート
19 層間絶縁膜
20 ソース電極
Claims (6)
- 第1導電型のドレイン領域および該ドレイン領域に接し該ドレイン領域より低抵抗の第1導電型ドリフト領域からなる半導体基板と、
該ドリフト領域に形成された複数のトレンチと、
該トレンチの内部にエピタキシャル成長法により埋め込まれた第2導電型埋込領域と、
前記ドリフト領域と前記埋込領域がドリフト領域の表面に対して水平方向に並列かつ周期的に配置された並列pn領域と、
前記埋込領域と接するように前記並列pn層の表面に選択的に形成された第2導電型ウェル領域と、
該ウェル領域の表面に選択的に形成された第1導電型ソース領域と、
該ソース領域と前記ウェル領域および前記ドリフト領域に対向するようにゲート絶縁膜を介して形成されたゲート電極と、
層間絶縁膜によって前記ゲート電極と絶縁され且つ前記ソース領域および前記ウェル領域と電気的に接続されたソース電極と、
前記ドリフト領域とは反対側の前記ドレイン領域の表面に電気的に接するドレイン電極と、を有し、
前記トレンチの幅は2μm以上7μm以下であり、
前記トレンチの深さが40μm以上150μm以下であり、
前記半導体基板の前記ドリフト領域側表面における前記複数のトレンチの開口率が30%以上50%以下である半導体装置の製造方法であって、
前記ドリフト領域の表面にトレンチマスクを選択的に形成する工程と、
前記トレンチマスクの開口部に露出した前記半導体基板の表面を、六フッ化硫黄と、該六フッ化硫黄の流量と略等しい流量の酸素と、前記六フッ化硫黄の流量の略0.5倍の流量の臭化水素を含むエッチングガスを用いて、前記トレンチ側壁に形成される酸化物系の反応生成物の堆積量を制御してエッチングすることによって、サイドエッチングによる前記トレンチ側壁の荒れを抑制するとともに、被エッチング面における前記反応生成物の堆積を抑えて、該堆積反応生成物がエッチングマスクとなってブラックシリコンを形成しないように、前記トレンチを形成する工程と、
前記トレンチ内をフッ酸洗浄して前記反応生成物を除去する工程と、
前記洗浄の後にエピタキシャル成長法により前記トレンチ内部に前記埋込領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記各トレンチ間の距離は、前記トレンチの幅と同一であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記各トレンチ間の距離は、前記トレンチの幅と異なることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記各トレンチ間の距離が前記トレンチの幅と同一である領域、及び、前記各トレンチ間の距離が前記トレンチの幅と異なる領域が混在することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記各トレンチの幅は、同一であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記各トレンチの幅は、異なることを特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005116699A JP4982962B2 (ja) | 2005-04-14 | 2005-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005116699A JP4982962B2 (ja) | 2005-04-14 | 2005-04-14 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012042760A Division JP5731427B2 (ja) | 2012-02-29 | 2012-02-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006295031A JP2006295031A (ja) | 2006-10-26 |
JP4982962B2 true JP4982962B2 (ja) | 2012-07-25 |
Family
ID=37415250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005116699A Expired - Fee Related JP4982962B2 (ja) | 2005-04-14 | 2005-04-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4982962B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088522A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | 半導体装置のリセスゲート製造方法 |
US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
JP2012222270A (ja) * | 2011-04-13 | 2012-11-12 | Ulvac Japan Ltd | エッチング装置及びエッチング方法 |
JP6859088B2 (ja) * | 2016-12-14 | 2021-04-14 | エイブリック株式会社 | 半導体装置の製造方法 |
CN113380605A (zh) * | 2021-06-04 | 2021-09-10 | 中国电子科技集团公司第四十四研究所 | 一种基于机械研磨辅助腐蚀的黑硅制作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0666301B2 (ja) * | 1986-04-24 | 1994-08-24 | 富士電機株式会社 | プラズマエツチング方法 |
JPH02275626A (ja) * | 1989-01-13 | 1990-11-09 | Fuji Electric Co Ltd | ドライエッチング方法 |
US6491835B1 (en) * | 1999-12-20 | 2002-12-10 | Applied Materials, Inc. | Metal mask etching of silicon |
JP3424667B2 (ja) * | 2000-10-13 | 2003-07-07 | 株式会社デンソー | 半導体基板の製造方法 |
JP3527901B2 (ja) * | 2001-07-24 | 2004-05-17 | 株式会社日立製作所 | プラズマエッチング方法 |
JP4695824B2 (ja) * | 2003-03-07 | 2011-06-08 | 富士電機ホールディングス株式会社 | 半導体ウエハの製造方法 |
JP4449407B2 (ja) * | 2003-07-16 | 2010-04-14 | 富士電機システムズ株式会社 | 半導体素子およびその製造方法 |
-
2005
- 2005-04-14 JP JP2005116699A patent/JP4982962B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006295031A (ja) | 2006-10-26 |
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A711 | Notification of change in applicant |
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RD03 | Notification of appointment of power of attorney |
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|
RD03 | Notification of appointment of power of attorney |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110825 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A02 | Decision of refusal |
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|
A521 | Written amendment |
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A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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