JP4982962B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、トレンチを半導体基板に形成する半導体装置の製造方法に関し、特に、高耐圧デバイスにおける複数のトレンチを半導体基板に形成する半導体装置の製造方法に関する。
現在、半導体基板に対するトレンチエッチングによってトレンチを形成し、そのトレンチを用いたＭＯＳＦＥＴ等の高耐圧デバイスが存在している。このトレンチは、トレンチゲートを形成するためのトレンチである。
このトレンチにおいて、半導体基板の表面におけるトレンチ開口率は約２０％以下と小さく、トレンチの深さは約１０μｍ以下と浅いものが主流となっている。トレンチデバイスでは、トレンチエッチング後にトレンチ側壁上に薄いゲート酸化膜を形成したり、シリコンのエピタキシャル成長を行う場合があり、トレンチ側壁は製造過程において、高い清浄度が要求されている。
また、最近の高耐圧デバイスにおける高耐圧化、及び、低オン抵抗化等の要求から、トレンチ開口率を大きく、トレンチの深さを深くする技術が注目されている。
ここで、トレンチ開口率を大きく、トレンチの深さを深くすると、トレンチエッチングされたトレンチの体積分のシリコンがトレンチエッチングチャンバ内に発生し、その分多量のエッチング生成物が生成されてしまう。そのエッチング生成物は、多量のパーティクルとして半導体基板上に降り注ぎ、そのパーティクルが半導体基板に付着して不必要な箇所でのエッチングマスクとなり、ブラックシリコンと呼ばれる柱状の突起物の発生が増え問題となっている。ブラックシリコンとは、シリコンのエッチングにより発生した反応生成物であるＳｉＯｘ等が被エッチング面に堆積し、それがマスクとして作用することによってＳｉＯｘの下のシリコンがエッチングされずにエッチングが進み、結果としてトレンチ内に柱状のシリコンが残ることである。
これに対し、トレンチエッチングでフルオロカーボン等のカーボン系ガスを使用する技術が提案されている（例えば、特許文献１参照）。
また、高アスペクト比で精度の良いトレンチを形成する技術が提案されている（例えば、特許文献２参照）。
特表２００３−５１８７６６号公報 特許第３３３１９７９号公報
トレンチエッチングの後の製造過程において、洗浄によってエッチング生成物が完全に除去される必要があるので、トレンチエッチングによって生成されるエッチング生成物は酸化物であることが望ましく、フッ酸洗浄によって完全に除去できることが必要である。特許文献１によって開示された技術では、カーボン系ガスを使用しているので、カーボンを含んだエッチング生成物がトレンチ側壁に堆積する。よって、カーボンを含んだエッチング生成物が生成されるので、トレンチ側壁における高い洗浄度の実現は困難である。
また、特許文献２によって開示された技術では、臭化水素（ＨＢｒ）を多量に使用してトレンチエッチングをするので、半導体基板の表面におけるトレンチ開口率を大きくできない。
本発明は、このような点に鑑みてなされたものであり、半導体基板の表面におけるトレンチ開口率を大きくでき、また、トレンチの深さを深くできる半導体装置の製造方法を提供することを目的とする。
本発明では、上記課題を解決するために、図１に例示するように、
第１導電型のドレイン領域および該ドレイン領域に接し該ドレイン領域より低抵抗の第１導電型ドリフト領域からなる半導体基板と、
該ドリフト領域に形成された複数のトレンチと、
該トレンチの内部にエピタキシャル成長法により埋め込まれた第２導電型埋込領域と、
前記ドリフト領域と前記埋込領域がドリフト領域の表面に対して水平方向に並列かつ周期的に配置された並列ｐｎ領域と、
前記埋込領域と接するように前記並列ｐｎ層の表面に選択的に形成された第２導電型ウェル領域と、
該ウェル領域の表面に選択的に形成された第１導電型ソース領域と、
該ソース領域と前記ウェル領域および前記ドリフト領域に対向するようにゲート絶縁膜を介して形成されたゲート電極と、
層間絶縁膜によって前記ゲート電極と絶縁され且つ前記ソース領域および前記ウェル領域と電気的に接続されたソース電極と、
前記ドリフト領域とは反対側の前記ドレイン領域の表面に電気的に接するドレイン電極と、を有し、
前記トレンチの幅は２μｍ以上７μｍ以下であり、
前記トレンチの深さが４０μｍ以上１５０μｍ以下であり、
前記半導体基板の前記ドリフト領域側表面における前記複数のトレンチの開口率が３０％以上５０％以下である半導体装置の製造方法であって、
前記ドリフト領域の表面にトレンチマスクを選択的に形成する工程と、
前記トレンチマスクの開口部に露出した前記半導体基板の表面を、六フッ化硫黄と、該六フッ化硫黄の流量と略等しい流量の酸素と、前記六フッ化硫黄の流量の略０．５倍の流量の臭化水素を含むエッチングガスを用いて、前記トレンチ側壁に形成される酸化物系の反応生成物の堆積量を制御してエッチングすることによって、サイドエッチングによる前記トレンチ側壁の荒れを抑制するとともに、被エッチング面における前記反応生成物の堆積を抑えて、該堆積反応生成物がエッチングマスクとなってブラックシリコンを形成しないように、前記トレンチを形成する工程と、
前記トレンチ内をフッ酸洗浄して前記反応生成物を除去する工程と、前記洗浄の後にエピタキシャル成長法により前記トレンチ内部に前記埋込領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
このように、ＳＦ6、及び、Ｏ2の流量を調整することで、トレンチ側壁に対するエッチング生成物の堆積量を制御してブラックシリコンの成長を抑えるとともに、トレンチ側壁の荒れを抑制することができる。
本発明の半導体装置の製造方法では、ＳＦ6、及び、Ｏ2を含むエッチングガスを用いるようにする。
このようにすると、ＳＦ6、及び、Ｏ2の流量を調整することでトレンチ側壁に対するエッチング生成物の堆積量を制御してブラックシリコンの成長を抑えるとともに、トレンチ側壁の荒れを抑制することができるので、半導体基板の表面におけるトレンチ開口率を３０％以上５０％以下に大きくでき、また、所定のトレンチ側壁角度を有するトレンチの深さを４０〜１５０μｍに深くできる高耐圧縦型トレンチ埋込型ＭＯＳＦＥＴの提供が可能となる。
以下、本発明の実施の形態を、図面を参照して説明する。
まず、本発明の実施の形態における高耐圧デバイスについて説明する。図１は、高耐圧デバイスである縦型ＭＯＳＦＥＴの要部断面模式図である。
高耐圧デバイスは、図１に例示するように、ソース電極２０に接続されたＮ型のソース領域１６（ストライプ形ではソースが２本、方形では環状のソース）、トレンチエッチングで形成したトレンチ１３にエピタキシャル成長によって形成されたＰ型の埋込領域１３ａと基板の表面からのイオン注入と拡散によって形成されたＰ＿ウエル１４とＰ＿ウエル１４よりも高濃度でかつ浅いＰ＋＿ウエル１５、及び、ドレイン電極１０に接続されたＮ型のドレイン領域１１とＮ＿ドリフト領域１２を有している。これらの複数の埋込領域１３ａとＮ＿ドリフト領域１２とは基板の表面から見るとストライプ状で交互に配置されている。また、高耐圧デバイスは、チャネル領域上に、ゲート絶縁膜１７を介してゲート１８を有している。また、高耐圧デバイスは、ゲート１８とソース電極２０との間に層間絶縁膜１９を有している。
なお、高耐圧デバイスの活性領域の外周部に、ガードリング（図示せず）、フィールドプレート（図示せず）、及び、リサーフ（図示せず）等の耐圧を向上させる領域が存在している。これらの領域の下部においても、トレンチ１３とその埋込領域１３ａを形成している。
ここで、ＭＯＳ構造を有したソース領域がキャリアを供給し、ドレイン領域がＰ＿ウエル１４のチャネル領域を通過したそのキャリアを捕獲する。その際のチャネル領域を通過するキャリアは、ゲート絶縁膜１７を介したゲート１８によって制御される。また、層間絶縁膜１９は、ゲート１８とソース電極２０とを絶縁する。また、トレンチ１３に形成される埋込領域１３ａの深さは、高耐圧デバイスの耐圧を定義する。例えば、埋込領域１３ａの深さが約４０μｍの場合、高耐圧デバイスの耐圧は約８００Ｖであり、埋込領域１３ａの深さが約１５０μｍの場合、高耐圧デバイスの耐圧は約３０００Ｖである。
次に、トレンチエッチングを実行するＲＩＥ（反応性イオンエッチング）装置について説明する。図２は、ＲＩＥ装置の例を示す図である。
ＲＩＥ装置は、図２に例示するように、コイル３７がトレンチエッチングチャンバ３６の外周部に巻かれ、このコイル３７に対してマッチングボックス３３（整合器）を介した第１の高周波電源３２が接続されて電源が供給される。トレンチエッチングにおいて、ここで供給された電源を調整することにより、エッチングレートを高くしたい場合、第１の高周波電源３２のプラズマソースパワーを高くし、均一性を高くしたい場合、第１の高周波電源３２のプラズマソースパワーを低くする。また、トレンチエッチングチャンバ３６内のカソード電極４０上に半導体基板３９が配置され、このカソード電極４０に対してマッチングボックス３１を介した第２の高周波電源３０が接続されて電源が供給される。
また、半導体プロセスに用いられるエッチングガスは、ガス導入口３４から供給され、トレンチエッチングチャンバ３６内の使用済みのエッチングガスは、所定の圧力に減圧する減圧用真空ポンプ（図示せず）が連結された排出口３５から排出される。
次に、図２のＲＩＥ装置の動作について説明する。
まず、第１の高周波電源３２は、約１３．５６ＭＨｚの高周波電源を供給し、トレンチエッチングチャンバ３６内にプラズマソースパワーをかける。このプラズマソースパワーにより、トレンチエッチングチャンバ３６内にプラズマ３８が発生する。
次いで、第２の高周波電源３０は、約１３．５６ＭＨｚの高周波電源を供給し、トレンチエッチングチャンバ３６内にバイアスパワーをかける。このバイアスパワーにより、プラズマ３８中に存在するイオンは方向性を得る。方向性を得たイオンにより、半導体基板３９に対するＲＩＥが実行される。
次に、トレンチエッチングの製造工程について説明する。図３は、第１の製造工程を示す断面図である。図４は、第２の製造工程を示す断面図である。図５は、第３の製造工程を示す断面図である。図６は、第４の製造工程を示す断面図である。
まず、図３に例示するように、半導体基板３９上に、トレンチマスクとしてのマスク用絶縁膜４１を選択的に形成する。このマスク用絶縁膜４１は、例えば、酸化膜、窒化膜、及び、レジストであり、酸化膜と窒化膜との多層構造、酸化膜とレジストとの多層構造、及び、窒化膜とレジストとの多層構造である。また、この半導体基板３９の表面の面方位は、エピタキシャル成長を円滑に実行するため、（１００）面が好ましい。
このトレンチマスクを用い、図２で例示したＲＩＥ装置によってトレンチエッチングを実行すると、図４に例示するように、トレンチ側壁に反応生成物４２が形成される。この場合、トレンチエッチングに使用するエッチングガスは、ＳＦ6とＯ2とであり、それらの流量の比率は約１．０対０．８〜１．０対２．０である。また、トレンチエッチングチャンバ３６内の圧力は、例えば、約１５ｍＴｏｒｒ〜３５ｍＴｏｒｒである。また、第１の高周波電源３２のプラズマソースパワーは、例えば、約４００Ｗ〜１２００Ｗであり、第２の高周波電源３０のバイアスパワーは、例えば、約１００Ｗ〜２００Ｗである。なお、このトレンチ１３の幅は、約２μｍ〜７μｍである。また、トレンチ１３の深さは、４０μｍ〜１５０μｍである。また、半導体基板３９の表面におけるトレンチ開口率は、３０％〜５０％である。第１の高周波電源３２のプラズマソースパワーは、エッチングレートを高くしたい場合は高くする。面内均一性を良くしたい場合は低くすればよい。
ここで、半導体基板３９の表面におけるトレンチ開口率が３０％以下の場合、過剰な反応生成物４２は少ないので、問題とならない。
このトレンチ開口率について、半導体基板３９の表面におけるトレンチ開口率が３０％〜５０％であってトレンチ１３の深さが４０μｍ以上１５０μｍ以下の場合、トレンチエッチングチャンバ３６内の圧力、及び、プラズマソースパワーは重要でなく、前述のＳＦ6とＯ2との比率が重要になる。この比率に基づいたエッチングガスを使用することで、トレンチ側壁に対する反応生成物４２の堆積量を制御できる。
具体的には、Ｏ2の流量が前述の比率よりも多く、半導体基板３９の表面におけるトレンチ開口率が３０％〜５０％であってトレンチ１３の深さが約４０μｍ以上１５０μｍ以下の場合、トレンチエッチングの際に発生したＳｉＯｘ等のパーティクルがマスクとなって、トレンチ１３内にブラックシリコン４３を形成してしまう。この状態を示したのが、図７の断面図である。また、Ｏ2の流量が前述の比率よりも少ない場合、トレンチ側壁を保護する反応生成物４２が不足し、トレンチ側壁がサイドエッチングされて荒れるので、問題となる。このような過剰な反応生成物４２、及び、荒れは、その後のエピタキシャル成長を阻害する。この状態を示したのが、図８の断面図である。トレンチ１３の側壁には荒れ４４が生じている。つまり、トレンチ１３の側壁へ堆積する反応生成物４２は少ないと、サイドエッチングで荒れ４４が生じ、多いとマスクとなってブラックシリコン４３を形成してしまうというように、ある程度の量を確保する必要があり、この反応生成物４２の堆積量をＯ2の流量で制御することができる。
この過剰な反応生成物４２は、トレンチ１３内のエピタキシャル成長を阻害するので、図５に例示するように、洗浄によって完全に除去される。
トレンチ側壁が洗浄された後、図６に例示するように、トレンチ１３内にＰ型の半導体層をエピタキシャル成長させる。
このようにすると、ＳＦ6、及び、Ｏ2の流量を調整することでトレンチ側壁に対する反応生成物４２の堆積量を制御できるので、半導体基板３９の表面におけるトレンチ開口率を大きくでき、また、トレンチ１３の深さを深くできる。よって、デバイスの高耐圧化、及び、低オン抵抗化を実現できる。
なお、各トレンチ１３の幅は異なってもよい。
また、Ｎ型の半導体基板３９ではなくＰ型の半導体基板３９を用い、Ｐ型の半導体層とＮ型の半導体層とを反転させてもよい。
また、各トレンチ１３間の距離がトレンチ１３の幅と同一である領域、及び、各トレンチ１３間の距離がトレンチ１３の幅と異なる領域が、高耐圧デバイスの耐圧を向上させるために混在してもよい。具体的には、高耐圧デバイスの耐圧を向上させる領域において、各トレンチ１３間の距離がトレンチ１３の幅よりも狭く形成されてもよい。
また、トレンチ１３の形状について、ＳＦ6とＯ2とに対してＨＢｒをさらに混合することで、トレンチ側壁角度を調整できる。このＨＢｒを多く混合することで、その分異方性トレンチエッチングが進み、トレンチ側壁角度を垂直に近づけることができる。この場合、トレンチエッチングチャンバ３６内の圧力は、例えば、約１５ｍＴｏｒｒ〜３５ｍＴｏｒｒである。また、第１の高周波電源３２のプラズマソースパワーは、例えば、約４００Ｗ〜１２００Ｗであり、第２の高周波電源３０のバイアスパワーは、例えば、約１００Ｗ〜２００Ｗである。また、ＳＦ6の流量は約１００ｓｃｃｍであり、Ｏ2の流量は約１００ｓｃｃｍであり、ＨＢｒの流量は約５０ｓｃｃｍである。なお、半導体基板３９の表面におけるトレンチ開口率が３０％〜５０％であってトレンチ１３の深さが４０μｍ以上の場合、トレンチエッチングチャンバ３６内の圧力、及び、プラズマソースパワーは重要でなく、ＳＦ6とＯ2とＨＢｒとの比率が重要になる。この比率に基づいたエッチングガスを使用することで、トレンチ側壁に対する反応生成物４２の堆積量を制御できる。このＨＢｒの流量において、このＨＢｒの流量がＳＦ6の流量よりも多くなると、ブラックシリコン４３が形成されるので、問題となる。
高耐圧デバイスである縦型ＭＯＳＦＥＴの要部断面模式図である。 ＲＩＥ装置の例を示す図である。 第１の製造工程を示す断面図である。 第２の製造工程を示す断面図である。 第３の製造工程を示す断面図である。 第４の製造工程を示す断面図である。 ブラックシリコンの発生を示した断面図である。 トレンチ側壁の荒れを示した断面図である。
符号の説明
１０ ドレイン電極
１１ ドレイン領域
１２ Ｎ＿ドリフト領域
１３ トレンチ
１３ａ 埋込領域
１４ Ｐ＿ウエル
１５ Ｐ＋＿ウエル
１６ ソース領域
１７ ゲート絶縁膜
１８ ゲート
１９ 層間絶縁膜
２０ ソース電極

Claims (6)

  1. 第１導電型のドレイン領域および該ドレイン領域に接し該ドレイン領域より低抵抗の第１導電型ドリフト領域からなる半導体基板と、
    該ドリフト領域に形成された複数のトレンチと、
    該トレンチの内部にエピタキシャル成長法により埋め込まれた第２導電型埋込領域と、
    前記ドリフト領域と前記埋込領域がドリフト領域の表面に対して水平方向に並列かつ周期的に配置された並列ｐｎ領域と、
    前記埋込領域と接するように前記並列ｐｎ層の表面に選択的に形成された第２導電型ウェル領域と、
    該ウェル領域の表面に選択的に形成された第１導電型ソース領域と、
    該ソース領域と前記ウェル領域および前記ドリフト領域に対向するようにゲート絶縁膜を介して形成されたゲート電極と、
    層間絶縁膜によって前記ゲート電極と絶縁され且つ前記ソース領域および前記ウェル領域と電気的に接続されたソース電極と、
    前記ドリフト領域とは反対側の前記ドレイン領域の表面に電気的に接するドレイン電極と、を有し、
    前記トレンチの幅は２μｍ以上７μｍ以下であり、
    前記トレンチの深さが４０μｍ以上１５０μｍ以下であり、
    前記半導体基板の前記ドリフト領域側表面における前記複数のトレンチの開口率が３０％以上５０％以下である半導体装置の製造方法であって、
    前記ドリフト領域の表面にトレンチマスクを選択的に形成する工程と、
    前記トレンチマスクの開口部に露出した前記半導体基板の表面を、六フッ化硫黄と、該六フッ化硫黄の流量と略等しい流量の酸素と、前記六フッ化硫黄の流量の略０．５倍の流量の臭化水素を含むエッチングガスを用いて、前記トレンチ側壁に形成される酸化物系の反応生成物の堆積量を制御してエッチングすることによって、サイドエッチングによる前記トレンチ側壁の荒れを抑制するとともに、被エッチング面における前記反応生成物の堆積を抑えて、該堆積反応生成物がエッチングマスクとなってブラックシリコンを形成しないように、前記トレンチを形成する工程と、
    前記トレンチ内をフッ酸洗浄して前記反応生成物を除去する工程と、
    前記洗浄の後にエピタキシャル成長法により前記トレンチ内部に前記埋込領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記各トレンチ間の距離は、前記トレンチの幅と同一であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記各トレンチ間の距離は、前記トレンチの幅と異なることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記各トレンチ間の距離が前記トレンチの幅と同一である領域、及び、前記各トレンチ間の距離が前記トレンチの幅と異なる領域が混在することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記各トレンチの幅は、同一であることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記各トレンチの幅は、異なることを特徴とする請求項１記載の半導体装置の製造方法。
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