JP6839297B2 - トレンチ分離構造およびその製造方法 - Google Patents

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Description

本発明は、半導体製造分野に関し、詳細にはトレンチ分離構造の製造方法およびトレンチ分離構造に関する。
インテリジェント・パワー・マネジメント、ディスプレイ、モーター駆動、および自動車電子機器の分野において、高効率と省エネに関する要求が日常的に増えている。また、高圧電力分野では、横方向拡散金属酸化物半導体(LDMOS)電界効果トランジスタ、横方向絶縁ゲートバイポーラトランジスタ(LIGBT)、パワー・ダブル拡散金属酸化物半導体電界効果トランジスタ(Power−DMOS)、および異なる電圧レベルおよびその耐電圧が数十ボルトから数百ボルトの範囲である異なる構造を有する他のデバイス構造などが派生し、結果として、さまざまな電界プレート、電界リングおよび他の端子構造、並びにRESURF(表面電界低下)技術が、これらの高圧電力デバイスを助けるために特定のオン抵抗低下を保証する目的で開発されており、これはデバイス分離技術に対する高い要求を引き起こす。
その中で、一般的技術として、小型で漏れが少なく、双方向分離を有する深いトレンチ分離技術(DTI)は、幅広く使用することができる。しかし、高圧電力デバイスの性能は分離技術に完全に依存するので、特にデバイスアバランシェ破壊が多数のホットエレクトロン/ホットホールを形成する場合、そのうちのいくつかは、Si/SiO2障壁を乗り越えて、DTIの酸化物層の中へ入り、DTI内の酸化物/ポリシリコン界面でのトラップによって捕獲され(トラップの面密度は、E+10/cm2の規模である)、電界の影響下でポリシリコン内を漂って、結果的に分離不良および低い圧力抵抗を引き起こす可能性があるデバイス間クロストークを引き起こす。
従って、高圧電力デバイスの分野において深いトレンチ分離プロセス技術の継続的な改善は、1つのキーポイントである。
本開示の実施形態によると、トレンチ分離構造及びその製造方法が提供される。
トレンチ分離構造を製造する方法であって、ウエハーの表面上に幅広上部および幅狭底部を有する第1トレンチを形成するステップと、第1トレンチ内に蒸着によってシリコン酸化物を充填させるステップと、第1トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去するステップと、第1トレンチの上部コーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップであって、シリコン酸化物コーナー構造は、第1トレンチ内のシリコン酸化物がコーナーの下方から徐々に厚くなる構造であるステップと、ウエハーの表面上に窒素含有化合物を蒸着して、第1トレンチ内のシリコン酸化物の表面およびシリコン酸化物コーナー構造の表面をカバーするステップと、窒素含有化合物をドライエッチングし、第1トレンチ内のシリコン酸化物の表面上の窒素含有化合物を除去し、シリコン酸化物コーナー構造の表面上にトレンチに広がる窒素含有化合物の側壁残留物を形成するステップと、マスクとして窒素含有化合物の側壁残留物を使用してシリコン酸化物およびウエハーを下方に継続的にエッチングして、第2トレンチを形成するステップと、第2トレンチの側壁および底部の上にシリコン酸化物層を形成するステップと、第1トレンチおよび第2トレンチの中にポリシリコンを蒸着するステップと、窒素含有化合物の側壁残留物を除去するステップと、第1トレンチ内にシリコン酸化物を形成してポリシリコンをカバーするステップと、を含む。
トレンチ分離構造は、幅広上部および幅狭底部を有するボトルマウス構造と、ボトルマウス構造から下方に延びるボトル本体構造とを含むトレンチと、トレンチ内に充填されたシリコン酸化物と、トレンチ内に位置してシリコン酸化物によって囲まれたポリシリコンとを含む。
本開示の1または2以上の実施形態の詳細は、以下の図面および説明に記載される。本開示の他の特徴、目的および利点は、明細書、図面および添付の請求項から明らかになる。
本開示の実施形態または従来技術における技術的解決策をより明確に説明するために、実施形態または従来技術を説明するための添付図面を以下に簡単に説明する。明らかに、以下の明細書の添付図面では、本発明の一部の実施形態であり、当業者であれば、創造的な努力を行うことなく図面を添付図面から他の図面を得ることができる。
一実施形態によるトレンチ分離構造の製造方法のフローチャートである。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。 一実施形態による製造プロセス時にトレンチ分離構造の製造方法を使用して製造されるデバイスの断面図である。
本開示の実施形態は、添付図面を参照して、以下により完全に説明される。しかしながら、本開示の様々な実施形態は、多くの異なる形態で具現化することができ、本明細書に記載された実施形態に限定されるものと解釈するべきではない。むしろ、これらの実施形態は、本開示が徹底的で完全であり、かつ本開示の範囲を当業者に十分に伝達するように提供されることになる。
別途定義されない限り、本明細書で使用される全ての用語(技術用語および科学用語を含む)は、本開示が属する当業者によって一般的に理解されるのと同じ意味を有する。さらに、本開示の明細書で使用される用語は、本開示を限定するためではなく特定の実施形態を説明する目的で解釈されるべきであり、用語「および/または」は、1または2以上の列挙された要素のありとあらゆる組み合わせを含む。
本明細書に使用される半導体専門用語は、当業者が通常使用する技術用語であり、例えば、P型およびN型不純物については、ドーピング濃度を区別するために、P+型は、高濃度ドーピングのP型を表し、P型は、中濃度ドーピングのP型を表し、P-型は、低濃度ドーピングのP型を表し、N+型は、高濃度ドーピングのN型を表し、N型は、中濃度ドーピングのN型を表し、N-型は、低濃度ドーピングのN型を表わす。
図1は、実施形態によるトレンチ分離構造を製造する方法のフローチャートであり、以下のステップを含む。
ステップS110において、幅広上部および幅狭底部を有する第1トレンチをウエハー表面上に形成する。
幅広上部および幅狭底部を有する第1トレンチ(浅いトレンチ)は、従来公知のプロセスを使用してウエハー(この実施形態のシリコンウエハー)の表面上にエッチングすることができる。実施形態において、シリコン窒化膜は、第1トレンチがエッチングによって形成される前にウエハーの表面上に形成することができ、エッチング窓は、フォトレジストパターニングによって、シリコン窒化膜上に形成され、次に、第1トレンチは、エッチング窓を介して、シリコン窒化膜を通過するエッチングによって形成され、シリコン窒化層は、エッチングが完了した後に第1トレンチの上部の周りに形成される。この実施形態では、第1トレンチのエッチングは、エッチング液としてCHCI3および/またはCH2CI2を使用するドライエッチングであり、他の実施形態では、従来公知の他のトレンチエッチングプロセスを使用することができる。
第1トレンチの上部は、比較的大きな幅を有するので、結果として生じるトレンチ分離構造は、その上を経由する高電圧に起因して幅狭トレンチに比べて漏れの可能性を低減することができる。一実施形態において、第1トレンチは、1〜2μmの深さを有している。
一実施形態において、低濃度ドーピングのエピタキシャル層は、エピタキシャルプロセスによって、高濃度ドーピングの基板上にエピタキシャル成長して、ステップS110のエッチングによって得られたトレンチがエピタキシャル層に形成される。
ステップS120において、蒸着によってシリコン酸化物を第1トレンチの中に充填させる。
蒸着プロセスによるシリコン酸化物(SiOx)層の形成速度は、従来の熱酸化によるシリコン酸化物層の成長速度より非常に高い。この実施形態において、ステップS120は、シリコン酸化物の蒸着のために高密度プラズマ化学気相蒸着(HDPCVD)プロセスを使用し、結果として優れたモフォロジーを得ることができる。他の実施形態において、従来公知の他の蒸着プロセスは、実際の要求に応じてシリコン酸化物層を蒸着するために使用することができる。
蒸着後、余分なシリコン酸化物層は、化学機械研磨(CMP)によって除去することができる、すなわちトレンチの外側に露出したシリコン酸化物層が除去される。ステップS110において、ハードマスクとしてシリコン窒化物を使用して第1トレンチがエッチングされる実施形態の場合、CMPは、シリコン酸化物層を研磨してシリコン窒化物層を出すことによって行われる。
一実施形態において、本方法は、ステップS120より前に、側壁酸化物層204を形成するために第1トレンチ上で側壁酸化を行うステップをさらに含む。側壁酸化は、ステップS110でのトレンチのエッチング中に、第1トレンチの内壁と底部のシリコン表面で生じた欠陥(例えば、反応性イオンエッチングの高エネルギー粒子の衝突による欠陥)を修理する機能を果たすことができ、ゲート酸素生成上のこの欠陥の悪影響が取り除かれる。
ステップS130において、第1トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去する。
ドライエッチングは、その異方性を使用して適切なモフォロジーを得るために使用することができる。図2は、この実施形態においてステップS130が完了した後のデバイスの断面図である。一実施形態において、ステップS130において、高密度プラズマエッチングプロセスが使用される。
ステップS140において、酸化によって第1トレンチの上部コーナーにシリコン酸化物コーナー構造を形成する。
後続ステップで得られた窒素含有化合物の側壁残留物に所望のモフォロジーを有することを可能にするために、特有のコーナー残留物がエッチング後の酸化によって形成される、すなわち、トレンチ内のシリコン酸化物の表面上に半球形の凹状面が形成される。トレンチ内のシリコン酸化物は、コーナー下から徐々に厚くなり、それによって図3に示すように、丸いコーナーを形成する。図3において、第1トレンチは、シリコンウエハーの表面上に形成され、第1トレンチは、シリコン酸化物202で充填されて、シリコン窒化物層302が第1トレンチの上部の周囲に形成される。この実施形態において、シリコン酸化物コーナー構造は、800℃〜950℃の低温酸化によって得られる。本発明者は、より高温(例えば、1000℃の犠牲酸化)が使用される場合、高濃度ウエハー基板においてドーパントイオンが低濃度エピタキシャル層102の中に容易に逆拡散してデバイスの性能に悪影響を及ぼすことを見出しており、低温酸化が使用される。
ステップ150において、第1トレンチ内のシリコン酸化物の表面およびシリコン酸化物コーナー構造の表面をカバーするために、シリコン窒化物をウエハー表面上に蒸着させる。
この実施形態において、窒素含有化合物の薄層は化学気相蒸着によって形成され、これはその後にエッチングのハードマスクとして使用される。窒素含有化合物としては、シリコン窒化物、シリコン酸化物、窒化ホウ素、および窒化チタンなどが挙げられる。一般性を考慮して、本技術分野で通常使用されるシリコン窒化物を使用することができる。
ステップS160において、窒素含有化合物をドライエッチングして、第1トレンチに広がるシリコン酸化物のコーナー構造の表面上の窒素含有化合物の側壁残留物を形成する。
図3を参照すると、トレンチ内のシリコン酸化物202の表面上の窒素含有化合物は、ドライエッチングの異方性を活用して除去されるが、トレンチに広がる窒素含有化合物の側壁残留物304は、シリコン酸化物コーナー構造の表面に形成される。トレンチ内の窒素含有化合物の側壁残留物304およびシリコン酸化物202の一部は、一緒にトレンチの側壁構造としての機能を果たす。
ステップS170において、シリコン酸化物およびウエハーを窒素含有化合物の側壁残留物をマスクとして使用して下方に継続的にエッチングして第2トレンチを形成する。
図4を参照すると、窒素含有化合物の側壁残留物304は、第1トレンチの一部のみをカバーしており、窒素含有化合物の側壁残留物304によってカバーされていない領域が、下方にエッチングされることになり(すなわち、シリコン酸化物202、側壁酸化物層204、およびエピタキシャル層102の一部がエッチング除去される)、第2トレンチ201(深いトレンチ)が形成される。第2トレンチ201の幅は、窒素含有化合物の側壁残留物304によって制限され、明らかに、第2トレンチの幅は、第1トレンチ上部の幅よりも狭い。一旦、窒素含有化合物の側壁残留物304を第2トレンチのエッチングのハードマスクとして使用すると、リソグラフィプレートは不必要となる場合があり、コストを低減することができる。
一実施形態では、第2トレンチ201は、10μm以上の深さを有する。
ステップS180において、シリコン酸化物層を第2トレンチの側壁および底部に形成する。
この実施形態において、シリコン酸化物層206は、熱酸化プロセスによって形成されるので、シリコン酸化物層206は、窒素含有化合物の側壁残留物304によってカバーされた場所には形成されない(図5参照)。
この実施形態において、ステップS180の後で、本方法は、N型イオンおよびP型イオンをそれぞれ第2トレンチ201に埋め込んで、第2トレンチ201の底部の周りにN型リング104およびP型リング106を形成するステップをさらに含む。一実施形態において、最初に、N型イオンが深く埋め込まれてN型リング104が形成され、次に、N型リング104上にP型イオンが浅く埋め込まれてP型リング106が形成される。一実施形態において、埋め込まれたN型イオンはリンイオン、埋め込まれたP型イオンはボロンイオンであり、ボロンイオンの高い拡散速度に起因して、P型リング106はN型リング104よりも広い。N型リング104およびP型リング106は、縦方向の空乏を形成することができるが、より浅いP型リング106は、トレンチ分離構造の両側のPウェル領域からの漏れを低減する機能を果たす。
ステップS190において、ポリシリコンを第1トレンチおよび第2トレンチの中に蒸着させる。
一実施形態において、ポリシリコンの蒸着は、蒸着が所望の厚さになると停止する。この実施形態において、ポリシリコンの余剰分が蒸着され、次に、マスクとして窒素含有化合物の残留物304を使用してエッチバックして、ポリシリコン404を所望の厚さにエッチングする(例えば、図6に示すように、窒素含有化合物残留物304の下部)。ポリシリコン404をエッチバックすることで、デバイスのポリシリコンプロセスで生じる残留物は、可能な限り避けることができ、結果的に表面漏れの可能性が低減する。一実施形態において、蒸着ポリシリコンは、真性ポリシリコン(intrinsic polysilicon)である。
ステップS200において、窒素含有化合物を除去する。
窒素含有化合物を完全に除去するために、例えばエッチング液として高濃度のリン酸を使用するウエットエッチングを採用することができる。
ステップS210において、第1トレンチ内にシリコン酸化物を形成してポリシリコンをカバーする。
この実施形態において、シリコン酸化物の蒸着は、高密度プラズマ化学気相蒸着(HDPCVD)プロセスを使用して行われる。ステップS210の完了後、第1トレンチの外側に露出したシリコン酸化物は、化学機械研磨によって平坦化することができる(図7参照)。
トレンチ分離構造を製造する方法において、第1トレンチに加えて第2トレンチの構造が採用され、トレンチ分離構造の上部は、大きな寸法(すなわち、第1トレンチ)を有するので、最終的に形成されたトレンチ分離構造は、狭いトレンチに対して、トレンチ分離構造の上を経由する高電圧によって引き起こされる漏れの可能性を低減することができる。深いトレンチをエッチングするために窒素含有化合物残留物をハードマスクとして使用することで、同じ分離効果を得るために必要なフォトリソグラフィーマスクの数が低減される。
前述のトレンチ分離構造を製造する方法は、深いトレンチ分離構造を使用して分離される様々な半導体デバイスに適用可能である。
本開示は、適宜、トレンチ分離構造を提供する。図7を参照すると、トレンチ分離構造は、トレンチと、トレンチ内に充填したシリコン酸化物206と、トレンチ内に位置しかつシリコン酸化物206によって囲まれたポリシリコン404とを含む。トレンチは、幅広上部および幅狭底部を有するボトルネック構造と、このボトルネック構造から下方に延びるボトル本体構造と含む。
一実施形態において、トレンチ分離構造は、N型リング104と、ボトル本体構造の底部の周りに位置するP型リング106とをさらに含み、P型リング106は、N型リング104の上方に位置する。
前述の実施構造は、単に本開示の特定の実施形態であり、本開示の保護範囲を限定することを意図していない。当業者が本開示に開示されている技術的範囲内で容易に見出すことができる何らかの変更または置換は、全て本開示の保護範囲に該当するものとすることに留意されたい。従って、本開示の保護範囲は、請求項の保護範囲に従うものとする。
102 低濃度エピタキシャル層
104 N型リング
106 P型リング
201 第2トレンチ
202 シリコン酸化物
204 側壁酸化物層
206 シリコン酸化物
302 シリコン窒化物層
304 窒素含有化合物の側壁残留物
404 ポリシリコン

Claims (18)

  1. トレンチ分離構造を製造する方法であって、
    ウエハーの表面上に幅広上部および幅狭底部を有する第1トレンチを形成するステップと、
    前記第1トレンチ内に蒸着によってシリコン酸化物を充填させるステップと、
    前記第1トレンチ内の前記シリコン酸化物の表面の一部をエッチングによって除去するステップと、
    前記第1トレンチの前記上部のコーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップであって、前記シリコン酸化物コーナー構造は、前記第1トレンチ内の前記シリコン酸化物が前記コーナーの下方から徐々に厚くなる構造であるステップと、
    前記ウエハーの表面上に窒素含有化合物を蒸着して、前記第1トレンチ内の前記シリコン酸化物の表面および前記シリコン酸化物コーナー構造の表面をカバーするステップと、
    前記窒素含有化合物をドライエッチングし、前記第1トレンチ内の前記シリコン酸化物の表面上の前記窒素含有化合物を除去し、前記シリコン酸化物コーナー構造の表面上に前記トレンチに広がる窒素含有化合物の側壁残留物を形成するステップと、
    マスクとして前記窒素含有化合物の側壁残留物を使用して前記シリコン酸化物および前記ウエハーを下方に継続的にエッチングして、第2トレンチを形成するステップと、
    前記第2トレンチの側壁および底部の上にシリコン酸化物層を形成するステップと、
    前記第1トレンチおよび前記第2トレンチの中にポリシリコンを蒸着するステップと、
    前記窒素含有化合物の側壁残留物を除去するステップと、
    前記第1トレンチ内にシリコン酸化物を形成して前記ポリシリコンをカバーするステップと、
    を含む方法。
  2. 前記第1トレンチは深さ1〜2μmであり、前記第2トレンチは深さ10μm以上である、請求項1に記載の方法。
  3. 前記第2トレンチの側壁および底部の上にシリコン酸化物層を形成するステップは、熱酸化プロセスで行われ、形成されたシリコン酸化物層は、少なくとも1000オングストロームの厚さである、請求項1に記載の方法。
  4. 前記第2トレンチの側壁および底部の上にシリコン酸化物層を形成するステップの後で、前記第1トレンチおよび前記第2トレンチの中にポリシリコンを蒸着するステップより前に、本方法は、N型イオンとP型イオンをそれぞれ前記第2トレンチの中に埋め込んで、N型リングおよびP型リングを前記第2トレンチの底部の周りに形成するステップをさらに含む、請求項1に記載の方法。
  5. 前記窒素含有化合物の側壁残留物を除去するステップより前に、本方法は、前記窒素含有化合物の側壁残留物の下の位置にポリシリコンをエッチングするステップをさらに含む、請求項1に記載の方法。
  6. 前記第1トレンチ内に蒸着によってシリコン酸化物を充填させるステップより前に、本方法は、前記第1トレンチの側壁を酸化させるステップをさらに含む、請求項1に記載の方法。
  7. 前記ウエハーの表面上に幅広上部および幅狭底部を有する第1トレンチを形成するステップより前に、本方法は、ウエハーの表面上にシリコン窒化層を形成するステップを含み、前記ウエハーの表面上の幅広上部および幅狭底部を有する第1トレンチを形成するステップは、前記シリコン窒化層を貫通してエッチングして第1トレンチを形成する、請求項1に記載の方法。
  8. 前記第1トレンチの上部コーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップにおいて、酸化温度は800℃〜950℃である、請求項1に記載の方法。
  9. 基板上にエピタキシャルプロセスによってエピタキシャル層をエピタキシャル成長させるステップをさらに含み、前記エピタキシャル層は、前記基板よりも高いドーピング濃度を有し、前記ウエハーの表面上に第1トレンチを形成するステップは、前記エピタキシャル層内に前記第1トレンチを形成する、請求項1に記載の方法。
  10. 前記第1トレンチ内に蒸着によって前記シリコン酸化物を充填させるステップにおいて、前記シリコン酸化物の蒸着は、高密度プラズマ化学気相蒸着プロセスを使用して行われる、請求項1に記載の方法。
  11. 前記第1トレンチ内に蒸着によって前記シリコン酸化物を充填させるステップの後で、前記第1トレンチ内の前記シリコン酸化物の表面の一部をエッチングによって除去するステップより前に、本方法は、化学機械研磨によって前記第1トレンチの外側に露出したシリコン酸化物層を除去するステップをさらに含む、請求項1に記載の方法。
  12. 前記第1トレンチ内に蒸着によって前記シリコン酸化物を充填させるステップの後で、前記第1トレンチ内の前記シリコン酸化物の表面の一部をエッチングによって除去するステップより前に、本方法は、シリコン酸化物層を研磨して、シリコン窒化層を出すステップをさらに含む、請求項7に記載の方法。
  13. 前記窒素含有化合物の側壁残留物を除去するステップは、エッチング液として濃リン酸を使用して行われる、請求項1に記載の方法。
  14. 前記第1トレンチ内にシリコン酸化物を形成して前記ポリシリコンをカバーするステップにおいて、前記シリコン酸化物の蒸着は、高密度プラズマ化学気相蒸着プロセスを使用して行われる、請求項1に記載の方法。
  15. 前記第1トレンチ内にシリコン酸化物を形成して前記ポリシリコンをカバーするステップの後に、本方法は、化学機械研磨によって前記第1トレンチの外側に露出した前記シリコン酸化物を平坦化するステップをさらに含む、請求項1に記載の方法。
  16. 前記ウエハーの表面上に幅広上部と幅狭底部とを有する第1トレンチを形成するステップは、エッチング液としてCHCI3および/またはCH2CI2を使用してエッチングを行う、請求項1に記載の方法。
  17. 前記第1トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去するステップは、ドライエッチングである、請求項1に記載の方法。
  18. 前記第1トレンチ内のシリコン酸化物の表面の一部をエッチングによって除去するステップは、高濃度プラズマエッチングプロセスを使用して行われる、請求項1に記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110854061A (zh) * 2019-11-26 2020-02-28 上海华力微电子有限公司 一种提高超浅隔离槽隔离效应的工艺方法
CN113496939A (zh) * 2020-04-03 2021-10-12 无锡华润上华科技有限公司 一种半导体器件及其制作方法
CN113394270A (zh) * 2021-07-16 2021-09-14 杭州士兰集成电路有限公司 一种半导体器件的隔离结构及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6012647A (ja) 1983-07-01 1985-01-23 Mitsubishi Electric Corp 陰極線管
JPS60126847A (ja) * 1983-12-14 1985-07-06 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
JPS61150230A (ja) * 1984-12-24 1986-07-08 Hitachi Ltd 溝及び絶縁分離領域の形成方法
JP2568638B2 (ja) * 1988-07-18 1997-01-08 富士通株式会社 半導体装置の製造方法
JPH03215943A (ja) * 1990-01-19 1991-09-20 Mitsubishi Electric Corp 半導体集積回路装置
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
JPH10223747A (ja) * 1997-02-06 1998-08-21 Nec Corp 半導体装置の製造方法
JPH11307627A (ja) * 1997-08-01 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
US6020230A (en) * 1998-04-22 2000-02-01 Texas Instruments-Acer Incorporated Process to fabricate planarized deep-shallow trench isolation having upper and lower portions with oxidized semiconductor trench fill in the upper portion and semiconductor trench fill in the lower portion
US6221785B1 (en) * 1998-09-17 2001-04-24 Winbond Electronics Corporation Method for forming shallow trench isolations
US6667226B2 (en) * 2000-12-22 2003-12-23 Texas Instruments Incorporated Method and system for integrating shallow trench and deep trench isolation structures in a semiconductor device
US20020179997A1 (en) * 2001-06-05 2002-12-05 International Business Machines Corporation Self-aligned corner Vt enhancement with isolation channel stop by ion implantation
KR20030050199A (ko) * 2001-12-18 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
DE10306318B4 (de) * 2003-02-14 2010-07-22 Infineon Technologies Ag Halbleiter-Schaltungsanordnung mit Grabenisolation und Herstellungsverfahren
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
CN101641763B (zh) * 2007-01-09 2012-07-04 威力半导体有限公司 半导体器件及其制造方法
CN201038163Y (zh) * 2007-03-30 2008-03-19 东南大学 沟槽高压p型金属氧化物半导体管
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
CN102097358B (zh) * 2009-12-15 2014-04-16 上海华虹宏力半导体制造有限公司 浅沟隔离槽
CN102024848A (zh) * 2010-11-04 2011-04-20 天津环鑫科技发展有限公司 用于功率器件的沟槽结构及其制造方法
TWI458097B (zh) * 2012-12-12 2014-10-21 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法
CN104409410A (zh) * 2014-11-19 2015-03-11 上海华力微电子有限公司 改善浅沟槽隔离边缘SiC应力性能的方法
CN105789133B (zh) * 2014-12-24 2019-09-20 上海格易电子有限公司 一种闪存存储单元及制作方法

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