JPS61150230A - 溝及び絶縁分離領域の形成方法 - Google Patents
溝及び絶縁分離領域の形成方法Info
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- JPS61150230A JPS61150230A JP27091784A JP27091784A JPS61150230A JP S61150230 A JPS61150230 A JP S61150230A JP 27091784 A JP27091784 A JP 27091784A JP 27091784 A JP27091784 A JP 27091784A JP S61150230 A JPS61150230 A JP S61150230A
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は大規模集積回路（以下ＬＳＩと略称する。）や
超大規模集積回路（以下、ＶＬＳＩと略称する。）など
集積回路装置に適用して好適な溝及び絶縁分離領域の形
成方法に関するものである。
超大規模集積回路（以下、ＶＬＳＩと略称する。）など
集積回路装置に適用して好適な溝及び絶縁分離領域の形
成方法に関するものである。
近年ＬＳＩからＶＬＳ Ｔへと微細化及び高集積化技術
の進展に伴ない、シリコン基板上に埋込み高抵抗（スタ
ティックＲＡＭなどに使用）や溝堀リキャパシタや溝堀
リアイソレージＪン領域（素子分離領域）を形成する必
要がある。そのためには先ず、シリコン基板に反応性イ
オンエツチング（以下ＲＩＥと略称する。）法により幅
の狭い、しかも深い垂直な溝（又は穴）を形成する必要
がある。しかしながら、溝の深さが２〜３μｍを超える
と、ＲＩＥ法でシリコン基板をエツチングする際、エツ
チングが進むと斜め入射イオン及びマスクの後退により
溝の開口部側壁がエッチ（サイドエッチ）されるため、
幅の狭い溝を深く形成できてもその溝形状たる型になっ
たり先細りになったりして目的とする垂直に深い溝（又
は穴）を形成することが困難である。
の進展に伴ない、シリコン基板上に埋込み高抵抗（スタ
ティックＲＡＭなどに使用）や溝堀リキャパシタや溝堀
リアイソレージＪン領域（素子分離領域）を形成する必
要がある。そのためには先ず、シリコン基板に反応性イ
オンエツチング（以下ＲＩＥと略称する。）法により幅
の狭い、しかも深い垂直な溝（又は穴）を形成する必要
がある。しかしながら、溝の深さが２〜３μｍを超える
と、ＲＩＥ法でシリコン基板をエツチングする際、エツ
チングが進むと斜め入射イオン及びマスクの後退により
溝の開口部側壁がエッチ（サイドエッチ）されるため、
幅の狭い溝を深く形成できてもその溝形状たる型になっ
たり先細りになったりして目的とする垂直に深い溝（又
は穴）を形成することが困難である。
一方、たとえば窒化けい素膜が形成されたシリコン基板
に垂直に近い深い溝を得ることができたとしても、素子
分離領域を形成するためには熱酸化して溝の内壁に熱酸
化膜を形感し、次に多結晶シリコンをＣＶ Ｄ （Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により埋込み、この後前記窒化けい素膜をストッパー
としてエッチバックし更に多結晶シリコン膜の表面を熱
酸化することになる。
に垂直に近い深い溝を得ることができたとしても、素子
分離領域を形成するためには熱酸化して溝の内壁に熱酸
化膜を形感し、次に多結晶シリコンをＣＶ Ｄ （Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により埋込み、この後前記窒化けい素膜をストッパー
としてエッチバックし更に多結晶シリコン膜の表面を熱
酸化することになる。
しかし、この場合には、最初に溝内部に熱酸化を形成す
るとき溝の側壁の酸化スピードが速いため基板上部の酸
化膜との膜厚差により溝の開口端角部で内側方向に大き
なストレスが発生し、このストレスによりシリコン基板
に結晶欠陥が生じることになる。更に多結晶シリコン膜
の表面を熱酸化すると、形成される熱酸化膜の膜厚が膨
れ上りこの膜厚増加のため溝の開口端角部に大きなスト
レスが生じ結晶欠陥ひいてはひび割りを引き起す原因と
なる。ひび割れとなるとリーク電流の発生となる。この
ため溝形状を単に垂直に深く形成した溝を用いただけで
は素子分離領域を形成することができない。
るとき溝の側壁の酸化スピードが速いため基板上部の酸
化膜との膜厚差により溝の開口端角部で内側方向に大き
なストレスが発生し、このストレスによりシリコン基板
に結晶欠陥が生じることになる。更に多結晶シリコン膜
の表面を熱酸化すると、形成される熱酸化膜の膜厚が膨
れ上りこの膜厚増加のため溝の開口端角部に大きなスト
レスが生じ結晶欠陥ひいてはひび割りを引き起す原因と
なる。ひび割れとなるとリーク電流の発生となる。この
ため溝形状を単に垂直に深く形成した溝を用いただけで
は素子分離領域を形成することができない。
なお、シリコン基板に深い溝を形成する技術に関する引
例として、Ｃ，Ｍ、ＨＯＲＷＩＴＺ：ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮＳ ０ＮＥｌ、ＥＣＴ４ＯＮ
ＤＥＶ、ＩＣＥＳ ＥＤ２８゜＆１１．Ｎ（ＩＶ、１
９８１、や応物学会予講集′８２秋（第４３回）３０ａ
−Ｍ−４及び８４春（第４６回）ｌａ−Ｘ−６がある。
例として、Ｃ，Ｍ、ＨＯＲＷＩＴＺ：ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮＳ ０ＮＥｌ、ＥＣＴ４ＯＮ
ＤＥＶ、ＩＣＥＳ ＥＤ２８゜＆１１．Ｎ（ＩＶ、１
９８１、や応物学会予講集′８２秋（第４３回）３０ａ
−Ｍ−４及び８４春（第４６回）ｌａ−Ｘ−６がある。
またトレンチアイソレーション技術に関してＴ 、 Ｔ
ａｎａｋｉ ｅｔ、 ａｌＪａ、ｐａｎ、 Ｊ、 Ａｐ
ｐｌｙ、 Ｐｈｙｓ、 （，２１） ３７ （１９８
２）がある。
ａｎａｋｉ ｅｔ、 ａｌＪａ、ｐａｎ、 Ｊ、 Ａｐ
ｐｌｙ、 Ｐｈｙｓ、 （，２１） ３７ （１９８
２）がある。
本発明の主目的は、ＬＳＩやＶＬＳ Ｉの高集積化を可
能ならしめる半導体技術を提供することにある。
能ならしめる半導体技術を提供することにある。
本発明の他の目的は、幅が狭くかつ深くて垂直な溝（た
とえば幅２μｍ以下で深さ３μｍ以上の溝）を半導体基
板に容易に形成することができる新規な溝の形成方法を
提供することにある。
とえば幅２μｍ以下で深さ３μｍ以上の溝）を半導体基
板に容易に形成することができる新規な溝の形成方法を
提供することにある。
本発明の目的は、熱酸化した場合でも熱酸化によるスト
レスを除去ないし極力低減させ、半導体基板に欠陥（結
晶欠陥）や更にはひび割れ、リーク電流が発生しないよ
うにした信頼性の高い絶縁分離領域の形成方法を提供す
ることにある。
レスを除去ないし極力低減させ、半導体基板に欠陥（結
晶欠陥）や更にはひび割れ、リーク電流が発生しないよ
うにした信頼性の高い絶縁分離領域の形成方法を提供す
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明の代表的なものの概要を簡
単に説明すれば、下記の通りである。
単に説明すれば、下記の通りである。
すなわち、シリコン基板上に後記異方性ドライエツチン
グに対する第１のマスク部材（たとえばＳｉ３ Ｎ４膜
）を形成し、この後この第１マスク部材に対し溝部のパ
ターニングを行ない、露出したシリコン基板をエツチン
グして浅い、たとえば２〜３μｍの溝を形成し、次に全
面に後記異方性ドライエツチングに対する第２のマスク
部材（たとえばＣＶＤ法によるＳｉＯ２膜）を形成し、
ドライエツチングにより前記第１のマスク部材が露出す
るまで前記第２のマスク部材をエッチバックし、溝の底
部を除き全面を前記第１及び第２のマスク部材で被覆す
ると共に溝の開口端角部をテーパー状となし、この後異
方性ドライエツチング（たとえばＲＩＥ法）により溝の
底部を所定の深さまでさらに深くエッチすることにより
幅が狭く、シかも深くて垂直な溝（たとえば深さ５μｍ
の溝）を容易に形成するものである。更にこの形成され
た溝の内部の露出したシリコン基板表面に第１の絶縁膜
（たとえば熱酸化によるＳｉＯ□膜）を形成し、前記溝
内部に充填物として多結晶シリコンをＣＶＤ法によりシ
リコン基板表面近傍まで埋込み、この埋込んだ多結晶シ
リコン膜の上面に第２の絶縁膜（たとえば熱酸化による
ＳｉＯ２膜又はＣＶＤ法によるＳｉＯ２膜など）をシリ
コン基板表面が略平坦にとなるように形成することによ
り、従来の如き熱酸化によるストレスを除きないし極力
低減させ、シリコン基板に欠陥やひび割れ更にはリーク
電流が発生しないように信頼性の高い絶縁分離領域（素
子分離領域）を形成するものである。これらの溝及び絶
縁分離領域の形成によりＬＳＩやＶＬＳＩにおける高集
積化の実現に大きく寄与するものである。
グに対する第１のマスク部材（たとえばＳｉ３ Ｎ４膜
）を形成し、この後この第１マスク部材に対し溝部のパ
ターニングを行ない、露出したシリコン基板をエツチン
グして浅い、たとえば２〜３μｍの溝を形成し、次に全
面に後記異方性ドライエツチングに対する第２のマスク
部材（たとえばＣＶＤ法によるＳｉＯ２膜）を形成し、
ドライエツチングにより前記第１のマスク部材が露出す
るまで前記第２のマスク部材をエッチバックし、溝の底
部を除き全面を前記第１及び第２のマスク部材で被覆す
ると共に溝の開口端角部をテーパー状となし、この後異
方性ドライエツチング（たとえばＲＩＥ法）により溝の
底部を所定の深さまでさらに深くエッチすることにより
幅が狭く、シかも深くて垂直な溝（たとえば深さ５μｍ
の溝）を容易に形成するものである。更にこの形成され
た溝の内部の露出したシリコン基板表面に第１の絶縁膜
（たとえば熱酸化によるＳｉＯ□膜）を形成し、前記溝
内部に充填物として多結晶シリコンをＣＶＤ法によりシ
リコン基板表面近傍まで埋込み、この埋込んだ多結晶シ
リコン膜の上面に第２の絶縁膜（たとえば熱酸化による
ＳｉＯ２膜又はＣＶＤ法によるＳｉＯ２膜など）をシリ
コン基板表面が略平坦にとなるように形成することによ
り、従来の如き熱酸化によるストレスを除きないし極力
低減させ、シリコン基板に欠陥やひび割れ更にはリーク
電流が発生しないように信頼性の高い絶縁分離領域（素
子分離領域）を形成するものである。これらの溝及び絶
縁分離領域の形成によりＬＳＩやＶＬＳＩにおける高集
積化の実現に大きく寄与するものである。
〔実施例１〕
第１図は本発明による溝の形成方法、特にＶＬＳＩにお
ける溝の形成方法の一実施例を示す要部工程断面図であ
る。以下、第１図を用いて本発明の第１の発明である溝
の形成方法について説明する。
ける溝の形成方法の一実施例を示す要部工程断面図であ
る。以下、第１図を用いて本発明の第１の発明である溝
の形成方法について説明する。
同図（ａ）に示す如くシリコン基板１上に熱酸化してＳ
ｉＯ２膜２を厚さ数百人形成し、更にその上に第１のマ
スク部材としてのＣＶＤ法によるＳｉ３ Ｎ４膜３を１
００ＯＡ位の厚に形成し、その後たとえば幅２μｍ以下
の溝部のパターニングをし、この後たとえばＲＩＥ法に
ょリシコン基板１を深さ約２〜３μｍ垂直にエッチして
浅い溝４を形成する。次にシリコンとドライエツチング
の選択性の異なる第２のマスク部材としてのＣＶＤ法に
よる蒸着膜たとえばＣＶ Ｄ−ＳｉＯ２膜５を厚さ２０
００〜３０００Ａ形成する。
ｉＯ２膜２を厚さ数百人形成し、更にその上に第１のマ
スク部材としてのＣＶＤ法によるＳｉ３ Ｎ４膜３を１
００ＯＡ位の厚に形成し、その後たとえば幅２μｍ以下
の溝部のパターニングをし、この後たとえばＲＩＥ法に
ょリシコン基板１を深さ約２〜３μｍ垂直にエッチして
浅い溝４を形成する。次にシリコンとドライエツチング
の選択性の異なる第２のマスク部材としてのＣＶＤ法に
よる蒸着膜たとえばＣＶ Ｄ−ＳｉＯ２膜５を厚さ２０
００〜３０００Ａ形成する。
次にドライエツチングによりＣＶ Ｄ ” ＳｉＯ２膜
５を同図（ｂ）に示す如（Ｓｉ３Ｎ４膜３が露出するま
でエッチバックする。これにより溝４の開口角部６がテ
ーパー状となる。
５を同図（ｂ）に示す如（Ｓｉ３Ｎ４膜３が露出するま
でエッチバックする。これにより溝４の開口角部６がテ
ーパー状となる。
次に同図（ｃ）に示す如＜ＲＩＥ法などの異方性ドライ
エツチング法により溝４の底部のシリコン基板１のシリ
コンを更に深くエッチして、シリコン基板表面からの深
さをたとえば５μｍとする。
エツチング法により溝４の底部のシリコン基板１のシリ
コンを更に深くエッチして、シリコン基板表面からの深
さをたとえば５μｍとする。
このときエツチングの際の斜め入射イオンによるイオン
衝撃を受けやすい深さ０〜２μｍ部分の溝４の開口部側
壁はシリコンが露出せずＣＶＤＳｉＯ２膜５で覆われて
いるため、矢印７で示す方向の斜め入射イオンにより側
壁がサイドエッチされるのを防止している。即ち溝４の
開口部側壁のＣＶＤ５ｉＯ□膜５が斜め入射イオンを阻
止している。そして溝４内では矢印８で示す垂直方向の
入射イオンのＨがシリコン基板１に作用して図示の如く
垂直方向にエッチされるのである。
衝撃を受けやすい深さ０〜２μｍ部分の溝４の開口部側
壁はシリコンが露出せずＣＶＤＳｉＯ２膜５で覆われて
いるため、矢印７で示す方向の斜め入射イオンにより側
壁がサイドエッチされるのを防止している。即ち溝４の
開口部側壁のＣＶＤ５ｉＯ□膜５が斜め入射イオンを阻
止している。そして溝４内では矢印８で示す垂直方向の
入射イオンのＨがシリコン基板１に作用して図示の如く
垂直方向にエッチされるのである。
更に熱酸化を行ない、形成された溝９内の露出したシリ
コン基板１表面に同図（ｄ）に示す如くＳｉＯ２膜１０
を厚さ５００〜６００人形成する。
コン基板１表面に同図（ｄ）に示す如くＳｉＯ２膜１０
を厚さ５００〜６００人形成する。
このとき溝９の開口部はＣｖＤ−８ｉＯ２膜５により、
また開口端角部６はＣＶ］：１ｓｉ０２膜５とＳｉ３
Ｎ４膜３により横方向への酸素（ｏ２）の侵入が阻止さ
れ、このためＳｉ３ Ｎ４膜３下のシリコン基板１は殆
んど酸化されない。従って、バーズビーズが生ぜず、シ
リコン基板１に対するストレスが発生しない。
また開口端角部６はＣＶ］：１ｓｉ０２膜５とＳｉ３
Ｎ４膜３により横方向への酸素（ｏ２）の侵入が阻止さ
れ、このためＳｉ３ Ｎ４膜３下のシリコン基板１は殆
んど酸化されない。従って、バーズビーズが生ぜず、シ
リコン基板１に対するストレスが発生しない。
次に目的によっては同図（ｅ）に示す如くウェットエツ
チングを行なってＣｖＤ−３ｉＯ２膜５．ＳｉＯ２膜１
０を除去し、更に必要に応じＳｉ３ Ｎ４膜３．ＳｉＯ
２膜２を除去する。これにより点線で囲む部分４９口に
おける溝側壁の段差はＣＶＤ・ＳｉＯ２膜５の内側が殆
んど酸化されないため小さく、略垂直な深い溝９′が得
られる。また点線で囲む部分ハ、二における開口端角部
のテーパーの度合は少ないものが得られる。
チングを行なってＣｖＤ−３ｉＯ２膜５．ＳｉＯ２膜１
０を除去し、更に必要に応じＳｉ３ Ｎ４膜３．ＳｉＯ
２膜２を除去する。これにより点線で囲む部分４９口に
おける溝側壁の段差はＣＶＤ・ＳｉＯ２膜５の内側が殆
んど酸化されないため小さく、略垂直な深い溝９′が得
られる。また点線で囲む部分ハ、二における開口端角部
のテーパーの度合は少ないものが得られる。
以上のように、溝９の開口部側壁にＣＶＤ・ＳｉＯ２膜
５を設はエツチングの際の斜め入射イオンを阻止しサイ
ドエッチを防止したことにより従来の如くたる形となっ
たり、先細りとなったすせず幅の狭い、深く垂直な溝９
（同図（ｄ）参照）をシリコン基板１に容易に、しかも
高精度に形成することができる。そして従来の如きたる
形とならず所定通り垂直な深い溝が形成でき寸法精度が
増すことになりプロセスマージンが大となる。また熱酸
化して溝９の内部にＳｉＯ２膜１０を形成しても開口部
側壁のＣｖＤ−８ｉＯ□膜５により横方向の酸素（０２
）の侵入が阻止されるのにＣＶＤ・ＳｉＯ２膜５の内側
が殆んど酸化されず、従ってバーズビークが生ぜず、従
ってシリコン基板１に対するストレスも発生せずシリコ
ン基板１に結晶欠陥が生じない。更に同図（ｄ）に示す
如く形成された溝９の開口端角部６がテーパー状になっ
ているため、この溝９内に多結晶シリコンや絶縁物など
の充填物の埋込みが容易となる。更にまた溝９又は９′
を用いて特にＶＬＳＩの溝堀キャパシタを形成したり、
溝堀リアイソレーション領域（絶縁分離領域）を形成し
たり、埋込み高低抗を形成したりするとことができる。
５を設はエツチングの際の斜め入射イオンを阻止しサイ
ドエッチを防止したことにより従来の如くたる形となっ
たり、先細りとなったすせず幅の狭い、深く垂直な溝９
（同図（ｄ）参照）をシリコン基板１に容易に、しかも
高精度に形成することができる。そして従来の如きたる
形とならず所定通り垂直な深い溝が形成でき寸法精度が
増すことになりプロセスマージンが大となる。また熱酸
化して溝９の内部にＳｉＯ２膜１０を形成しても開口部
側壁のＣｖＤ−８ｉＯ□膜５により横方向の酸素（０２
）の侵入が阻止されるのにＣＶＤ・ＳｉＯ２膜５の内側
が殆んど酸化されず、従ってバーズビークが生ぜず、従
ってシリコン基板１に対するストレスも発生せずシリコ
ン基板１に結晶欠陥が生じない。更に同図（ｄ）に示す
如く形成された溝９の開口端角部６がテーパー状になっ
ているため、この溝９内に多結晶シリコンや絶縁物など
の充填物の埋込みが容易となる。更にまた溝９又は９′
を用いて特にＶＬＳＩの溝堀キャパシタを形成したり、
溝堀リアイソレーション領域（絶縁分離領域）を形成し
たり、埋込み高低抗を形成したりするとことができる。
このように信頼性の高い、高精度の溝９，９′を用いる
ことによりＶＬＳＩやＬＳＩにおける高集積化（単位セ
ルの縮小）に大きく寄与することができる。
ことによりＶＬＳＩやＬＳＩにおける高集積化（単位セ
ルの縮小）に大きく寄与することができる。
〔実施例２〕
第２図（ａ）〜（ｅ）は本発明による絶縁分離領域の形
成方法、特にＶＬＳＩにおける絶縁分離領域（素子分離
領域）の形成方法の一実施例を示す要部工程断面図であ
って、第３図は第２図（ｅ）に置き換えられる変形例を
“示すものである。以下本発明の第２の発明である絶縁
分離領域の形成方法について第２及び第３図を用いて説
明する。
成方法、特にＶＬＳＩにおける絶縁分離領域（素子分離
領域）の形成方法の一実施例を示す要部工程断面図であ
って、第３図は第２図（ｅ）に置き換えられる変形例を
“示すものである。以下本発明の第２の発明である絶縁
分離領域の形成方法について第２及び第３図を用いて説
明する。
先ず第２図（ａ）に示すように、シリコン基板１１上に
ＣＶＤ法によ′るＳｉ３ Ｎ４膜を形成し、この上更に
第１のマスク部材としてのＣＶＤ・Ｓｉ４ Ｎ４膜１３
を厚く形成し、この後溝部のパターニングを行ない、チ
ャンネルストッパイオン（シリコン基板１１がＮ型シリ
コン基板である場合にはＰ型のボロンイオン）を打込ん
でチャネルストッパ１４を形成し、次にシリコン基板１
１をたとえばＲＩＥ法により約２〜３μｌ１１（ここで
は、約２μｍとする）エッチする。これにより浅い垂直
な溝１５を形成することができる。次にシリコンとドラ
イエツチングの選択性の異なる第２のマスク部材として
のＣＶＤ−８ｉ０２膜１６を全面に図の如く形成する。
ＣＶＤ法によ′るＳｉ３ Ｎ４膜を形成し、この上更に
第１のマスク部材としてのＣＶＤ・Ｓｉ４ Ｎ４膜１３
を厚く形成し、この後溝部のパターニングを行ない、チ
ャンネルストッパイオン（シリコン基板１１がＮ型シリ
コン基板である場合にはＰ型のボロンイオン）を打込ん
でチャネルストッパ１４を形成し、次にシリコン基板１
１をたとえばＲＩＥ法により約２〜３μｌ１１（ここで
は、約２μｍとする）エッチする。これにより浅い垂直
な溝１５を形成することができる。次にシリコンとドラ
イエツチングの選択性の異なる第２のマスク部材として
のＣＶＤ−８ｉ０２膜１６を全面に図の如く形成する。
次に同図（ｂ）に示すようにＣｖＤ−３ｉ０２膜１６を
ドライエツチング法たとえばＲＩＥ法によりＣＶＤ−３
ｉ０２膜１３が露出するまでエッチバックする。これに
より溝の開口端角部がテーパー状となる。
ドライエツチング法たとえばＲＩＥ法によりＣＶＤ−３
ｉ０２膜１３が露出するまでエッチバックする。これに
より溝の開口端角部がテーパー状となる。
この後第１及び第２のマスク部材としてのＣｖＤ−８ｉ
０２膜１３及び１６をマスクとして、浅い溝１５の底部
のシリコン基板１をＲＩＥ法などの異方性ドライエツチ
ング法により深くエッチして、シリコン基板１１表面か
らの深さをたとえば５μｍとする。この場合、前述した
実施例１の場合と同様に溝の開口部側壁のＣＶＤ−３ｉ
Ｏ□膜１６によりエツチングの際の斜め入射イオンを阻
止し、溝の開口部側壁がサイドエッチされるのを防止し
ている。そして溝１５内では垂直方向のイオンのみがシ
リコン基板と作用して垂直方向に深くエッチされるので
ある。更にＣＶＤ５ｉＱ２膜１３をドライエツチング方
たとえばＲＩＥ法によりＳｉ３ Ｎ４膜１２が露出する
までエッチバックする。
０２膜１３及び１６をマスクとして、浅い溝１５の底部
のシリコン基板１をＲＩＥ法などの異方性ドライエツチ
ング法により深くエッチして、シリコン基板１１表面か
らの深さをたとえば５μｍとする。この場合、前述した
実施例１の場合と同様に溝の開口部側壁のＣＶＤ−３ｉ
Ｏ□膜１６によりエツチングの際の斜め入射イオンを阻
止し、溝の開口部側壁がサイドエッチされるのを防止し
ている。そして溝１５内では垂直方向のイオンのみがシ
リコン基板と作用して垂直方向に深くエッチされるので
ある。更にＣＶＤ５ｉＱ２膜１３をドライエツチング方
たとえばＲＩＥ法によりＳｉ３ Ｎ４膜１２が露出する
までエッチバックする。
この後熱酸化を行ない同図（ｃ）に示す如く形成された
深い溝１７内のシリコン基板表面に５ｉＱ２膜１８を形
成する。このとき溝１７の開口部はＣｖＤ−ＳｉＯ２膜
１６によりまた開口端角部はＣｖＤ−５１０２膜１６と
Ｓｉ３ Ｎ４膜１２により、横方向への酸素（０２）の
侵入が阻止され、このためＳｉ３ Ｎ４膜１２下のシリ
コン基板１１は殆んど酸化されない。従ってバーズビー
クが生ぜず、シリコン基板１１に対するストレスが発生
しない。よってシリコン基板１１に欠陥（結晶欠陥）も
生じない。
深い溝１７内のシリコン基板表面に５ｉＱ２膜１８を形
成する。このとき溝１７の開口部はＣｖＤ−ＳｉＯ２膜
１６によりまた開口端角部はＣｖＤ−５１０２膜１６と
Ｓｉ３ Ｎ４膜１２により、横方向への酸素（０２）の
侵入が阻止され、このためＳｉ３ Ｎ４膜１２下のシリ
コン基板１１は殆んど酸化されない。従ってバーズビー
クが生ぜず、シリコン基板１１に対するストレスが発生
しない。よってシリコン基板１１に欠陥（結晶欠陥）も
生じない。
次に同図（ｄ）に示す如く溝１７内の充填物としての多
結晶シリコンをＣＶＤ法により堆積させ、これをエッチ
バックして図示の如く多結晶シリコン膜１９をシリコン
基板１の表面近傍まで溝１７内に埋込む。ここで、多結
晶シリコン膜１９の表面要目図（、）に示す如く熱酸化
する場合はシリコン基板１１０表面すれすれ近くまで多
結晶シリコン膜１９を埋込み、また第３図に示す如く多
結晶シリコン膜１９の上ニＣＶ Ｄ−３ｉ０２膜２１を
形成する場合は、シリコン基板１０表面よりもやや低目
に多結晶シリコン膜１９を埋込むとよい。
結晶シリコンをＣＶＤ法により堆積させ、これをエッチ
バックして図示の如く多結晶シリコン膜１９をシリコン
基板１の表面近傍まで溝１７内に埋込む。ここで、多結
晶シリコン膜１９の表面要目図（、）に示す如く熱酸化
する場合はシリコン基板１１０表面すれすれ近くまで多
結晶シリコン膜１９を埋込み、また第３図に示す如く多
結晶シリコン膜１９の上ニＣＶ Ｄ−３ｉ０２膜２１を
形成する場合は、シリコン基板１０表面よりもやや低目
に多結晶シリコン膜１９を埋込むとよい。
なお、溝１７の開口端角部がテーパー状となっているた
め、多結晶シリコンの埋込みがきわめて容易となる。
め、多結晶シリコンの埋込みがきわめて容易となる。
次に同図（ｅ）に示す如く多結晶シリコン膜１９の表面
を熱酸化してシリコン基板表面が略平坦となるようにＳ
ｉＯ２膜２０を形成する。これにより充填物である多結
晶シリコン膜１９はＣＶＤ・ＳｉＯ□［１６及びＳｉＯ
２膜１８．２０からなる絶縁物で覆われた形となる。な
おこの熱酸化時においても、ＣｖＤ−３ｉ０２膜１６に
より横方向即ちＳｉ３ Ｎ４膜１２下への酸素（０２）
の侵入が防止され、Ｓｉ３ Ｎ４膜１２下のシリコン基
板１１が酸化されず、バーズビークも生ぜずこ九による
ストレスも発生しない。また多結晶シリコン膜１９の熱
酸化により酸化された部分の膜厚かやや膨れ上り、この
膜厚増加のため埋込まれた溝１７の開口端角部にストレ
スが加わるのが、この開口端角部がテーパー状のため、
前記ストレスを緩和させる（極力低減させる）ことがで
きる。このようにシリコン基板１１に加わるストレスを
極力低減させることができ、従って結晶欠陥やひび割れ
の発生を防止でき、耐リーク電流を向上させることがで
きる。また多結晶シリコン膜１９はシリコン基板１１の
表面すれすれまで埋込まれており、しかも溝幅も微細で
あるため、多結晶シリコン膜１９の酸化面積が少なくて
済み、平坦化も容易に行なうことができる。
を熱酸化してシリコン基板表面が略平坦となるようにＳ
ｉＯ２膜２０を形成する。これにより充填物である多結
晶シリコン膜１９はＣＶＤ・ＳｉＯ□［１６及びＳｉＯ
２膜１８．２０からなる絶縁物で覆われた形となる。な
おこの熱酸化時においても、ＣｖＤ−３ｉ０２膜１６に
より横方向即ちＳｉ３ Ｎ４膜１２下への酸素（０２）
の侵入が防止され、Ｓｉ３ Ｎ４膜１２下のシリコン基
板１１が酸化されず、バーズビークも生ぜずこ九による
ストレスも発生しない。また多結晶シリコン膜１９の熱
酸化により酸化された部分の膜厚かやや膨れ上り、この
膜厚増加のため埋込まれた溝１７の開口端角部にストレ
スが加わるのが、この開口端角部がテーパー状のため、
前記ストレスを緩和させる（極力低減させる）ことがで
きる。このようにシリコン基板１１に加わるストレスを
極力低減させることができ、従って結晶欠陥やひび割れ
の発生を防止でき、耐リーク電流を向上させることがで
きる。また多結晶シリコン膜１９はシリコン基板１１の
表面すれすれまで埋込まれており、しかも溝幅も微細で
あるため、多結晶シリコン膜１９の酸化面積が少なくて
済み、平坦化も容易に行なうことができる。
また同図（ｅ）に示す如く多結晶シリコン膜１９の表面
を熱酸化する代わりに第３図に示す如くＣＶ Ｄ−Ｓｉ
Ｏ２膜を全面に形成した後エッチバックすることにより
多結晶シリコン膜１９の上面にＣｖＤ−ＳｉＯ２膜２１
を平坦となるように埋込むこともきわめて容易にできる
。更にまたＣＶＤ・ＳｉＯ２膜２１部分を薄くても埋込
み能力の強いスパッタＳｉＯ２膜やＳＯ’Ｇ膜を用いて
形成してもよい。これらの場合、バーズビークの問題や
ストレスの問題は当然生ぜず、シリコン基板１１に欠陥
やひび割れ、リーク電流の発生がない。またこれらのス
パッタＳｉＯ２膜やＳＯＧ膜を用いた場合、平坦化はき
わめて容易である。
を熱酸化する代わりに第３図に示す如くＣＶ Ｄ−Ｓｉ
Ｏ２膜を全面に形成した後エッチバックすることにより
多結晶シリコン膜１９の上面にＣｖＤ−ＳｉＯ２膜２１
を平坦となるように埋込むこともきわめて容易にできる
。更にまたＣＶＤ・ＳｉＯ２膜２１部分を薄くても埋込
み能力の強いスパッタＳｉＯ２膜やＳＯ’Ｇ膜を用いて
形成してもよい。これらの場合、バーズビークの問題や
ストレスの問題は当然生ぜず、シリコン基板１１に欠陥
やひび割れ、リーク電流の発生がない。またこれらのス
パッタＳｉＯ２膜やＳＯＧ膜を用いた場合、平坦化はき
わめて容易である。
以上から、溝１７の上部にあるＣＶＤ−３ｉＯ２膜１６
により素子間のリーク電流及びラッチアップを防止でき
、素子間分離が完全に行なえる信頼性の高い素子分離領
域（絶縁分離領域）２２を形成することができ、ＶＬＳ
Ｔ、ＬＳＩにおける高集積化（単位セルの縮小）に大き
く寄与することができる。
により素子間のリーク電流及びラッチアップを防止でき
、素子間分離が完全に行なえる信頼性の高い素子分離領
域（絶縁分離領域）２２を形成することができ、ＶＬＳ
Ｔ、ＬＳＩにおける高集積化（単位セルの縮小）に大き
く寄与することができる。
（１）浅い溝を更に深くエッチするときの異方性ドライ
エツチングに対するマスク部材が前記浅い溝の側壁に形
成されているので、このマスク部材により前記異方性ト
ライエツチングの際の斜め入射イオンによるサイドエッ
チを防止することにより、幅の狭い、しかも深い垂直な
溝（たとえば幅２μｍ以下で深さ３膜和以上の溝）を高
精度にしかも容易に形成することができる。
エツチングに対するマスク部材が前記浅い溝の側壁に形
成されているので、このマスク部材により前記異方性ト
ライエツチングの際の斜め入射イオンによるサイドエッ
チを防止することにより、幅の狭い、しかも深い垂直な
溝（たとえば幅２μｍ以下で深さ３膜和以上の溝）を高
精度にしかも容易に形成することができる。
（２）前記１で形成された深い溝の内壁に熱酸化膜を形
成した場合でも、前記マスク部材により前記溝上部の半
導体基板の酸化が阻止されるので半導体基板にストレス
が発生せず、従って欠陥（結晶欠陥）も生じない。
成した場合でも、前記マスク部材により前記溝上部の半
導体基板の酸化が阻止されるので半導体基板にストレス
が発生せず、従って欠陥（結晶欠陥）も生じない。
（３）前記１で形成された深い溝の開口端角部がテーパ
ー状をなしているので、多結晶シリコンや絶縁物などの
埋込みが容易でありこの溝を利用して特にＶ、Ｌ、ＳＩ
の溝堀リキャパシタ溝堀すアイソレーション領域、埋込
み高抵抗を形成することが容易となる。
ー状をなしているので、多結晶シリコンや絶縁物などの
埋込みが容易でありこの溝を利用して特にＶ、Ｌ、ＳＩ
の溝堀リキャパシタ溝堀すアイソレーション領域、埋込
み高抵抗を形成することが容易となる。
（４）特にＬＳＩ、ＶＬＳＩにおける高集積化（単位セ
ルの縮小）に大きく寄与することができる信頼性の高い
高精度の溝を形成することができる。
ルの縮小）に大きく寄与することができる信頼性の高い
高精度の溝を形成することができる。
（５）前記溝の開口部側壁に形成したマスク部材により
第１及び第２の絶縁膜と併せて素子間のリーク電流及び
ラッチアップ現象の防止をより一層強化でき、素子間分
離が完全に行なえる信頼性の高い素子分離領域（絶縁分
離領域）を形成することができる。
第１及び第２の絶縁膜と併せて素子間のリーク電流及び
ラッチアップ現象の防止をより一層強化でき、素子間分
離が完全に行なえる信頼性の高い素子分離領域（絶縁分
離領域）を形成することができる。
（６）従ってＬＳＩ、ＶＬＳＩにおける高集積化（単位
セルの縮小）に大きく寄与することができる高信頼度の
素子分離領域（絶縁分離領域）を形成することができる
。
セルの縮小）に大きく寄与することができる高信頼度の
素子分離領域（絶縁分離領域）を形成することができる
。
（７）第１及び絶縁膜を熱酸化膜で形成した場合でも前
記マスク部材（開口端角部がテーパー状をなす）バーズ
ビーク現象の発生を防止し、ストレスを生じさせず又は
極力低減させることができ、半導体基板欠陥（結晶欠陥
）や更にはひび割れ。
記マスク部材（開口端角部がテーパー状をなす）バーズ
ビーク現象の発生を防止し、ストレスを生じさせず又は
極力低減させることができ、半導体基板欠陥（結晶欠陥
）や更にはひび割れ。
リーク電流の発生を防止できる素子分離領域（絶縁分離
領域）を形成することができる。
領域）を形成することができる。
（８）絶縁分離領域上面を容易に第２の絶縁膜により平
坦化できる。
坦化できる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いてｃｖＤ−３ｉｏ！２膜５を形成しているが、スパッ
タＳｉＯ２膜を形成してもよく、要はシリコン基板１を
エッチする異方性ドライエツチングに対するマスク部材
であればよい、また第２図（ｄ）に・おいて多結晶シリ
コンを埋込んでいるが、−高低抗層として使わない以上
、ＣｖＤ−８ｉ０２膜などの絶縁物でもよい。
き具体的に説明したが本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いてｃｖＤ−３ｉｏ！２膜５を形成しているが、スパッ
タＳｉＯ２膜を形成してもよく、要はシリコン基板１を
エッチする異方性ドライエツチングに対するマスク部材
であればよい、また第２図（ｄ）に・おいて多結晶シリ
コンを埋込んでいるが、−高低抗層として使わない以上
、ＣｖＤ−８ｉ０２膜などの絶縁物でもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＶＬＳＩ半導体装置
に適用した場合について説明したが、それに限定される
ものではなく、たとえばＬＳＩなどの半導体装置全般に
適用できる。
をその背景となった利用分野であるＶＬＳＩ半導体装置
に適用した場合について説明したが、それに限定される
ものではなく、たとえばＬＳＩなどの半導体装置全般に
適用できる。
第１図（ａ）〜（、）は本発明による溝の形成方法の一
実施例をまず要部工程断面図、第２図（ａ）〜（ｅ）は
本発明による絶縁分離領域の形成方法の一実施例を示す
要部工程断面図、第３図は第２図（ｅ）に置き換えられ
る変形例を示す要部断面図である。 １．１１−９リコン基板、３ ＋ １２ ・”Ｓｉ３
Ｎ４膜、４，１５・・・浅い溝、５．１３，１６．２
１・・・ＣｖＤ−５ｉＯ２膜、６・・・開口端角部、９
，９”−・深い溝、１０． １８．２０−・熱酸化膜（
Ｓｉ０２膜）、１７・・・深い溝、１９・・・多結晶シ
リコン、２２・・・素子分離領域（絶縁分離領域）。
実施例をまず要部工程断面図、第２図（ａ）〜（ｅ）は
本発明による絶縁分離領域の形成方法の一実施例を示す
要部工程断面図、第３図は第２図（ｅ）に置き換えられ
る変形例を示す要部断面図である。 １．１１−９リコン基板、３ ＋ １２ ・”Ｓｉ３
Ｎ４膜、４，１５・・・浅い溝、５．１３，１６．２
１・・・ＣｖＤ−５ｉＯ２膜、６・・・開口端角部、９
，９”−・深い溝、１０． １８．２０−・熱酸化膜（
Ｓｉ０２膜）、１７・・・深い溝、１９・・・多結晶シ
リコン、２２・・・素子分離領域（絶縁分離領域）。
Claims (1)
- 【特許請求の範囲】 １、半導体基板に浅い溝を形成し、その溝の底部を除き
全面に異方性ドライエッチングに対するマスク部材を、
前記溝の開口端角部がテーパー状をなすように形成する
第１の工程と、次に前記異方性ドライエッチングにより
前記溝の底部を所定の深さまで深くエッチする第２の工
程とを備えたことを特徴とする溝の形成方法。 ２、前記第１の工程は、半導体基板上に第１のマスク部
材を形成し、この後この第１のマスク部材に対し溝部の
パターニングを行ない、露出した半導体基板をエッチン
グして浅い溝を形成し、次に全面に第２のマスク部材を
形成し、ドライエッチングにより前記第１のマスク部材
が露出するまで前記第２のマスク部材をエッチングし、
前記溝の底部を除き全面を前記第１及び第２のマスク部
材からなるマスク部材で被覆する工程からなる特許請求
の範囲第１項記載の溝の形成方法。 ３、前記第１のマスク部材としてＳｉ＿３Ｎ＿４膜を用
い、かつ前記第２のマスク部材としてＣＶＤ法によるＳ
ｉＯ＿２膜を用いてなる特許請求の範囲第２項記載の溝
の形成方法。 ４、半導体装置に浅い溝を形成し、その溝の底部を除き
全面に異方性ドライエッチングに対するマスク部材を、
前記溝の開口端角部がテーパー状をなすように形成する
第１の工程と、次に前記異方性ドライエッチングにより
前記溝の底部を所定の深さまで深くエッチする第２の工
程と、前記溝の内部の露出した半導体基板表面に第１の
絶縁膜を形成する第３の工程と、前記溝内部に充填物を
前記半導体基板表面近傍まで埋込み、この埋込んだ充填
物の上面に第２の絶縁膜を形成して略平坦化する。第４
の工程とを備えたことを特徴とする絶縁分離領域の形成
方法。 ５、前記第１の工程は、半導体基板上に第１のマスク部
材を形成し、この後この第１のマスク部材に対し溝部の
パターニングを行ない、露出した半導体基板をエッチン
グして浅い溝を形成し、次に全面に第２のマスク部材を
形成し、ドライエッチングにより前記第１のマスク部材
が露出するまで前記第２のマスク部材をエッチバックし
、前記溝の底部を除き全面を前記第１及び第２のマスク
部材からなるマスク部材で被覆する工程からなる特許請
求の範囲第４項記載の絶縁分離領域の形成方法。 ６、前記第１のマスク部材としてＳｉ＿３Ｎ＿４膜を用
い、かつ前記第２のマスク部材としてＣＶＤ法によるＳ
ｉＯ＿２膜を用いてなる特許請求の範囲第５項記載の絶
縁分離領域の形成方法。 ７、前記第４の工程において、前記充填物として多結晶
シリコンを用い、その埋込んだ多結晶シリコンの表面を
熱酸化してＳｉＯ＿２膜を形成して略平坦化するように
した特許請求の範囲第４項ないし第６項のいずれか記載
の絶縁分離領域の形成方法。 ８、前記第４の工程において、前記充填物として多結晶
シリコンを用い、その埋込んだ多結晶シリコンの上面に
ＣＶＤ法によるＳｉＯ＿２膜を形成し、エッチバックす
ることにより平坦化するようにした特許請求の範囲第４
項ないし第６項のいずれか記載の絶縁分離領域の形成方
法。 ９、前記第４の工程において、前記第２の絶縁膜として
、スパッタＳｉＯ＿２膜又はスピンオングラス膜を用い
てなる特許請求の範囲第４項ないし第６項のいずれか記
載の絶縁分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27091784A JPS61150230A (ja) | 1984-12-24 | 1984-12-24 | 溝及び絶縁分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27091784A JPS61150230A (ja) | 1984-12-24 | 1984-12-24 | 溝及び絶縁分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150230A true JPS61150230A (ja) | 1986-07-08 |
Family
ID=17492787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27091784A Pending JPS61150230A (ja) | 1984-12-24 | 1984-12-24 | 溝及び絶縁分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451519B1 (ko) * | 2002-12-09 | 2004-10-07 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR100528797B1 (ko) * | 1999-06-30 | 2005-11-15 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| US7224038B2 (en) | 2000-11-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Semiconductor device having element isolation trench and method of fabricating the same |
| JP2020506547A (ja) * | 2017-07-03 | 2020-02-27 | 無錫華潤上華科技有限公司Ｃｓｍｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | トレンチ分離構造およびその製造方法 |
-
1984
- 1984-12-24 JP JP27091784A patent/JPS61150230A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100528797B1 (ko) * | 1999-06-30 | 2005-11-15 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| US7224038B2 (en) | 2000-11-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Semiconductor device having element isolation trench and method of fabricating the same |
| KR100451519B1 (ko) * | 2002-12-09 | 2004-10-07 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| JP2020506547A (ja) * | 2017-07-03 | 2020-02-27 | 無錫華潤上華科技有限公司Ｃｓｍｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | トレンチ分離構造およびその製造方法 |
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