JPH0526337B2 - - Google Patents
Info
- Publication number
- JPH0526337B2 JPH0526337B2 JP60079461A JP7946185A JPH0526337B2 JP H0526337 B2 JPH0526337 B2 JP H0526337B2 JP 60079461 A JP60079461 A JP 60079461A JP 7946185 A JP7946185 A JP 7946185A JP H0526337 B2 JPH0526337 B2 JP H0526337B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- insulating layer
- trench
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000000087 stabilizing effect Effects 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 76
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 48
- 239000004642 Polyimide Substances 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- 229920001721 polyimide Polymers 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 235000012239 silicon dioxide Nutrition 0.000 description 23
- 239000000377 silicon dioxide Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 230000006641 stabilisation Effects 0.000 description 6
- 238000011105 stabilization Methods 0.000 description 6
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910021339 platinum silicide Inorganic materials 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000008366 buffered solution Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は溝によつて分離された半導体基板にお
ける基板の平坦性及び窒化ケイ素による溝の周辺
の安定性の改良に関する。
ける基板の平坦性及び窒化ケイ素による溝の周辺
の安定性の改良に関する。
Ｂ 開示の概要
本発明によれば、溝を用いた絶縁分離パターン
が形成される半導体基板における基板の平坦性及
び溝周辺の窒化ケイ素による表面保護の安定化を
夫々改良する方法が得られる。アンダーカツトさ
れて二酸化ケイ素層及び窒化ケイ素層のような絶
縁層の下に凹んだ側壁の溝を半導体基板中に設け
る構成により、そのような側壁に窒化ケイ素層の
ような絶縁層を形成すると溝のオーバーハングし
た端では突出する位に分厚くなつた形状の絶縁層
で覆われることになるので、その後の処理で行な
われるエツチングで分厚くなつた形状が薄くなる
ことはあつても絶縁層の下が露出されるようなこ
とはなく、従つて、溝の端の品質は改良され、絶
縁層の下の基板領域は良好に保護される。さらに
処理を行う事によつて、ポリイミドが充填された
溝と隣接基板間の平坦性が改良される。それは前
に付着された酸化物層によつてポリイミドがエツ
チ・バツクされる迄の点が定められるからであ
る。その後酸化物を除去しても、ポリイミドには
影響を与えず、上記ポリイミドの最上部は隣接す
る基板と実質的に平坦になる。
が形成される半導体基板における基板の平坦性及
び溝周辺の窒化ケイ素による表面保護の安定化を
夫々改良する方法が得られる。アンダーカツトさ
れて二酸化ケイ素層及び窒化ケイ素層のような絶
縁層の下に凹んだ側壁の溝を半導体基板中に設け
る構成により、そのような側壁に窒化ケイ素層の
ような絶縁層を形成すると溝のオーバーハングし
た端では突出する位に分厚くなつた形状の絶縁層
で覆われることになるので、その後の処理で行な
われるエツチングで分厚くなつた形状が薄くなる
ことはあつても絶縁層の下が露出されるようなこ
とはなく、従つて、溝の端の品質は改良され、絶
縁層の下の基板領域は良好に保護される。さらに
処理を行う事によつて、ポリイミドが充填された
溝と隣接基板間の平坦性が改良される。それは前
に付着された酸化物層によつてポリイミドがエツ
チ・バツクされる迄の点が定められるからであ
る。その後酸化物を除去しても、ポリイミドには
影響を与えず、上記ポリイミドの最上部は隣接す
る基板と実質的に平坦になる。
Ｃ 従来技術
高密度集積回路の形成において、望ましくない
相互作用を防ぐために素子は絶縁する必要があ
る。半導体の分野において隔離を達成する一つの
方法は半導体基板中に分離溝の組もしくはパター
ンをエツチングし、この溝を酸化物もしくは窒化
物で安定化し、これを絶縁材料で充電するもので
ある。ポリイミドの様な絶縁材料が使用される時
の代表的な方法はエミツタ・コンタクト（接点）
及びエミツタ拡散の形成が含まれるすべての高温
処理を分離溝の形成の前にすませる事を含む。溝
を充填する場合には、絶縁材料はパターン化され
た全基板上に付着され溝は過剰に充填される。次
に絶縁材料がエツチングされ、基板及びコンタク
トが再び露出し、充填された溝が残される。しか
しながら基板の表面のくぼみ中に存在するコンタ
クトを完全に露出するためには、一般に絶縁材料
をくぼみのレベル迄過度にエツチングしなければ
ならない。この結果溝の周辺には大きな階段が残
される。この表面の非平坦性はその後に形成され
る金属化線のパターンに不連続性を生ずる事がわ
かつた。
相互作用を防ぐために素子は絶縁する必要があ
る。半導体の分野において隔離を達成する一つの
方法は半導体基板中に分離溝の組もしくはパター
ンをエツチングし、この溝を酸化物もしくは窒化
物で安定化し、これを絶縁材料で充電するもので
ある。ポリイミドの様な絶縁材料が使用される時
の代表的な方法はエミツタ・コンタクト（接点）
及びエミツタ拡散の形成が含まれるすべての高温
処理を分離溝の形成の前にすませる事を含む。溝
を充填する場合には、絶縁材料はパターン化され
た全基板上に付着され溝は過剰に充填される。次
に絶縁材料がエツチングされ、基板及びコンタク
トが再び露出し、充填された溝が残される。しか
しながら基板の表面のくぼみ中に存在するコンタ
クトを完全に露出するためには、一般に絶縁材料
をくぼみのレベル迄過度にエツチングしなければ
ならない。この結果溝の周辺には大きな階段が残
される。この表面の非平坦性はその後に形成され
る金属化線のパターンに不連続性を生ずる事がわ
かつた。
さらに分離溝に関して一般に知られている欠点
は基板、特に溝の周辺の安定化用の連続した窒化
物に見出される。代表的な方法では基板の一番上
の表面は溝がエツチングされる前に窒化物で安定
化される。次に溝がエツチングされ、溝の側壁が
その後の個別の窒化物で安定化される。これだけ
では溝の縁では、下層の通常使用される酸化物絶
縁体による保護が比較的貧弱である。窒化物によ
る安定が貧弱になる結果、続くクリーニング段階
もしくはエツチング段階中、偶然酸化物の絶縁体
が除去されるので溝の最上部の端近くのケイ素−
金属が短絡するか、例えば後に付着される石英層
中のナトリウムによつて絶縁体層が汚染される。
は基板、特に溝の周辺の安定化用の連続した窒化
物に見出される。代表的な方法では基板の一番上
の表面は溝がエツチングされる前に窒化物で安定
化される。次に溝がエツチングされ、溝の側壁が
その後の個別の窒化物で安定化される。これだけ
では溝の縁では、下層の通常使用される酸化物絶
縁体による保護が比較的貧弱である。窒化物によ
る安定が貧弱になる結果、続くクリーニング段階
もしくはエツチング段階中、偶然酸化物の絶縁体
が除去されるので溝の最上部の端近くのケイ素−
金属が短絡するか、例えば後に付着される石英層
中のナトリウムによつて絶縁体層が汚染される。
Ｄ 発明が解決しようとする問題点
本発明の目的は改良された絶縁溝を形成する方
法を与える事にある。
法を与える事にある。
本発明に従えば、絶縁及び安定化特性が改良さ
れた特定の絶縁溝構造が与えられる。
れた特定の絶縁溝構造が与えられる。
本発明に従えば、絶縁溝の最上部にアンダーカ
ツトされた絶縁層並びに溝の最上部及びすべてを
覆う上層の安定化層が与えられ、貧弱な安定化が
避けられる。
ツトされた絶縁層並びに溝の最上部及びすべてを
覆う上層の安定化層が与えられ、貧弱な安定化が
避けられる。
本発明に従えば、絶縁溝／基板構造体に高度の
平坦性が与えられる。
平坦性が与えられる。
本発明に従えば、くぼんだ基板のコンタクトの
レベルの上及び基板の上表面のレベルの上にある
ポリイミドがエツチングされる端検出点が与えら
れ、ポリイミドの充填溝及び基板に沿つて平坦な
表面が与えられる。
レベルの上及び基板の上表面のレベルの上にある
ポリイミドがエツチングされる端検出点が与えら
れ、ポリイミドの充填溝及び基板に沿つて平坦な
表面が与えられる。
Ｅ 問題点を解決するための手段
本発明に従えば、エツチングされた絶縁用溝パ
ターンを有するケイ素基板において、溝の周辺に
アンダーカツトされた２酸化ケイ素絶縁層及び窒
化ケイ素の保護層の下にくぼんだケイ素の側壁が
与えられる。さらに本発明に従えば、前に付着さ
れた層によつて、ケイ素板のくぼみ中のコンタク
トのレベルの上にポリイミドのエツチバツク検出
点が与えられ、ポリイミド充填溝及び上記基板表
面間に高度の平坦性が与えられる。
ターンを有するケイ素基板において、溝の周辺に
アンダーカツトされた２酸化ケイ素絶縁層及び窒
化ケイ素の保護層の下にくぼんだケイ素の側壁が
与えられる。さらに本発明に従えば、前に付着さ
れた層によつて、ケイ素板のくぼみ中のコンタク
トのレベルの上にポリイミドのエツチバツク検出
点が与えられ、ポリイミド充填溝及び上記基板表
面間に高度の平坦性が与えられる。
Ｆ 実施例
本発明によつて改良される問題点は一般に知ら
れた製造方法に従つて製造された半導体基板構造
体の断面図を示した第２図に示されている。代表
的な方法では集積回路構造が形成されているケイ
素基板上に２酸化ケイ素層１６及び窒化ケイ素の
層１４が相継いで付着される。次に絶縁溝のパタ
ーンが適切なマスクを使用して基板中にエツチン
グされる。次に溝が酸化され（即ち酸化雰囲気に
露らされ）、２酸化ケイ素の層１３が形成される。
これに続いて溝１８中に２酸化ケイ素の他の層１
２及び窒化ケイ素の安定化層１５が相継いで化学
的に蒸着される。次に窒化ケイ素層１５、酸化ケ
イ素層１２及び１３が相継いで垂直方向の反応性
イオン・エツチングを受ける。この反応性イオ
ン・エツチングの終りには、溝の端２５の窒化ケ
イ素層１４及び１５間に不連続な部分が存在す
る。本発明が解決せんとする第１の問題は、窒化
ケイ素層１４，１５間のこの不連続によつて生ず
る。この不連続性によつて下の酸化ケイ素層が汚
染され、その後のクリーニング過程で酸化ケイ素
が除去され、汚染層もしくは層の欠損によつて半
導体装置の動作中に電流がもれ及び／もしくは短
絡するという欠陥が生ずる。
れた製造方法に従つて製造された半導体基板構造
体の断面図を示した第２図に示されている。代表
的な方法では集積回路構造が形成されているケイ
素基板上に２酸化ケイ素層１６及び窒化ケイ素の
層１４が相継いで付着される。次に絶縁溝のパタ
ーンが適切なマスクを使用して基板中にエツチン
グされる。次に溝が酸化され（即ち酸化雰囲気に
露らされ）、２酸化ケイ素の層１３が形成される。
これに続いて溝１８中に２酸化ケイ素の他の層１
２及び窒化ケイ素の安定化層１５が相継いで化学
的に蒸着される。次に窒化ケイ素層１５、酸化ケ
イ素層１２及び１３が相継いで垂直方向の反応性
イオン・エツチングを受ける。この反応性イオ
ン・エツチングの終りには、溝の端２５の窒化ケ
イ素層１４及び１５間に不連続な部分が存在す
る。本発明が解決せんとする第１の問題は、窒化
ケイ素層１４，１５間のこの不連続によつて生ず
る。この不連続性によつて下の酸化ケイ素層が汚
染され、その後のクリーニング過程で酸化ケイ素
が除去され、汚染層もしくは層の欠損によつて半
導体装置の動作中に電流がもれ及び／もしくは短
絡するという欠陥が生ずる。
本発明によつて解決される第２の問題は、安定
化された溝をポリイミドの様な絶縁材料で充填し
た後に生ずる。第２図に示されたポリイミド２２
は十分な量だけ付着されており、溝１８の上部迄
過剰に充填されている。これによつて基板の表面
上にも過剰なポリイミドの層が残される。次に余
分なポリイミドがエツチングによつて除去され、
コンタクト１１が再び露出される。ポリイミドの
エツチング段階の結果、溝中のポリイミドは過度
にエツチングされ、そのレベルは周辺のレベルの
下にあるくぼんだコンタクトのレベル迄下げられ
る。基板と溝の周辺のポリイミド間には段差１９
が形成され、この段差のためにその後の処理段階
で配線パターンが断線されやすくなる。
化された溝をポリイミドの様な絶縁材料で充填し
た後に生ずる。第２図に示されたポリイミド２２
は十分な量だけ付着されており、溝１８の上部迄
過剰に充填されている。これによつて基板の表面
上にも過剰なポリイミドの層が残される。次に余
分なポリイミドがエツチングによつて除去され、
コンタクト１１が再び露出される。ポリイミドの
エツチング段階の結果、溝中のポリイミドは過度
にエツチングされ、そのレベルは周辺のレベルの
下にあるくぼんだコンタクトのレベル迄下げられ
る。基板と溝の周辺のポリイミド間には段差１９
が形成され、この段差のためにその後の処理段階
で配線パターンが断線されやすくなる。
本発明は一連の段階より成る方法を与え、従来
の技術の絶縁溝構造に関連した不十分な安定化及
び非平坦化の問題を解決するものである。
の技術の絶縁溝構造に関連した不十分な安定化及
び非平坦化の問題を解決するものである。
第３Ａ図は一般に知られている処理段階から生
ずる安定化が貧弱な溝の周辺部２５Ａを示してい
る。第３Ｂ図は本発明の方法を使用する事によつ
て得られ、問題が解決された構造体を示してい
る。第３Ｂ図で明らかな様に、絶縁溝の周辺部２
５Ｂには窒化ケイ素の連続した層１４Ｂが存在す
る。以下第４Ａ図乃至第７図を参照して第３Ｂ図
の構造体までのプロセスを説明する。本発明は好
ましい実施例を参照して説明されるが、適切な代
替材料もしくは方法を用いてもよい事は云うまで
もない。本発明は絶縁溝自体の形成に直接関連
し、第４Ａ図に見出される構造体を得る迄の基板
の準備、その中の集積回路の構造体の形成に関連
する段階は含まない。本発明は又第９図の窒化物
質２９の付着及びエツチングに続く配線形成の段
階を含まない。
ずる安定化が貧弱な溝の周辺部２５Ａを示してい
る。第３Ｂ図は本発明の方法を使用する事によつ
て得られ、問題が解決された構造体を示してい
る。第３Ｂ図で明らかな様に、絶縁溝の周辺部２
５Ｂには窒化ケイ素の連続した層１４Ｂが存在す
る。以下第４Ａ図乃至第７図を参照して第３Ｂ図
の構造体までのプロセスを説明する。本発明は好
ましい実施例を参照して説明されるが、適切な代
替材料もしくは方法を用いてもよい事は云うまで
もない。本発明は絶縁溝自体の形成に直接関連
し、第４Ａ図に見出される構造体を得る迄の基板
の準備、その中の集積回路の構造体の形成に関連
する段階は含まない。本発明は又第９図の窒化物
質２９の付着及びエツチングに続く配線形成の段
階を含まない。
第４Ａ図はその中に集積回路構造を有する基板
１７を示す。従来知られた技術に従い２酸化ケイ
素の層１６が基板に上に付着され、２酸化ケイ素
１６上には窒化ケイ素の安定化層１４が付着され
ている。層１６′はN+エミツタのドライブ・イン
即ち追込み中にエミツタ・コレクタ領域１１に於
いて熱的に成長された酸化物層を示している。第
４Ｂ図に示される如く、窒化ケイ素層１４′は低
圧の化学蒸着によつて付着される事が好ましい。
これに続き厚い酸化層３２がプラズマによつて助
長された化学的蒸着によつて形成される。第５Ａ
図に示された絶縁に必要な溝１８は、酸化物層３
２をフオトリソグラフ・エツチングし、窒化ケイ
素層１４，１４′、２酸化ケイ素層１６及びケイ
素基板をエツチングするためのマスクとしてパタ
ーン化された酸化物層３２を使用して形成され
る。絶縁溝及びコンタクト領域に必要なパターン
を有する多層レジスト・マスクが準備された基板
上に形成され、マスクを介する反応性イオン・エ
ツチングを使用してエツチングされる。窒化ケイ
素１４及び１４′並びに２酸化ケイ素層１６は例
えばCF4によつてエツチングされ、ケイ素はSF6
を用いてエツチングされる。第５Ａ図に示された
如く、この結果窒化ケイ素層１４及び１４′中に
は口径２４を有する開孔、２酸化ケイ素層１６中
に同じ横方向寸法の口径２６を有する開孔、口径
２４及び２６と同じ横方向寸法を有する口径２８
によつて画定され、２酸化ケイ素層１６の底から
ケイ素基板１７の内部迄十分に延びる略垂直な側
壁を有する溝１８が形成される。使用される特定
の食刻剤及び溝の幅、深さ及び形を制御する段階
はこの分野で一般に知られている様に色々存在
し、目的とする最終の生成物の特定の要件に応じ
て選択される。
１７を示す。従来知られた技術に従い２酸化ケイ
素の層１６が基板に上に付着され、２酸化ケイ素
１６上には窒化ケイ素の安定化層１４が付着され
ている。層１６′はN+エミツタのドライブ・イン
即ち追込み中にエミツタ・コレクタ領域１１に於
いて熱的に成長された酸化物層を示している。第
４Ｂ図に示される如く、窒化ケイ素層１４′は低
圧の化学蒸着によつて付着される事が好ましい。
これに続き厚い酸化層３２がプラズマによつて助
長された化学的蒸着によつて形成される。第５Ａ
図に示された絶縁に必要な溝１８は、酸化物層３
２をフオトリソグラフ・エツチングし、窒化ケイ
素層１４，１４′、２酸化ケイ素層１６及びケイ
素基板をエツチングするためのマスクとしてパタ
ーン化された酸化物層３２を使用して形成され
る。絶縁溝及びコンタクト領域に必要なパターン
を有する多層レジスト・マスクが準備された基板
上に形成され、マスクを介する反応性イオン・エ
ツチングを使用してエツチングされる。窒化ケイ
素１４及び１４′並びに２酸化ケイ素層１６は例
えばCF4によつてエツチングされ、ケイ素はSF6
を用いてエツチングされる。第５Ａ図に示された
如く、この結果窒化ケイ素層１４及び１４′中に
は口径２４を有する開孔、２酸化ケイ素層１６中
に同じ横方向寸法の口径２６を有する開孔、口径
２４及び２６と同じ横方向寸法を有する口径２８
によつて画定され、２酸化ケイ素層１６の底から
ケイ素基板１７の内部迄十分に延びる略垂直な側
壁を有する溝１８が形成される。使用される特定
の食刻剤及び溝の幅、深さ及び形を制御する段階
はこの分野で一般に知られている様に色々存在
し、目的とする最終の生成物の特定の要件に応じ
て選択される。
この時点で溝は従来行われた様に安定化及び充
填されず、本発明の方法に従い、上述の問題をな
くするためのいくつかの追加的プロセスが導入さ
れる。先づケイ素基板１７だけを横方向にエツチ
ングする選択的異方性食刻剤、例えばピロカテコ
ールが使用され、溝１８の側壁が拡張される。第
５Ａ図に示された如く、溝１８は口径２４及び２
６に対応する横方向の寸法を有する口径２８を有
する。第５Ｂ図は口径２８横方向に拡張して２
８′になつたところを示している。溝の側壁は窒
化ケイ素層１４，１４′及び２酸化ケイ素層１６
に関して略2000Åだけくぼんでいる。次にHF酸
の緩衝溶液の如き選択された等方向性の食刻剤を
使用してさらにエツチングプロセスが遂行され、
２酸化ケイ素層１６のみがエツチングされる。等
方性の食刻剤はすべての方向にエツチングするも
のである。この結果、第５Ｃ図に示された如く、
口径２６が２６′に拡張し（略2000Å）、上の窒化
ケイ素層１４及び１４′に関連してくぼんだもし
くはアンダーカツトされた２酸化ケイ素の層１６
が残される。こゝで一般に知られた手順に従い、
Ｐ領域へのコンタクトが形成される。次に２酸化
ケイ素の層２０が第６図に示されている様に熱的
酸化によつてすべての露出したケイ素の表面に形
成される。次に全表面は窒化ケイ素の安定化層１
５で覆われる。続いて、例えばCF4を使用して窒
化ケイ素層１５及び１４′が反応性イオン・エツ
チングされ、新らしく露出された酸化物量１６′
及び２０が例えばCHF3を使用し反応性イオン・
エツチングされる。これ等の反応性イオン・エツ
チング段階によつてすべてのコンタクト領域及び
溝の底部が再び露出される。次に第７図に示され
た様に、この分野で一般に知られた技法に従い露
出されたケイ素表面に白金シリサイド３０が形成
される。第７図に示された様に、窒化ケイ素層１
４及び１５一緒になり溝の周辺及び全半導体基板
の上のすべての非コンタクト領域上に連続した窒
化物の安定化層を形成する。
填されず、本発明の方法に従い、上述の問題をな
くするためのいくつかの追加的プロセスが導入さ
れる。先づケイ素基板１７だけを横方向にエツチ
ングする選択的異方性食刻剤、例えばピロカテコ
ールが使用され、溝１８の側壁が拡張される。第
５Ａ図に示された如く、溝１８は口径２４及び２
６に対応する横方向の寸法を有する口径２８を有
する。第５Ｂ図は口径２８横方向に拡張して２
８′になつたところを示している。溝の側壁は窒
化ケイ素層１４，１４′及び２酸化ケイ素層１６
に関して略2000Åだけくぼんでいる。次にHF酸
の緩衝溶液の如き選択された等方向性の食刻剤を
使用してさらにエツチングプロセスが遂行され、
２酸化ケイ素層１６のみがエツチングされる。等
方性の食刻剤はすべての方向にエツチングするも
のである。この結果、第５Ｃ図に示された如く、
口径２６が２６′に拡張し（略2000Å）、上の窒化
ケイ素層１４及び１４′に関連してくぼんだもし
くはアンダーカツトされた２酸化ケイ素の層１６
が残される。こゝで一般に知られた手順に従い、
Ｐ領域へのコンタクトが形成される。次に２酸化
ケイ素の層２０が第６図に示されている様に熱的
酸化によつてすべての露出したケイ素の表面に形
成される。次に全表面は窒化ケイ素の安定化層１
５で覆われる。続いて、例えばCF4を使用して窒
化ケイ素層１５及び１４′が反応性イオン・エツ
チングされ、新らしく露出された酸化物量１６′
及び２０が例えばCHF3を使用し反応性イオン・
エツチングされる。これ等の反応性イオン・エツ
チング段階によつてすべてのコンタクト領域及び
溝の底部が再び露出される。次に第７図に示され
た様に、この分野で一般に知られた技法に従い露
出されたケイ素表面に白金シリサイド３０が形成
される。第７図に示された様に、窒化ケイ素層１
４及び１５一緒になり溝の周辺及び全半導体基板
の上のすべての非コンタクト領域上に連続した窒
化物の安定化層を形成する。
窒化物の安定化層を形成する。
もし、この処理段階において、溝が絶縁体、具
体的にはポリイミドで充填されるならば、コンタ
クト領域１１のための白金シリサイド３０を露出
するためのエツチ・バツクは被覆された基板上の
窒化ケイ素層１４の上方の表面のレベルからコン
タクト領域のくぼんだケイ化白金シリサイドのレ
ベル迄ポリイミドが過度にエツチングされ、第２
図に示された様な大きな階段１９が形成される。
この大きな階段の形成を避ける手段として、第８
図に示された様に、基板の全表面上に比較的厚い
２酸化ケイ素の層２１が、例えば低圧の化学的蒸
着を使用して下の表面の形状と一致する様に付着
される。２酸化ケイ素層２１の厚さはコンタクト
領域１１の層の上方表面のレベル３１が非コンタ
クト領域、非溝領域中の層１４より上に（即ち被
覆された基板のフイールド層の一番上の表面より
上に）なる様に制御される。コンタクト領域の２
酸化ケイ素層２１のレベルがその後のポリイミド
のエツチバツクが停止するレベルである。次にポ
リイミド２２が溝を過度に充填する様に付着さ
れ、非溝領域の２酸化ケイ素層２１上にポリイミ
ドの余分の層が残される。次に標準の選択性食刻
剤を使用して、余分のポリイミドが第１図に示さ
れた様に、コンタクト領域の２酸化ケイ素の層２
１の上方表面であるエツチング停止点レベル３１
迄エツチングされる。次にCHF3の様な反応性イ
オン食刻剤を使用して非溝領域のすべての２酸化
ケイ素層２１が除去され、非溝コンタクト領域の
白金シリサイド３０が露出される。この結果が第
９図に示された様にポリイミドが充填された絶縁
溝を有する略平坦な半導体構造体である。溝中の
２酸化ケシ素２１は溝の最上部がわずかにエツチ
ングされる点を除き、エツチング段階によつては
影響されない。溝中の２酸化ケイ素２１の存在は
溝の絶縁特性に影響を与えない。窒化ケイ素の最
終層２９が付着され反応性イオン・エツチングに
よりエツチされ、溝の周辺上に小さな層だけが残
される。この層は構造体の安定化及び平坦化の両
方に寄与する。第１０図に示された様に、基板の
半導体構造体はその配線層２３が形成される。
体的にはポリイミドで充填されるならば、コンタ
クト領域１１のための白金シリサイド３０を露出
するためのエツチ・バツクは被覆された基板上の
窒化ケイ素層１４の上方の表面のレベルからコン
タクト領域のくぼんだケイ化白金シリサイドのレ
ベル迄ポリイミドが過度にエツチングされ、第２
図に示された様な大きな階段１９が形成される。
この大きな階段の形成を避ける手段として、第８
図に示された様に、基板の全表面上に比較的厚い
２酸化ケイ素の層２１が、例えば低圧の化学的蒸
着を使用して下の表面の形状と一致する様に付着
される。２酸化ケイ素層２１の厚さはコンタクト
領域１１の層の上方表面のレベル３１が非コンタ
クト領域、非溝領域中の層１４より上に（即ち被
覆された基板のフイールド層の一番上の表面より
上に）なる様に制御される。コンタクト領域の２
酸化ケイ素層２１のレベルがその後のポリイミド
のエツチバツクが停止するレベルである。次にポ
リイミド２２が溝を過度に充填する様に付着さ
れ、非溝領域の２酸化ケイ素層２１上にポリイミ
ドの余分の層が残される。次に標準の選択性食刻
剤を使用して、余分のポリイミドが第１図に示さ
れた様に、コンタクト領域の２酸化ケイ素の層２
１の上方表面であるエツチング停止点レベル３１
迄エツチングされる。次にCHF3の様な反応性イ
オン食刻剤を使用して非溝領域のすべての２酸化
ケイ素層２１が除去され、非溝コンタクト領域の
白金シリサイド３０が露出される。この結果が第
９図に示された様にポリイミドが充填された絶縁
溝を有する略平坦な半導体構造体である。溝中の
２酸化ケシ素２１は溝の最上部がわずかにエツチ
ングされる点を除き、エツチング段階によつては
影響されない。溝中の２酸化ケイ素２１の存在は
溝の絶縁特性に影響を与えない。窒化ケイ素の最
終層２９が付着され反応性イオン・エツチングに
よりエツチされ、溝の周辺上に小さな層だけが残
される。この層は構造体の安定化及び平坦化の両
方に寄与する。第１０図に示された様に、基板の
半導体構造体はその配線層２３が形成される。
Ｇ 発明の効果
本発明に従い、基板の平坦性及び溝の周辺の窒
化ケイ素による安定化が改良された半導体の基板
の構造体が与えられる。
化ケイ素による安定化が改良された半導体の基板
の構造体が与えられる。
第１図は本発明の方法に従い改良された絶縁溝
が設けられた状態を示す継面図である。第２図は
一般に知られた製造方法に従つて製造された半導
体基板構造体の断面図である。第３Ａ図は従来の
方法で形成された絶縁溝の周辺の断面図である。
第３Ｂ図は本発明に従つて形成された絶縁溝の周
辺の断面図である。第４Ａ図及び第４Ｂ図は本発
明の方法が適用される前の半導体基板の断面図で
ある。第５Ａ図、第５Ｂ図及び第５Ｃ図は本発明
の方法を達成するのに必要なエツチング段階を示
したアイノレーシヨン溝の断面図である。第６
図、第７図、第８図及び第９図は本発明に従う処
理段階及び結果の構造体を示した断面図である。
第１０図はさらに処理を受けた本発明の構造体の
断面図である。 １１……エミツタ・コンタクト領域、１２，１
２Ａ……SiO2層、１３……SiO2層、１４，１
４′，１４Ａ，１４Ｂ……Si3N4層、１５……
Si3N4、１６，１６′……SiO2、１７……基板、
１８……溝、１９……階段、２０……SiO2層、
２１……厚いSiO2層、２２……ポリイミド、２
３……配線層、２４……層１４，１４′の口径、
２６，２６′……層２６の口径、２８，２８′……
溝、２９……Si3N4、３０……白金シリサイド、
３１……コンタクト領域の層２１の表面。
が設けられた状態を示す継面図である。第２図は
一般に知られた製造方法に従つて製造された半導
体基板構造体の断面図である。第３Ａ図は従来の
方法で形成された絶縁溝の周辺の断面図である。
第３Ｂ図は本発明に従つて形成された絶縁溝の周
辺の断面図である。第４Ａ図及び第４Ｂ図は本発
明の方法が適用される前の半導体基板の断面図で
ある。第５Ａ図、第５Ｂ図及び第５Ｃ図は本発明
の方法を達成するのに必要なエツチング段階を示
したアイノレーシヨン溝の断面図である。第６
図、第７図、第８図及び第９図は本発明に従う処
理段階及び結果の構造体を示した断面図である。
第１０図はさらに処理を受けた本発明の構造体の
断面図である。 １１……エミツタ・コンタクト領域、１２，１
２Ａ……SiO2層、１３……SiO2層、１４，１
４′，１４Ａ，１４Ｂ……Si3N4層、１５……
Si3N4、１６，１６′……SiO2、１７……基板、
１８……溝、１９……階段、２０……SiO2層、
２１……厚いSiO2層、２２……ポリイミド、２
３……配線層、２４……層１４，１４′の口径、
２６，２６′……層２６の口径、２８，２８′……
溝、２９……Si3N4、３０……白金シリサイド、
３１……コンタクト領域の層２１の表面。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基板の表面における表面絶縁層の
開孔パターンを用いて、上記基板をエツチング
する事により上記基板中に実質的に垂直な側壁
を有する少なくとも一つの溝を形成すると共
に、上記基板の表面に少なくとも一つのコンタ
クト領域を形成し、 (b) 上記溝における上記基板の部分を横方向の異
方性エツチングして上記溝の横方向寸法を大き
くすると共に、上記表面絶縁層をエツチングし
て上記溝において上記開孔パターンを規定して
いる上記表面絶縁層の部分にアンダーカツトを
形成し、 (c) 上記溝の表面上に第１の絶縁層を形成し、 (d) 上記表面絶縁層のアンダーカツト部分に連続
した安定化層が生じる様に上記溝及び上記基板
の上に安定化層を形成し、 (e) 上記安定化層上に均一に第２の絶縁層を形成
し、 (f) 上記第２の絶縁層上に第３の絶縁層を付着し
て上記溝を充填し、 (g) 上記溝内に上記第３の絶縁層を残しながら上
記コンタクト領域に於いて上記第３の絶縁層を
上記第２の絶縁層のレベル迄均一にエツチング
し、 (h) 上記第２の絶縁層を均一にエツチングして、
上記第２の絶縁層を上記溝中にだけ残す事より
成る半導体構造体の成形方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US626280 | 1984-06-29 | ||
| US06/626,280 US4663832A (en) | 1984-06-29 | 1984-06-29 | Method for improving the planarity and passivation in a semiconductor isolation trench arrangement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115344A JPS6115344A (ja) | 1986-01-23 |
| JPH0526337B2 true JPH0526337B2 (ja) | 1993-04-15 |
Family
ID=24509729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079461A Granted JPS6115344A (ja) | 1984-06-29 | 1985-04-16 | 半導体構造体の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4663832A (ja) |
| EP (1) | EP0166141B1 (ja) |
| JP (1) | JPS6115344A (ja) |
| DE (1) | DE3582453D1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083346A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
| US4549927A (en) * | 1984-06-29 | 1985-10-29 | International Business Machines Corporation | Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices |
| US4811067A (en) * | 1986-05-02 | 1989-03-07 | International Business Machines Corporation | High density vertically structured memory |
| US4983537A (en) * | 1986-12-29 | 1991-01-08 | General Electric Company | Method of making a buried oxide field isolation structure |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
| US5106777A (en) * | 1989-09-27 | 1992-04-21 | Texas Instruments Incorporated | Trench isolation process with reduced topography |
| JP2671529B2 (ja) * | 1989-11-28 | 1997-10-29 | 日本電気株式会社 | 半導体集積回路 |
| FR2683944B1 (fr) * | 1991-11-14 | 1994-02-18 | Sgs Thomson Microelectronics Sa | Procede de gravure d'un sillon profond. |
| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
| BE1007588A3 (nl) * | 1993-09-23 | 1995-08-16 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven. |
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US5681776A (en) * | 1994-03-15 | 1997-10-28 | National Semiconductor Corporation | Planar selective field oxide isolation process using SEG/ELO |
| US5641705A (en) * | 1994-06-08 | 1997-06-24 | Samsung Electronics Co., Ltd. | Device isolation method of semiconductor device |
| US5395786A (en) * | 1994-06-30 | 1995-03-07 | International Business Machines Corporation | Method of making a DRAM cell with trench capacitor |
| DE69533773D1 (de) * | 1995-03-31 | 2004-12-23 | Cons Ric Microelettronica | Verfahren zur Herstellung von Isolationsgraben |
| US5712185A (en) * | 1996-04-23 | 1998-01-27 | United Microelectronics | Method for forming shallow trench isolation |
| US6060728A (en) * | 1998-01-12 | 2000-05-09 | Fed Corporation | Organic light emitting device structure and process |
| US6372601B1 (en) * | 1998-09-03 | 2002-04-16 | Micron Technology, Inc. | Isolation region forming methods |
| US6274498B1 (en) * | 1998-09-03 | 2001-08-14 | Micron Technology, Inc. | Methods of forming materials within openings, and method of forming isolation regions |
| US6127215A (en) * | 1998-10-29 | 2000-10-03 | International Business Machines Corp. | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
| US6277707B1 (en) | 1998-12-16 | 2001-08-21 | Lsi Logic Corporation | Method of manufacturing semiconductor device having a recessed gate structure |
| US6869888B1 (en) * | 2001-07-11 | 2005-03-22 | Advanced Micro Devices, Inc. | E-beam flood exposure of spin-on material to eliminate voids in vias |
| US7129149B1 (en) | 2004-06-07 | 2006-10-31 | Integrated Device Technology, Inc. | Method for forming shallow trench isolation structure with anti-reflective liner |
| US7176104B1 (en) | 2004-06-08 | 2007-02-13 | Integrated Device Technology, Inc. | Method for forming shallow trench isolation structure with deep oxide region |
| JP2009302222A (ja) * | 2008-06-12 | 2009-12-24 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
| JP2010021532A (ja) * | 2008-06-12 | 2010-01-28 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
| US10665665B2 (en) | 2018-10-22 | 2020-05-26 | Micron Technology, Inc. | Passivation material for a pillar adjacent a trench |
| CN110491833B (zh) * | 2019-08-30 | 2021-12-03 | 上海华力微电子有限公司 | 金属互连线填充方法 |
| EP3813101A1 (en) * | 2019-10-25 | 2021-04-28 | Ams Ag | Method of producing a semiconductor body with a trench, semiconductor body with at least one trench and semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170548A (en) * | 1981-04-13 | 1982-10-20 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US433794A (en) * | 1890-08-05 | Wrench | ||
| FR2358748A1 (fr) * | 1976-07-15 | 1978-02-10 | Radiotechnique Compelec | Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede |
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
| US4271583A (en) * | 1980-03-10 | 1981-06-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices having planar recessed oxide isolation region |
| DE3174468D1 (en) * | 1980-09-17 | 1986-05-28 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
| EP0055521B1 (en) * | 1980-11-29 | 1985-05-22 | Kabushiki Kaisha Toshiba | Method of filling a groove in a semiconductor substrate |
| US4493740A (en) * | 1981-06-01 | 1985-01-15 | Matsushita Electric Industrial Company, Limited | Method for formation of isolation oxide regions in semiconductor substrates |
| JPS57204133A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| US4466180A (en) * | 1981-06-25 | 1984-08-21 | Rockwell International Corporation | Method of manufacturing punch through voltage regulator diodes utilizing shaping and selective doping |
| US4563227A (en) * | 1981-12-08 | 1986-01-07 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
| DE3242113A1 (de) * | 1982-11-13 | 1984-05-24 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper |
| JPS60851A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Koki Co Ltd | 遠心機の制御回路 |
| US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
-
1984
- 1984-06-29 US US06/626,280 patent/US4663832A/en not_active Expired - Lifetime
-
1985
- 1985-04-16 JP JP60079461A patent/JPS6115344A/ja active Granted
- 1985-05-10 EP EP85105717A patent/EP0166141B1/en not_active Expired - Lifetime
- 1985-05-10 DE DE8585105717T patent/DE3582453D1/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170548A (en) * | 1981-04-13 | 1982-10-20 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166141A3 (en) | 1988-09-28 |
| DE3582453D1 (de) | 1991-05-16 |
| EP0166141A2 (en) | 1986-01-02 |
| JPS6115344A (ja) | 1986-01-23 |
| US4663832A (en) | 1987-05-12 |
| EP0166141B1 (en) | 1991-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0526337B2 (ja) | ||
| US5492858A (en) | Shallow trench isolation process for high aspect ratio trenches | |
| US4502914A (en) | Method of making structures with dimensions in the sub-micrometer range | |
| US5035768A (en) | Novel etch back process for tungsten contact/via filling | |
| US5516625A (en) | Fill and etchback process using dual photoresist sacrificial layer and two-step etching process for planarizing oxide-filled shallow trench structure | |
| US8637956B2 (en) | Semiconductor devices structures including an isolation structure | |
| US5895254A (en) | Method of manufacturing shallow trench isolation structure | |
| US6177331B1 (en) | Method for manufacturing semiconductor device | |
| JPH0217637A (ja) | 高度に平面化された集積回路構造を作るための方法 | |
| US5264395A (en) | Thin SOI layer for fully depleted field effect transistors | |
| US20060231902A1 (en) | LOCOS trench isolation structures | |
| JPH01276641A (ja) | 半導体デバイスの製造方法 | |
| JPH0661342A (ja) | トレンチ素子分離膜製造方法 | |
| KR100360739B1 (ko) | 트렌치 캐패시터 및 반도체 트랜지스터 구조체와 그 형성 방법 | |
| KR100270464B1 (ko) | 함몰형 산화절연을 형성하는 방법 | |
| JPH0837232A (ja) | 殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置 | |
| US5863828A (en) | Trench planarization technique | |
| JPH08335634A (ja) | 半導体装置の製造方法 | |
| EP0369953B1 (en) | Tapering of holes through dielectric layers for forming contacts in integrated devices | |
| US5061653A (en) | Trench isolation process | |
| JPH04229625A (ja) | 半導体装置の製造方法 | |
| US5877065A (en) | Process for fabricating insulation-filled deep trenches in semiconductor substrates | |
| JP2000150632A (ja) | 半導体装置の製造方法 | |
| US6444539B1 (en) | Method for producing a shallow trench isolation filled with thermal oxide | |
| KR0165453B1 (ko) | Y자형 트랜치를 이용한 반도체 소자의 분리 방법 |