CN110491833B - 金属互连线填充方法 - Google Patents

金属互连线填充方法 Download PDF

Info

Publication number
CN110491833B
CN110491833B CN201910818279.7A CN201910818279A CN110491833B CN 110491833 B CN110491833 B CN 110491833B CN 201910818279 A CN201910818279 A CN 201910818279A CN 110491833 B CN110491833 B CN 110491833B
Authority
CN
China
Prior art keywords
layer
dielectric layer
metal
groove
filling method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910818279.7A
Other languages
English (en)
Other versions
CN110491833A (zh
Inventor
鲍宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201910818279.7A priority Critical patent/CN110491833B/zh
Publication of CN110491833A publication Critical patent/CN110491833A/zh
Application granted granted Critical
Publication of CN110491833B publication Critical patent/CN110491833B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种金属互连线填充方法，包括：提供衬底，在衬底上形成第一介质层和第二介质层；刻蚀第一介质层和所述第二介质层形成第一凹槽，剩余的第一介质层和剩余的第二介质层之间形成底切；形成牺牲层覆盖剩余的第二介质层表面和所述第一凹槽上部分的内侧壁；分别形成阻挡层和籽晶层覆盖所述牺牲层和第一凹槽的下部分内侧壁及底面，并且形成第二凹槽；向第二凹槽填充金属材料形成金属层，然后研磨去除第二介质层、部分第一介质层、牺牲层、部分阻挡层、部分金属层和部分籽晶层形成金属互连线结构。在沉积阻挡层和籽晶层之前，形成一层牺牲层覆盖凹槽的上部分，可以使得后续形成的籽晶层也是平滑的，最终增加形成互连线结构的连接效果。

Description

金属互连线填充方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种金属互连线填充方法。
背景技术
业界一般采用多层介质层来改善刻蚀轮廓，多个介质层刻蚀后形成凹槽，后续在凹槽内形成阻挡层和籽晶层，最后填充金属经过研磨形成铜互联结构。但是，现有技术中，由于不同介质层的材料差异会存在刻蚀选择比，刻蚀后，介质层之间会形成底切(刻蚀后的剩余的介质层的尺寸不一致)，底切的尺寸(即多个介质层刻蚀后的尺寸之差)过大，会影响后续步骤形成的阻挡层和籽晶层填充凹槽的效果不佳。
发明内容
本发明的目的在于提供一种金属互连线填充方法，缩小多个介质层刻蚀后形成的底切的尺寸，使得后续步骤形成的阻挡层和籽晶层填充凹槽的效果更好。
为了达到上述目的，本发明提供了一种金属互连线填充方法，包括：
提供衬底，在所述衬底上形成第一介质层和第二介质层；
刻蚀所述第一介质层和所述第二介质层形成第一凹槽，剩余的所述第一介质层和剩余的所述第二介质层之间形成底切；
形成牺牲层覆盖剩余的所述第二介质层表面和所述第一凹槽上部分的内侧壁；
分别形成阻挡层和籽晶层覆盖所述牺牲层和所述第一凹槽的下部分内侧壁及底面，并且形成第二凹槽；
向所述第二凹槽填充金属材料形成金属层，然后研磨去除所述第二介质层、部分所述第一介质层、所述牺牲层、部分所述阻挡层、部分所述金属层和部分所述籽晶层形成金属互连线结构。
可选的，在所述的金属互连线填充方法中，刻蚀所述第一介质层和所述第二介质层形成第一凹槽的刻蚀方法为：干法刻蚀和湿法清洗的方法。
可选的，在所述的金属互连线填充方法中，形成的底切的尺寸小于2nm。
可选的，在所述的金属互连线填充方法中，所述阻挡层的材料为TaN或TiN。
可选的，在所述的金属互连线填充方法中，所述籽晶层的材料为铜。
可选的，在所述的金属互连线填充方法中，所述牺牲层的材料为TaN、Ta、TiN或Ti。
可选的，在所述的金属互连线填充方法中，所述金属层的材料为铜。
可选的，在所述的金属互连线填充方法中，所述牺牲层的厚度为5埃～50埃。
可选的，在所述的金属互连线填充方法中，所述阻挡层的厚度为10埃～50埃。
可选的，在所述的金属互连线填充方法中，所述籽晶层的厚度为30埃～100埃。
在本发明提供的金属互连线填充方法中，在沉积阻挡层和籽晶层之前，形成一层牺牲层覆盖凹槽的上部分，可以使得阻挡层在第一介质层和第二介质层形成的底切处仍然是平滑的，继而使得后续形成的籽晶层也是平滑的，最终增加形成互连线结构的连接效果。
附图说明
图1是本发明实施例的金属互连线填充方法的流程图；
图2至图7是本发明实施例的金属互连线填充方法的剖面示意图；
图中：110-第一介质层、120-第二介质层、130-牺牲层、140-阻挡层、150-籽晶层、160-金属层、170-第一凹槽、180-第二凹槽。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
本发明提供了一种金属互连线填充方法，包括：
S11：提供衬底，在所述衬底上形成第一介质层和第二介质层；
S12：刻蚀所述第一介质层和所述第二介质层形成第一凹槽，剩余的所述第一介质层和剩余的所述第二介质层之间形成底切；
S13：形成牺牲层覆盖剩余的所述第二介质层表面和所述第一凹槽上部分的内侧壁；
S14：分别形成阻挡层和籽晶层覆盖所述牺牲层和所述第一凹槽的下部分内侧壁及底面，并且形成第二凹槽；
S15：向所述第二凹槽填充金属材料形成金属层，然后研磨去除所述第二介质层、部分所述第一介质层、所述牺牲层、部分所述阻挡层、部分所述金属层和部分所述籽晶层形成金属互连线结构。
参照图2，提供一衬底，在所述衬底上形成第一介质层110和第二介质层120，第一介质层110和第二介质层120的厚度根据具体的工艺要求设置，第一介质层110和第二介质层120具有不同的材料。
参照图3，先用干法刻蚀刻蚀第一介质层110和第二介质层120，再使用湿法刻蚀对残留物进行清洗，由于第一介质层110和第二介质层120的材料不同，因此，湿法刻蚀时的刻蚀选择比也不同，因此，湿法刻蚀后第一介质层110和第二介质层120形成的缺口大小不一样，第一介质层110和第二介质层120接触的部分存在缺口，就是申请文件中提到的底切。如果底切的尺寸较大，后续形成的阻挡层会向第一凹槽的侧壁凹陷，影响形成的阻挡层的效果，继而影响后续形成在阻挡层上的籽晶层的效果。
参照图4，在第一凹槽170的上部分侧壁形成一层牺牲层130，具体的，采用PVD工艺，采用一定的角度将金属原子轰击在第一凹槽170的内侧壁，可以使得形成的牺牲层处于第一凹槽170的上部分的内侧壁上，减少第一介质层110和第二介质层120的形成的缺口的尺寸差，增加第一介质层110到第二介质层120的平滑度。所述牺牲层130的材料为TaN、Ta、TiN或Ti，所述牺牲层130的厚度优选5埃～50埃。
参照图5，沉积阻挡层140覆盖牺牲层130、第一凹槽170下部分的内侧壁以及第一凹槽170的底面，阻挡层140的材料可以为铜，阻挡层140的厚度为10埃～50埃。由于牺牲层130在底切处具有平滑的曲线，降低了第二介质层120到第一介质层110的缓冲，因此形成阻挡层140也具有平滑的曲线，不会出现向第一凹槽170的内侧壁凹陷的情况。继续形成一层籽晶层150覆盖阻挡层140，籽晶层150的材料为金属，可以为铜，厚度为30埃～100埃。并且，形成的籽晶层150中间会形成第二凹槽180。
参照图6，向第二凹槽180内继续填充金属形成金属层160，填充的金属可以为铜，并且，将第二凹槽180填充满。
参照图7，研磨去除部分金属层160、部分籽晶层150、部分阻挡层140、牺牲层130、第二介质层120部分部分第一介质层110。研磨的时间可以根据工艺设定的时间来控制，研磨完成后即形成了铜互联结构。
综上，在本发明实施例提供的金属互连线填充方法中，在沉积阻挡层和籽晶层之前，形成一层牺牲层覆盖凹槽的上部分，可以使得阻挡层在第一介质层和第二介质层形成的底切处仍然是平滑的，继而使得后续形成的籽晶层也是平滑的，最终增加形成互连线结构的连接效果。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种金属互连线填充方法，其特征在于，包括：
提供衬底，在所述衬底上形成第一介质层和第二介质层；
刻蚀所述第一介质层和所述第二介质层形成第一凹槽，剩余的所述第一介质层和剩余的所述第二介质层之间形成底切；
形成牺牲层覆盖剩余的所述第二介质层表面和所述第一凹槽上部分的内侧壁，采用一定的角度将金属原子轰击在第一凹槽的内侧壁，使得形成的牺牲层处于第一凹槽的上部分的内侧壁上；
分别形成阻挡层和籽晶层覆盖所述牺牲层和所述第一凹槽的下部分内侧壁及底面，并且形成第二凹槽；
向所述第二凹槽填充金属材料形成金属层，然后研磨去除所述第二介质层、部分所述第一介质层、所述牺牲层、部分所述阻挡层、部分所述金属层和部分所述籽晶层形成金属互连线结构。
2.如权利要求1所述的金属互连线填充方法，其特征在于，刻蚀所述第一介质层和所述第二介质层形成第一凹槽的刻蚀方法为：干法刻蚀和湿法清洗的方法。
3.如权利要求1所述的金属互连线填充方法，其特征在于，形成的底切的尺寸小于2nm。
4.如权利要求1所述的金属互连线填充方法，其特征在于，所述阻挡层的材料为TaN或TiN。
5.如权利要求1所述的金属互连线填充方法，其特征在于，所述籽晶层的材料为铜。
6.如权利要求1所述的金属互连线填充方法，其特征在于，所述牺牲层的材料为TaN、Ta、TiN或Ti。
7.如权利要求1所述的金属互连线填充方法，其特征在于，所述金属层的材料为铜。
8.如权利要求1所述的金属互连线填充方法，其特征在于，所述牺牲层的厚度为5埃～50埃。
9.如权利要求1所述的金属互连线填充方法，其特征在于，所述阻挡层的厚度为10埃～50埃。
10.如权利要求1所述的金属互连线填充方法，其特征在于，所述籽晶层的厚度为30埃～100埃。
CN201910818279.7A 2019-08-30 2019-08-30 金属互连线填充方法 Active CN110491833B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910818279.7A CN110491833B (zh) 2019-08-30 2019-08-30 金属互连线填充方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910818279.7A CN110491833B (zh) 2019-08-30 2019-08-30 金属互连线填充方法

Publications (2)

Publication Number Publication Date
CN110491833A CN110491833A (zh) 2019-11-22
CN110491833B true CN110491833B (zh) 2021-12-03

Family

ID=68555858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910818279.7A Active CN110491833B (zh) 2019-08-30 2019-08-30 金属互连线填充方法

Country Status (1)

Country Link
CN (1) CN110491833B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
CN102844856A (zh) * 2010-02-25 2012-12-26 Spts科技有限公司 在通孔和刻蚀结构中形成并图案化共形绝缘层的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7973409B2 (en) * 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
KR102379165B1 (ko) * 2015-08-17 2022-03-25 삼성전자주식회사 Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
CN102844856A (zh) * 2010-02-25 2012-12-26 Spts科技有限公司 在通孔和刻蚀结构中形成并图案化共形绝缘层的方法

Also Published As

Publication number Publication date
CN110491833A (zh) 2019-11-22

Similar Documents

Publication Publication Date Title
KR101379564B1 (ko) 리세스된 전극을 갖는 커패시터를 갖는 메모리 디바이스를 형성하는 방법
KR20020068746A (ko) 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법
US7166532B2 (en) Method for forming a contact using a dual damascene process in semiconductor fabrication
US20190229015A1 (en) Semiconductor interconnect structure and manufacturing method thereof
CN103985668A (zh) 铜互连的制备方法
US20160163645A1 (en) Semiconductor structure with bottom-free liner for top contact
CN110491833B (zh) 金属互连线填充方法
US5028982A (en) Semiconductor device
US9985237B2 (en) Method of manufacturing an organic light emitting diode by lift-off
KR102279953B1 (ko) 대체 금속 게이트 트랜지스터
US8461046B2 (en) Process for producing a metallization level and a via level and corresponding integrated circuit
CN104064511A (zh) 硅片接触孔工艺方法
US20140110845A1 (en) Damascene gap structure
JP2004023104A (ja) Ｍｉｍキャパシタ及びその製造方法
US8409986B2 (en) Method for improving within die uniformity of metal plug chemical mechanical planarization process in gate last route
US9496172B2 (en) Method for forming interconnection structures
US20040245639A1 (en) Structure for reducing stress-induced voiding in an interconnect of integrated circuits
CN101562147A (zh) 一种去除残留缺陷的方法
TWI621234B (zh) Method of forming interconnect structure
JP2007103824A (ja) 半導体装置
TW202004920A (zh) 具有金屬閘極的半導體裝置及其形成方法
CN101114607A (zh) 能避免铜双镶嵌结构在平坦化工艺时产生缺陷的方法
CN100468688C (zh) 侧壁具有缓冲层的铜双镶嵌结构的制造方法
CN107958927A (zh) 一种金属栅填充的改善方法
KR20020078885A (ko) 반도체 소자의 비어콘택 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant