JP2007103824A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007103824A
JP2007103824A JP2005294591A JP2005294591A JP2007103824A JP 2007103824 A JP2007103824 A JP 2007103824A JP 2005294591 A JP2005294591 A JP 2005294591A JP 2005294591 A JP2005294591 A JP 2005294591A JP 2007103824 A JP2007103824 A JP 2007103824A
Authority
JP
Japan
Prior art keywords
film
barrier metal
semiconductor device
wiring
tin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005294591A
Other languages
English (en)
Other versions
JP4718962B2 (ja
Inventor
Kazumi Saito
和美 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005294591A priority Critical patent/JP4718962B2/ja
Priority to TW095137125A priority patent/TWI357127B/zh
Priority to US11/543,794 priority patent/US8022542B2/en
Priority to CNB200610142115XA priority patent/CN100481433C/zh
Priority to KR1020060098076A priority patent/KR100787557B1/ko
Publication of JP2007103824A publication Critical patent/JP2007103824A/ja
Application granted granted Critical
Publication of JP4718962B2 publication Critical patent/JP4718962B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1078—Multiple stacked thin films not being formed in openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】簡便な方法により、タングステン膜とバリアメタル膜との電気的接続を安定させることができるとともに、配線層の成膜性を向上させることができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１０１と、半導体基板１０１上に形成された開口部１０２ａを有する層間絶縁膜１０２と、開口部１０２ａ内を埋設するタングステン膜（Ｗプラグ１０８）と、タングステン膜の表面に形成された、Ｔｉ膜以外の第１バリアメタル膜１１０と、第１バリアメタル膜１１０上に形成された、Ｔｉ含有膜である第２バリアメタル膜１１１と、第２バリアメタル膜１１１の表面に形成された金属配線膜１１６と、を備える。
【選択図】 図１

Description

本発明は、タングステン膜上にバリアメタル膜を備える半導体装置に関する。
従来の半導体装置の製造方法としては、図２に示す方法がある。
この製造方法においてはまず、半導体基板２０１上の層間絶縁膜２０２に開口部２０２ａを形成する。開口部２０２ａを、Ｔｉ膜２０４、ＴｉＮ膜２０６、タングステン膜（以下、Ｗ膜）で埋め込み、エッチバックまたはＣＭＰ法により、これらの膜を開口部２０２ａに残し、Ｗプラグ２０８を形成する。
次に、層間絶縁膜２０２全体を覆うように、バリアメタルとしてＴｉ膜２１０と、ＴｉＮ膜２１２とを形成する。そして、ＴｉＮ膜２１２上に、アルミ配線２１４と、Ｔｉ膜２１６と、ＴｉＮ膜２１８とを順に成膜する。次いで、ドライエッチングにより、これらの膜を除去して、アルミ配線を形成する（図２（ｂ））。このように、バリアメタルをＴｉ膜２１０とＴｉＮ膜２１２との積層構造とすることにより、ＴｉＮ膜２１２の表面に形成される配線層のマイグレーション耐性を向上させ、さらに配線層との密着性を向上させることができる。
しかしながら、上記プロセスでは、アルミ配線を形成する際に、Ｗプラグ２０８と接触しているＴｉ膜２１０にサイドエッチによる損傷箇所２２２が生じることがあった。この損傷箇所２２２により、Ｗプラグ２０８とＴｉ膜２１０との接触抵抗が増加し、これらの電気的接続が低下することがあった。
これを解決する技術として特許文献１に記載の技術が提案されている。当該技術は、まず、層間絶縁膜に、この層間絶縁膜の表面よりも上面が高くなるようにＷプラグを形成する。さらに、層間絶縁膜上およびＷプラグ上を覆うように、Ｔｉ膜とＴｉＮ膜とを順に成膜してバリアメタルを形成した後に、Ｗプラグ上のバリアメタル（ＴｉＮ膜／Ｔｉ膜）のみをＣＭＰ法により除去する方法である。
また、特許文献２には、Ｗプラグ表面および層間絶縁膜の表面に、単層のＴｉＮ膜が形成された半導体装置が記載されている。
特開２００４−３９８７９号公報 特開２００４−１４７６３号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献１に記載の方法においては、微細なＷプラグを制御性よく形成する必要があり、さらに、Ｗプラグ上に形成されたバリアメタル膜のみ除去する必要がある。そのため、再現性や制御性が非常に困難であり、依然として、アルミ配線を形成する際のエッチング工程において、Ｗプラグと接触しているＴｉ膜がサイドエッチされることがあった。これにより、ＷプラグとＴｉ膜との接触抵抗が増加し、電気的接続が低下する。さらに、Ｗプラグ上に形成されたバリアメタル膜を除去する工程等が必要であり、製造工程数や製造コストが増加する。
第二に、特許文献２に記載の半導体装置においては、ＴｉＮ膜表面に形成される配線層の成膜性が低下し、歩留まりが低下することがあった。特に、配線層がＡｌ配線層である場合、成膜性の低下が顕著であった。
このように、タングステン膜を備える半導体装置において、簡便な方法により、バリアメタル膜のサイドエッチを防止して、タングステン膜とバリアメタル膜との電気的接続を向上させることができる半導体装置が求められていた。さらに、配線層の成膜性を向上させることができる半導体装置が求められていた。
本発明によれば、半導体基板と、前記半導体基板上に形成された開口部を有する層間絶縁膜と、前記開口部内を埋設するタングステン膜と、前記タングステン膜の表面に形成された、Ｔｉ膜以外の第１バリアメタル膜と、前記第１バリアメタル膜上に形成された、Ｔｉ含有膜である第２バリアメタル膜と、前記第２バリアメタル膜の表面に形成された金属配線膜と、を備える半導体装置が提供される。
本発明によれば、バリアメタル層を特定の積層構造とすることにより、バリアメタル膜のサイドエッチを防止することのできる構造を有し、タングステン膜とバリアメタル膜との電気的接続が安定化された半導体装置を提供することができる。さらに、配線層の成膜性を向上させることができる半導体装置を提供することができる。
本発明によれば、簡便な方法により、タングステン膜とバリアメタル膜との電気的接続を安定させることができるとともに、配線層の成膜性を向上させることができる半導体装置が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施形態における半導体装置について説明する。
図１（ｂ）に示すように、本実施形態の半導体装置は、半導体基板１０１と、半導体基板１０１上に形成された開口部１０２ａを有する層間絶縁膜１０２と、開口部１０２ａ内を埋設するタングステン膜（Ｗプラグ１０８）と、Ｗプラグ１０８の表面に形成された第１バリアメタル膜１１０と、第１バリアメタル膜１１０上に形成された第２バリアメタル膜１１１と、第２バリアメタル膜１１１の表面に形成された金属配線膜１１６と、を備える。開口部１０２ａの内壁と、Ｗプラグ１０８との間には、Ｔｉ膜１０４とＴｉＮ膜１０６が積層されている。なお、半導体基板１０１表面には、下層配線（不図示）が形成されていてもよい。
第１バリアメタル膜１１０は、Ｗプラグ１０８と接する側に形成されている。第１バリアメタル膜１１０は、Ｔｉ膜以外からなり、窒化膜を用いることができる。例えば、ＴｉＮ膜、ＷＮ膜、ＴａＮ膜等を挙げることができる。第１バリアメタル膜１１０の膜厚は、１０ｎｍ以上１００ｎｍ以下程度である。本実施形態においては、第１バリアメタル膜１１０が、ＴｉＮ膜から形成された例により説明する。
第２バリアメタル膜１１１は、Ｔｉ含有膜からなり、例えば、Ｔｉ膜、ＴｉＮ膜、ＴｉＷ膜等から選ばれる１層または積層膜であってもよい。第２バリアメタル膜１１１の膜厚は、１０ｎｍ以上１５０ｎｍ以下程度である。本実施形態においては、第２バリアメタル膜１１１が、Ｔｉ膜１１２と、ＴｉＮ膜１１４とが順に積層された積層膜により説明する。
また、金属配線膜１１６は、Ａｌ膜またはＷ膜から構成することができる。本実施形態においては、ＴｉＮ膜１１４の表面に形成される。
このような本実施形態の半導体装置は、次のようにして製造することができる。
まず、半導体基板１０１上に、層間絶縁膜１０２を形成する。次いで、通常のリソグラフィ技術により、層間絶縁膜１０２の所定の位置に開口部１０２ａを形成する。そして、この開口部１０２ａの内壁と層間絶縁膜１０２の上面を覆うように、Ｔｉ膜１０４とＴｉＮ膜１０６とを順に積層する。さらに、ＴｉＮ膜１０６の内壁を埋め込むように、通常のスパッタ法やＣＶＤ法によりＷ膜を形成する。
次いで、開口部１０２ａの外部における、Ｔｉ膜１０４、ＴｉＮ膜１０６、およびＷ膜を、エッチバック法やＣＭＰ法等により除去し、これらの膜を開口部１０２ａ内にのみ残し、Ｗプラグ１０８を形成する。
そして、通常のスパッタ法やＣＶＤ法により、層間絶縁膜１０２全体を覆うように、第１バリアメタル膜１１０と、第２バリアメタル膜１１１であるＴｉ膜１１２およびＴｉＮ膜１１４とを順に積層する。
そして、ＴｉＮ膜１１４表面に、金属配線膜１１６と、Ｔｉ膜１１８と、ＴｉＮ膜１２０とを順に形成する（図１（ａ））。
次いで、通常のドライエッチングにより、ＴｉＮ膜１２０と、Ｔｉ膜１１８と、金属配線膜１１６と、第２バリアメタル膜１１１（ＴｉＮ膜１１４およびＴｉ膜１１２）と、第１バリアメタル膜１１０とを選択的に除去し、半導体装置を形成する（図１（ｂ））。
以下に、本実施形態の効果を説明する。
本実施形態の半導体装置は、Ｔｉ膜以外の第１バリアメタル膜１１０と、第１バリアメタル膜１１０上に形成された、Ｔｉ含有膜である第２バリアメタル膜１１１とからなるバリアメタル膜を有している。そのため、タングステン膜（Ｗプラグ１０８）とバリアメタル膜との電気的接続を安定させるとともに、配線層の成膜性を向上させることができる
特許文献１の半導体装置において、層間絶縁膜表面に形成するバリアメタル層は、通常ＴｉＮ膜／Ｔｉ膜の２層構造で形成されている。しかしながら、このような従来の半導体装置においては、配線を形成するドライエッチング工程の際に、タングステン膜と接しているＴｉ膜がサイドエッチングされる場合がある。そのため、ＷプラグとＴｉ膜との接触抵抗が増加し、電気的接続が低下することがあった。
さらに、特許文献２の半導体装置において、Ｗプラグ表面に形成された単層のＴｉＮ膜の表面に、配線層が形成されている。このような従来の半導体装置においては、配線層の成膜性が低下し、歩留まりが低下することがあった。
これに対し、本実施形態においては、タングステン膜（Ｗプラグ１０８）がＴｉ膜以外からなる第１バリアメタル膜１１０と接している。そのため、金属配線膜１１６を形成する際のエッチング工程において、第１バリアメタル膜１１０にサイドエッチによる損傷箇所が生じることがない。これにより、タングステン膜（Ｗプラグ１０８）と第１バリアメタル膜１１０との電気的接続が安定し、製品の歩留まりが向上する。
さらに、本実施形態におけるバリアメタル膜は、Ｔｉ膜以外の第１バリアメタル膜１１０と、Ｔｉ含有膜である第２バリアメタル膜１１１との積層構造を有する。これにより、タングステン膜（Ｗプラグ１０８）や層間絶縁膜１０２の影響を排することができ、さらにＴｉ含有膜である第２バリアメタル膜１１１により、配線層の成膜性を向上させることができる。そのため、半導体装置の製品の歩留まりが向上する。
また、本実施形態における第１バリアメタル膜１１０は、窒化膜から形成することができ、さらにＴｉＮ膜から形成することができる。
これにより、配線を形成するドライエッチング工程の際に、第１バリアメタル膜１１０がサイドエッチングされることが抑制される。そのため、Ｗプラグ２０８と第１バリアメタル膜１１０との電気的接続の低下が、特に抑制される。
また、本実施形態における第２バリアメタル膜１１１は、Ｔｉ膜１１２とＴｉＮ膜１１４とを順に積層した積層膜から構成することができる。
これにより、配線層の成膜性をさらに向上させることができ、製品の歩留まりがより向上する。このような効果は、金属配線膜１１６がアルミニウム配線またはタングステン配線である場合に好適に得られる。
さらに、本実施形態においては、金属配線膜１１６をアルミニウム配線とすることができる。この場合、アルミニウム配線の成膜性が特に向上する。
従来の半導体装置のバリアメタル層は、通常Ｔｉ膜２１０とＴｉＮ膜２１２とが順に積層された２層構造である。このバリアメタル層上にアルミ配線２１４を設けた場合において、アルミ配線２１４の成膜性の低下が生じることがある。このような傾向は、特許文献２に記載の半導体装置において、特に顕著である。
アルミ配線２１４の成膜性の低下としては、具体的には、Ａｌの配向性が低下によるマイグレーション耐性の低下を挙げることができる。このマイグレーション耐性に影響を及ぼすＡｌの配向性は、下地であるＴｉＮ膜２１２の表面状態の影響を受ける。さらに、このＴｉＮ膜２１２の表面状態は、さらにその下地膜であるＴｉ膜２１０や、層間絶縁膜２０２およびＷプラグ２０８の影響を受ける。そのため、バリアメタル層が単層のＴｉＮ層から形成されている特許文献２に記載の半導体装置においては、特にマイグレーション耐性が低下する。
これに対し、本実施形態によれば、Ｗプラグ１０８と第２バリアメタル膜１１１との間に、第１バリアメタル膜１１０を有している。そのため、アルミニウム配線に対する、タングステン膜（Ｗプラグ１０８）や層間絶縁膜１０２の影響を排することができ、Ａｌの配向性が良好となり、金属配線膜１１６の成膜性が向上する。これにより、金属配線膜１１６のマイグレーション耐性が向上し、安定した電気的特性が得られるため、製品の歩留まりが向上する。
またさらに、本実施形態においては、金属配線膜１１６をタングステン配線とすることができる。この場合、タングステン配線と第２バリアメタル膜１１１との密着性が向上するなど、タングステン配線の成膜性が特に向上する。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、第１バリアメタル膜１１０と第２バリアメタル膜１１１との間に、他のバリアメタル膜を複数膜有していてもよい。
実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。 従来の半導体装置の製造方法を模式的に示した断面図である。
符号の説明
１０１ 半導体基板
１０２ 層間絶縁膜
１０２ａ 開口部
１０４ Ｔｉ膜
１０６ ＴｉＮ膜
１０８ Ｗプラグ
１１０ 第１バリアメタル膜
１１１ 第２バリアメタル膜
１１２ Ｔｉ膜
１１４ ＴｉＮ膜
１１６ 金属配線膜
１１８ Ｔｉ膜
１２０ ＴｉＮ膜
２０１ 半導体基板
２０２ 層間絶縁膜
２０２ａ 開口部
２０４ Ｔｉ膜
２０６ ＴｉＮ膜
２０８ Ｗプラグ
２１０ Ｔｉ膜
２１２ ＴｉＮ膜
２１４ アルミ配線
２１６ Ｔｉ膜
２１８ ＴｉＮ膜
２２２ 損傷箇所

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に形成された開口部を有する層間絶縁膜と、
    前記開口部内を埋設するタングステン膜と、
    前記タングステン膜の表面に形成された、Ｔｉ膜以外の第１バリアメタル膜と、
    前記第１バリアメタル膜上に形成された、Ｔｉ含有膜である第２バリアメタル膜と、
    前記第２バリアメタル膜の表面に形成された金属配線膜と、
    を備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１バリアメタル膜が窒化膜である、半導体装置。
  3. 請求項１または２に記載の半導体装置であって、
    前記第１バリアメタル膜がＴｉＮ膜である、半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置であって、
    前記第２バリアメタル膜が、Ｔｉ膜とＴｉＮ膜とを順に積層した積層膜である、半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置であって、
    前記金属配線膜がアルミニウム配線である、半導体装置。
  6. 請求項１乃至４のいずれかに記載の半導体装置であって、
    前記金属配線膜がタングステン配線である、半導体装置。
JP2005294591A 2005-10-07 2005-10-07 半導体装置 Expired - Fee Related JP4718962B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005294591A JP4718962B2 (ja) 2005-10-07 2005-10-07 半導体装置
TW095137125A TWI357127B (en) 2005-10-07 2006-10-05 Semiconductor device having improved metal wiring
US11/543,794 US8022542B2 (en) 2005-10-07 2006-10-06 Semiconductor device having improved metal wiring
CNB200610142115XA CN100481433C (zh) 2005-10-07 2006-10-08 具有改良金属布线的半导体器件
KR1020060098076A KR100787557B1 (ko) 2005-10-07 2006-10-09 개선된 금속배선을 구비한 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005294591A JP4718962B2 (ja) 2005-10-07 2005-10-07 半導体装置

Publications (2)

Publication Number Publication Date
JP2007103824A true JP2007103824A (ja) 2007-04-19
JP4718962B2 JP4718962B2 (ja) 2011-07-06

Family

ID=37910418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005294591A Expired - Fee Related JP4718962B2 (ja) 2005-10-07 2005-10-07 半導体装置

Country Status (5)

Country Link
US (1) US8022542B2 (ja)
JP (1) JP4718962B2 (ja)
KR (1) KR100787557B1 (ja)
CN (1) CN100481433C (ja)
TW (1) TWI357127B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018050009A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5267407B2 (ja) 2009-10-02 2013-08-21 富士通株式会社 増幅回路及び通信装置
JP7222375B2 (ja) 2020-03-25 2023-02-15 豊田合成株式会社 樹脂成形品

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233395A (ja) * 1997-02-19 1998-09-02 Sony Corp 半導体装置の配線およびその製造方法
JPH11354522A (ja) * 1998-06-10 1999-12-24 Sony Corp 半導体装置の製造方法
JP2000114376A (ja) * 1998-10-09 2000-04-21 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2001176873A (ja) * 1999-12-14 2001-06-29 Matsushita Electronics Industry Corp 配線構造および配線の製造方法
JP2005057195A (ja) * 2003-08-07 2005-03-03 Seiko Epson Corp 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69625265T2 (de) 1995-03-28 2003-09-04 Texas Instruments Inc Halbleiterstrukturen
JP3353727B2 (ja) 1998-12-21 2002-12-03 日本電気株式会社 半導体装置の配線構造の形成方法
US6099701A (en) * 1999-06-28 2000-08-08 Taiwan Semiconductor Manufacturing Company AlCu electromigration (EM) resistance
JP3471266B2 (ja) 1999-10-22 2003-12-02 松下電器産業株式会社 半導体装置の製造方法および半導体装置
JP2002217292A (ja) * 2001-01-23 2002-08-02 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6686236B2 (en) * 2001-12-21 2004-02-03 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
KR20030074870A (ko) * 2002-03-14 2003-09-22 동부전자 주식회사 반도체 소자의 금속 배선 형성 방법
JP2003332426A (ja) 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4285946B2 (ja) 2002-06-06 2009-06-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004039879A (ja) 2002-07-04 2004-02-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4290421B2 (ja) * 2002-12-27 2009-07-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7064056B2 (en) * 2003-06-13 2006-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer stack to prevent Ti diffusion

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233395A (ja) * 1997-02-19 1998-09-02 Sony Corp 半導体装置の配線およびその製造方法
JPH11354522A (ja) * 1998-06-10 1999-12-24 Sony Corp 半導体装置の製造方法
JP2000114376A (ja) * 1998-10-09 2000-04-21 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2001176873A (ja) * 1999-12-14 2001-06-29 Matsushita Electronics Industry Corp 配線構造および配線の製造方法
JP2005057195A (ja) * 2003-08-07 2005-03-03 Seiko Epson Corp 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018050009A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW200731462A (en) 2007-08-16
KR100787557B1 (ko) 2007-12-21
CN100481433C (zh) 2009-04-22
KR20070038930A (ko) 2007-04-11
TWI357127B (en) 2012-01-21
US20070080445A1 (en) 2007-04-12
CN1945824A (zh) 2007-04-11
JP4718962B2 (ja) 2011-07-06
US8022542B2 (en) 2011-09-20

Similar Documents

Publication Publication Date Title
JP4347637B2 (ja) トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置
US11011421B2 (en) Semiconductor device having voids and method of forming same
US20020135071A1 (en) Integrated circuit device contact plugs having a liner layer that exerts compressive stress thereon and methods of manufacturing same
JP2005051247A (ja) 金属−絶縁物−金属キャパシタおよび配線構造
JP2006054433A5 (ja)
JP2006344965A (ja) 配線構造の形成方法，配線構造およびデュアルダマシン構造
US6309958B1 (en) Semiconductor device and method of manufacturing the same
JP2005050903A (ja) 半導体装置およびその製造方法
JP2002009149A (ja) 半導体装置およびその製造方法
JP5180598B2 (ja) 半導体装置およびその製造方法
JP4718962B2 (ja) 半導体装置
US6800522B2 (en) Method for fabricating semiconductor device with storage node contact structure
JP2010092987A (ja) 半導体装置
JP2007173761A (ja) 半導体素子の製造方法
JP2008294211A (ja) 半導体装置及びその製造方法
US20140332872A1 (en) Semiconductor device and method for forming the same
JP2005228818A (ja) 半導体装置の製造方法
JP2000232106A (ja) 半導体装置および半導体装置の製造方法
JP2011134885A (ja) 半導体装置およびその製造方法
JPH0974095A (ja) 半導体装置の製造方法
JP2002319617A (ja) 半導体装置及びその製造方法
US20120153485A1 (en) Semiconductor device and method of forming the same
KR20150109380A (ko) 반도체 장치 및 그 제조 방법
US8691690B2 (en) Contact formation method incorporating preventative etch step reducing interlayer dielectric material flake defects
JPH11260967A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110329

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110401

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140408

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees