JP5180598B2 - 半導体装置およびその製造方法 - Google Patents
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Description
基板と、
前記基板上に形成された、銅を主成分として含むとともに銅とは異なる不純物金属を含む第1の金属配線と、
前記基板上に形成された、銅を主成分として含むとともに銅とは異なる不純物金属を含み、前記第1の金属配線よりも幅が広い第2の金属配線と、
を含み、
前記第1の金属配線は、積層方向の中央部から表面にかけて前記不純物金属の濃度が高くなる濃度プロファイルを有し、前記第1の金属配線の表面の前記不純物金属の濃度が前記第2の金属配線の表面の前記不純物金属の濃度よりも高い半導体装置が提供される。
また、本発明によれば、
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、銅を主成分として含むとともに銅とは異なる不純物金属を含んだ幅の異なる複数の金属配線と、を有する半導体装置であって、
前記複数の金属配線は、前記不純物金属の濃度が積層方向の中央部から表面にかけて高くなる濃度プロファイルを持つ第1の金属配線と、前記不純物金属の濃度が積層方向の底面から表面にかけて低くなる濃度プロファイルを持つ第2の金属配線とを含み、
前記第2の金属配線の幅は、前記第1の金属配線の幅よりも広い半導体装置が提供される。
基板上に形成された絶縁膜に形成された凹部に配線メタルを形成する工程を含み、
前記配線メタルを形成する工程は、
前記凹部の一部を埋め込むように、スパッタリング法により、銅および銅とは異なる不純物金属を含む第1のシード合金膜を形成する工程と、
前記第1のシード合金膜をエッチングして前記凹部における前記第1のシード合金膜の膜厚を平坦化する工程と、
前記凹部の一部を埋め込むように、前記第1のシード合金膜上に、スパッタリング法により、銅および前記不純物金属を含む第2のシード合金膜を形成する工程と、
前記第2のシード合金膜上に前記凹部の他の部分を埋め込むように銅を主成分として含むめっき金属膜を形成する工程と、
前記第1のシード合金膜、前記第2のシード合金膜、および前記めっき金属膜を熱処理する工程と、
を含む半導体装置の製造方法が提供される。
半導体装置100は、半導体基板(基板)102と、半導体基板102上に形成された層間絶縁膜104と、層間絶縁膜104中に形成された細幅配線(第1の金属配線)114および広幅配線(第2の金属配線)116と、層間絶縁膜104、細幅配線114、および広幅配線116上に形成されたキャップ膜120とを含む。ここで、半導体基板102は、たとえばシリコン基板とすることができる。図示していないが、半導体基板102上には、トランジスタ等が形成されている。半導体基板102と層間絶縁膜104との間には、他の絶縁膜が形成されていてもよい。
まず、層間絶縁膜104に細幅配線溝150および広幅配線溝152等の配線溝を形成する(S102)。つづいて、層間絶縁膜上全面にスパッタリング法により、第1のバリアメタル膜106aを形成する(S104)。次いで、第1のバリアメタル膜106aをエッチングする(S106)。その後、再度スパッタリング法により、第1のバリアメタル膜106a上に第2のバリアメタル膜106bを形成する(リスパッタ、S108)。これにより、バリアメタル膜106が形成される。
図1および図3から図7、および図8を参照して説明した半導体装置の製造手順で、半導体装置を製造した。図9は、細幅配線114における不純物金属の濃度プロファイルを示す図である。ここでは、不純物金属としてAlを用いた例を示す。配線幅は90nmとした。図示したように、配線表面において、Alの濃度が高くなっている。また、製造した配線の断面写真を確認したところ、ボイド等が生じることなく、良好な配線が形成されていた。
(例2)
例1と同様で、図8のステップS112のエッチングとS114のリスパッタプロセスを行わなかった。この場合、製造した配線の断面写真を確認したところ、配線溝内の側壁にボイドが生じていた。これは、シード合金膜がシードとして機能しておらず、めっき膜が良好に形成されなかったためだと考えられる。
本実施の形態における半導体装置100によれば、細幅配線114においては、表面に不純物金属が高濃度で形成されるため、その上に形成されるキャップ膜120等との界面で、銅イオンの移動が抑制され、配線間の耐圧を高め、TDDB寿命の低下を抑えることができる。とくに、低誘電率膜を用いた場合、TDDB寿命の低下が生じやすくなるが、本実施の形態における半導体装置100によれば、層間絶縁膜104として低誘電率膜を用いた場合でも、TDDB寿命の低下を抑制することができる。
102 半導体基板
104 層間絶縁膜
106 バリアメタル膜
106a 第1のバリアメタル膜
106b 第2のバリアメタル膜
108 シード合金膜
108a 第1のシード合金膜
108b 第2のシード合金膜
110 めっき金属膜
112 配線メタル
112a 第1の配線メタル
112b 第2の配線メタル
114 細幅配線
116 広幅配線
120 キャップ膜
150 細幅配線溝
152 広幅配線溝
Claims (8)
- 基板と、
前記基板上に形成された、銅を主成分として含むとともに銅とは異なる不純物金属を含む第1の金属配線と、
前記基板上に形成された、銅を主成分として含むとともに銅とは異なる不純物金属を含み、前記第1の金属配線よりも幅が広い第2の金属配線と、
を含み、
前記第1の金属配線は、積層方向の中央部から表面にかけて前記不純物金属の濃度が高くなる濃度プロファイルを有し、前記第1の金属配線の表面の前記不純物金属の濃度が前記第2の金属配線の表面の前記不純物金属の濃度よりも高く、
前記第2の金属配線は、積層方向の底面から表面にかけて前記不純物金属の濃度が低くなる濃度プロファイルを有する半導体装置。 - 請求項1に記載の半導体装置において、
前記不純物金属は、Be、Mg、Zn、Pd、Ag、Cd、Au、Hg、Pt、Si、Zr、Al、またはTiである半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1の金属配線および前記第2の金属配線が同層に設けられた半導体装置。 - 請求項1から3いずれかに記載の半導体装置において、
前記第1の金属配線は、前記半導体装置中の最小ピッチ配線である半導体装置。 - 請求項1から4いずれかに記載の半導体装置において、
前記第2の金属配線は、前記半導体装置中で最も幅が広い配線である半導体装置。 - 基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、銅を主成分として含むとともに銅とは異なる不純物金属を含んだ幅の異なる複数の金属配線と、を有する半導体装置であって、
前記複数の金属配線は、前記不純物金属の濃度が積層方向の中央部から表面にかけて高くなる濃度プロファイルを持つ第1の金属配線と、前記不純物金属の濃度が積層方向の底面から表面にかけて低くなる濃度プロファイルを持つ第2の金属配線とを含み、
前記第2の金属配線の幅は、前記第1の金属配線の幅よりも広い半導体装置。 - 基板上に形成された絶縁膜に形成された凹部に配線メタルを形成する工程を含み、
前記配線メタルを形成する工程は、
前記凹部の一部を埋め込むように、スパッタリング法により、銅および銅とは異なる不純物金属を含む第1のシード合金膜を形成する工程と、
前記第1のシード合金膜をエッチングして前記凹部側壁における前記第1のシード合金膜の膜厚を平坦化する工程と、
前記凹部の一部を埋め込むように、前記第1のシード合金膜上に、スパッタリング法により、銅および前記不純物金属を含む第2のシード合金膜を形成する工程と、
前記第2のシード合金膜上に前記凹部の他の部分を埋め込むように銅を主成分として含むめっき金属膜を形成する工程と、
前記第1のシード合金膜、前記第2のシード合金膜、および前記めっき金属膜を熱処理する工程と、
を含み、
前記凹部は、第1の凹部と、当該第1の凹部よりも幅が広い第2の凹部とを含み、
前記配線メタルを形成する工程を、前記第1の凹部と、前記第2の凹部とに対してそれぞれ行い、
前記第1のシード合金膜を形成する工程、前記第1のシード合金膜の膜厚を平坦化する工程、及び、前記第2のシード合金膜を形成する工程により、前記第1の凹部の上部には、前記第1のシード合金膜及び前記第2のシード合金膜が厚くついたオーバーハング部が形成される半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記第1の凹部は、前記半導体装置中の最小ピッチ配線を形成するための凹部であって、
前記第2の凹部は、前記半導体装置中で最も幅が広い配線を形成するための凹部である半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008010465A JP5180598B2 (ja) | 2008-01-21 | 2008-01-21 | 半導体装置およびその製造方法 |
US12/350,448 US9177857B2 (en) | 2008-01-21 | 2009-01-08 | Semiconductor device with high reliability and manufacturing method thereof |
CN2009100050796A CN101494215B (zh) | 2008-01-21 | 2009-01-21 | 具有高可靠性的半导体器件及其制造方法 |
US13/479,651 US20120231623A1 (en) | 2008-01-21 | 2012-05-24 | Method of manufacturing a high-reliability semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008010465A JP5180598B2 (ja) | 2008-01-21 | 2008-01-21 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009170846A JP2009170846A (ja) | 2009-07-30 |
JP5180598B2 true JP5180598B2 (ja) | 2013-04-10 |
Family
ID=40875815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008010465A Active JP5180598B2 (ja) | 2008-01-21 | 2008-01-21 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9177857B2 (ja) |
JP (1) | JP5180598B2 (ja) |
CN (1) | CN101494215B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8487410B2 (en) | 2011-04-13 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon vias for semicondcutor substrate and method of manufacture |
JP6144003B2 (ja) * | 2011-08-29 | 2017-06-07 | 富士通株式会社 | 配線構造及びその製造方法並びに電子装置及びその製造方法 |
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US8667448B1 (en) * | 2012-11-29 | 2014-03-04 | International Business Machines Corporation | Integrated circuit having local maximum operating voltage |
JP5820416B2 (ja) | 2013-03-22 | 2015-11-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2017181849A (ja) * | 2016-03-31 | 2017-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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JPH06177128A (ja) | 1992-12-07 | 1994-06-24 | Japan Energy Corp | 半導体装置とその製造方法 |
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JP5089850B2 (ja) | 2003-11-25 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN100372098C (zh) | 2004-06-04 | 2008-02-27 | 株式会社东芝 | 半导体器件的制造方法及半导体器件 |
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JP2006253729A (ja) | 2006-06-23 | 2006-09-21 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
-
2008
- 2008-01-21 JP JP2008010465A patent/JP5180598B2/ja active Active
-
2009
- 2009-01-08 US US12/350,448 patent/US9177857B2/en active Active
- 2009-01-21 CN CN2009100050796A patent/CN101494215B/zh active Active
-
2012
- 2012-05-24 US US13/479,651 patent/US20120231623A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
CN101494215B (zh) | 2012-09-05 |
US20120231623A1 (en) | 2012-09-13 |
JP2009170846A (ja) | 2009-07-30 |
US9177857B2 (en) | 2015-11-03 |
CN101494215A (zh) | 2009-07-29 |
US20090184421A1 (en) | 2009-07-23 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121204 |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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