JPH06177128A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06177128A JPH06177128A JP35110892A JP35110892A JPH06177128A JP H06177128 A JPH06177128 A JP H06177128A JP 35110892 A JP35110892 A JP 35110892A JP 35110892 A JP35110892 A JP 35110892A JP H06177128 A JPH06177128 A JP H06177128A
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置において銅配線材料を使用するに
際して耐酸化性を向上させるための熱処理温度が５００
℃以下ですむ技術を確立する。 【構成】 ０．０２〜２０原子％アルミニウム及び／ま
たは０．０２〜２０原子％シリコンを含有する銅合金薄
膜配線を備える半導体装置。この組成の薄膜配線は、５
００℃以下の温度での熱処理で表面酸化膜を形成する。
この酸化膜は、図１に示すようにバルク部分からのＡｌ
やＳｉが拡散濃縮しており、酸化に対するバリア層とし
て機能する。配線バルク部分はＡｌやＳｉが表面に拡散
したために純銅に近く、銅固有の低抵抗、耐ＥＭ性、耐
ＳＭ性を保持する。形成された銅合金配線は比抵抗が１
０μΩ・ｃｍ以下でしかも耐酸化性を備えるため、今後
の半導体装置の集積度の増大に対応しうる。
際して耐酸化性を向上させるための熱処理温度が５００
℃以下ですむ技術を確立する。 【構成】 ０．０２〜２０原子％アルミニウム及び／ま
たは０．０２〜２０原子％シリコンを含有する銅合金薄
膜配線を備える半導体装置。この組成の薄膜配線は、５
００℃以下の温度での熱処理で表面酸化膜を形成する。
この酸化膜は、図１に示すようにバルク部分からのＡｌ
やＳｉが拡散濃縮しており、酸化に対するバリア層とし
て機能する。配線バルク部分はＡｌやＳｉが表面に拡散
したために純銅に近く、銅固有の低抵抗、耐ＥＭ性、耐
ＳＭ性を保持する。形成された銅合金配線は比抵抗が１
０μΩ・ｃｍ以下でしかも耐酸化性を備えるため、今後
の半導体装置の集積度の増大に対応しうる。
Description
【０００１】
【産業上の利用分野】本発明は、少量のアルミニウム及
び／またはシリコンを含有する銅合金半導体薄膜配線を
基板上に備える半導体装置並びにその製造方法に関する
ものである。本発明に従う半導体装置は、比抵抗が１０
μΩ・ｃｍ以下でありしかも耐酸化性に優れる銅配線を
備えるので、今後の半導体集積回路等における集積度の
増大に対応しうる。
び／またはシリコンを含有する銅合金半導体薄膜配線を
基板上に備える半導体装置並びにその製造方法に関する
ものである。本発明に従う半導体装置は、比抵抗が１０
μΩ・ｃｍ以下でありしかも耐酸化性に優れる銅配線を
備えるので、今後の半導体集積回路等における集積度の
増大に対応しうる。
【０００２】
【従来の技術】従来、半導体装置の集積回路等における
配線としては、Ｓｉ等を含有するＡｌが用いられている
が、集積度の増大に伴って素子や配線の微細化が進むと
配線抵抗値の増大やエレクトロマイグレーション（Ｅ
Ｍ）が問題となる。一方、高集積化に伴い配線材と下地
材との熱膨張の差に起因して、いわゆるストレスマイグ
レーション（ＳＭ）の問題も発生する。
配線としては、Ｓｉ等を含有するＡｌが用いられている
が、集積度の増大に伴って素子や配線の微細化が進むと
配線抵抗値の増大やエレクトロマイグレーション（Ｅ
Ｍ）が問題となる。一方、高集積化に伴い配線材と下地
材との熱膨張の差に起因して、いわゆるストレスマイグ
レーション（ＳＭ）の問題も発生する。
【０００３】銅はＡｌよりも低抵抗で、耐ＥＭ性、耐Ｓ
Ｍ性ともに優れていると考えられ、次世代の配線材とし
て期待されている。しかしながら、銅は極めて酸化しや
すくまたＳｉやＳｉＯ2 膜などとも反応しやすいという
問題があり、これが銅配線実用化の阻害要因となってい
た。
Ｍ性ともに優れていると考えられ、次世代の配線材とし
て期待されている。しかしながら、銅は極めて酸化しや
すくまたＳｉやＳｉＯ2 膜などとも反応しやすいという
問題があり、これが銅配線実用化の阻害要因となってい
た。
【０００４】この銅配線の耐酸化性向上の方策として、
銅配線の表面にバリア層を形成し、酸素の拡散を防止し
銅自身もＳｉやＳｉＯ2 膜中に拡散しないようにする試
みが幾つかなされている。このようなバリア層を形成す
る方法の一つとして、昭和６３年度秋季第４９回応用物
理学会学術講演会講演予稿集、第２分冊（１９８８）４
３４頁、５ｐ−Ｔ−４には、Ｃｕ上にＴｉを配置したモ
ザイクターゲットを用いてスパッタしたＣｕ−Ｔｉ膜
を、窒素ガス中８００℃の温度で熱処理することにより
窒化チタン層を形成して、耐酸化性に優れしかも比抵抗
の小さい銅配線を製造する方法が開示されている。
銅配線の表面にバリア層を形成し、酸素の拡散を防止し
銅自身もＳｉやＳｉＯ2 膜中に拡散しないようにする試
みが幾つかなされている。このようなバリア層を形成す
る方法の一つとして、昭和６３年度秋季第４９回応用物
理学会学術講演会講演予稿集、第２分冊（１９８８）４
３４頁、５ｐ−Ｔ−４には、Ｃｕ上にＴｉを配置したモ
ザイクターゲットを用いてスパッタしたＣｕ−Ｔｉ膜
を、窒素ガス中８００℃の温度で熱処理することにより
窒化チタン層を形成して、耐酸化性に優れしかも比抵抗
の小さい銅配線を製造する方法が開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、窒化チ
タン膜は熱力学的には必ずしも酸素雰囲気で安定ではな
く、そしてこのような窒化チタン層を表面に備えた銅配
線を自己整合（セルフアライン）によって形成するため
には、８００℃の熱処理を半導体素子の製造プロセスに
組込まねばならず、そのためには以下の問題点を解決す
る必要がある： （１）半導体装置において通常形成されるｐ−ｎ接合の
耐熱温度は７５０℃程度であり、８００℃の熱処理温度
は高すぎること、（２）好ましくは、従来からのアルミ
ニウム配線半導体装置において使用されていたプロセス
や材料を極力そのまま使用できる形とすること（例えば
８００℃の熱処理温度ではポリイミド等の有機材料が使
用出来ない）、（３）集積度の増大に伴って新たに使用
される各種材料についても、その選択に大きな制約を受
けないこと。
タン膜は熱力学的には必ずしも酸素雰囲気で安定ではな
く、そしてこのような窒化チタン層を表面に備えた銅配
線を自己整合（セルフアライン）によって形成するため
には、８００℃の熱処理を半導体素子の製造プロセスに
組込まねばならず、そのためには以下の問題点を解決す
る必要がある： （１）半導体装置において通常形成されるｐ−ｎ接合の
耐熱温度は７５０℃程度であり、８００℃の熱処理温度
は高すぎること、（２）好ましくは、従来からのアルミ
ニウム配線半導体装置において使用されていたプロセス
や材料を極力そのまま使用できる形とすること（例えば
８００℃の熱処理温度ではポリイミド等の有機材料が使
用出来ない）、（３）集積度の増大に伴って新たに使用
される各種材料についても、その選択に大きな制約を受
けないこと。
【０００６】自己整合（セルファライン）を前提としな
ければ、比較的低温で窒化チタン層等のバリア層を形成
することも可能であるが、この場合には工程数の増加が
避けられない。本発明の課題は、半導体装置において銅
配線材料を使用するに際して耐酸化性を向上させるため
の熱処理温度が５００℃以下ですむような技術を確立す
ることである。
ければ、比較的低温で窒化チタン層等のバリア層を形成
することも可能であるが、この場合には工程数の増加が
避けられない。本発明の課題は、半導体装置において銅
配線材料を使用するに際して耐酸化性を向上させるため
の熱処理温度が５００℃以下ですむような技術を確立す
ることである。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
め熱力学的に安定で緻密な酸化膜を形成すると考えられ
るアルミニウムとシリコーンに着目し、種々検討を重ね
たところ、以下の知見を得て本発明を成すに至った。 （１）アルミニウムを０．０２〜２０原子％及び／また
はシリコンを０．０２〜２０原子％含有する銅合金薄膜
配線を形成し、これを酸化することにより、配線表面近
傍にＡｌやＳｉを拡散濃縮させた酸化膜を形成すること
が出来る。この酸化膜は耐酸化性に優れ、同時に配線の
バルク部分はＡｌやＳｉが表面酸化膜中に拡散したため
に純銅に近い状態となり、銅が本来有する低抵抗、耐Ｅ
Ｍ性、耐ＳＭ性を維持することができる。形成された銅
合金配線は比抵抗が１０μΩ・ｃｍ以下であって、しか
も耐酸化性を備えるという、集積度の増大に対応した優
れた特性を有する。 （２）薄膜配線の酸化処理は５００℃以下の温度でもた
らすことが出来る。
め熱力学的に安定で緻密な酸化膜を形成すると考えられ
るアルミニウムとシリコーンに着目し、種々検討を重ね
たところ、以下の知見を得て本発明を成すに至った。 （１）アルミニウムを０．０２〜２０原子％及び／また
はシリコンを０．０２〜２０原子％含有する銅合金薄膜
配線を形成し、これを酸化することにより、配線表面近
傍にＡｌやＳｉを拡散濃縮させた酸化膜を形成すること
が出来る。この酸化膜は耐酸化性に優れ、同時に配線の
バルク部分はＡｌやＳｉが表面酸化膜中に拡散したため
に純銅に近い状態となり、銅が本来有する低抵抗、耐Ｅ
Ｍ性、耐ＳＭ性を維持することができる。形成された銅
合金配線は比抵抗が１０μΩ・ｃｍ以下であって、しか
も耐酸化性を備えるという、集積度の増大に対応した優
れた特性を有する。 （２）薄膜配線の酸化処理は５００℃以下の温度でもた
らすことが出来る。
【０００８】この知見に基づいて、本発明は、（１）
０．０２〜２０原子％アルミニウム及び／または０．０
２〜２０原子％シリコンを含有し、残部が銅及び不可避
不純物であるところの銅合金からなる薄膜配線を基板上
に備えていることを特徴とする半導体装置を提供するも
のであり、この場合、薄膜配線は表面に該銅合金の酸化
膜層、特にはアルミニウム及び／またはシリコンの優先
的選択酸化層を備えていることを特徴とし、また銅合金
配線の比抵抗が１０μΩ・ｃｍ以下であることを特徴と
する。本発明はまた、０．０２〜２０原子％アルミニウ
ム及び／または０．０２〜２０原子％シリコンを含有
し、残部が銅及び不可避不純物であるところの銅合金か
らなる薄膜配線を基板上に形成し、該薄膜配線を５００
℃以下の温度で熱処理して、酸化膜を形成することを特
徴とする半導体装置の製造方法を提供する。
０．０２〜２０原子％アルミニウム及び／または０．０
２〜２０原子％シリコンを含有し、残部が銅及び不可避
不純物であるところの銅合金からなる薄膜配線を基板上
に備えていることを特徴とする半導体装置を提供するも
のであり、この場合、薄膜配線は表面に該銅合金の酸化
膜層、特にはアルミニウム及び／またはシリコンの優先
的選択酸化層を備えていることを特徴とし、また銅合金
配線の比抵抗が１０μΩ・ｃｍ以下であることを特徴と
する。本発明はまた、０．０２〜２０原子％アルミニウ
ム及び／または０．０２〜２０原子％シリコンを含有
し、残部が銅及び不可避不純物であるところの銅合金か
らなる薄膜配線を基板上に形成し、該薄膜配線を５００
℃以下の温度で熱処理して、酸化膜を形成することを特
徴とする半導体装置の製造方法を提供する。
【０００９】
【作用】半導体装置の基板上に形成された０．０２〜２
０原子％アルミニウム及び／または０．０２〜２０原子
％シリコンを含有する銅合金薄膜配線は、５００℃以下
の温度で容易に表面酸化膜を形成する。この酸化膜は、
配線バルク部分からのＡｌやＳｉが拡散濃縮しており、
安定した緻密な酸化膜であり、耐酸化性に優れ、バリア
層として機能する。同時に配線のバルク部分はＡｌやＳ
ｉが表面酸化膜中に拡散したために純銅に近い状態とな
り、銅が本来有する低抵抗、耐ＥＭ性、耐ＳＭ性を充分
に維持することができる。形成された銅合金配線は比抵
抗が１０μΩ・ｃｍ以下であって、しかも耐酸化性を備
えるため、この薄膜配線を備える半導体装置は、今後の
半導体装置の集積度の増大に対応しうる。
０原子％アルミニウム及び／または０．０２〜２０原子
％シリコンを含有する銅合金薄膜配線は、５００℃以下
の温度で容易に表面酸化膜を形成する。この酸化膜は、
配線バルク部分からのＡｌやＳｉが拡散濃縮しており、
安定した緻密な酸化膜であり、耐酸化性に優れ、バリア
層として機能する。同時に配線のバルク部分はＡｌやＳ
ｉが表面酸化膜中に拡散したために純銅に近い状態とな
り、銅が本来有する低抵抗、耐ＥＭ性、耐ＳＭ性を充分
に維持することができる。形成された銅合金配線は比抵
抗が１０μΩ・ｃｍ以下であって、しかも耐酸化性を備
えるため、この薄膜配線を備える半導体装置は、今後の
半導体装置の集積度の増大に対応しうる。
【００１０】０．０２〜２０原子％アルミニウム及び／
または０．０２〜２０原子％シリコン含有する銅合金薄
膜配線は、スパッタリング法、蒸着法、或いはＣＶＤ法
その他の気相成膜法を使用して基板上に形成される。
または０．０２〜２０原子％シリコン含有する銅合金薄
膜配線は、スパッタリング法、蒸着法、或いはＣＶＤ法
その他の気相成膜法を使用して基板上に形成される。
【００１１】例えばスパッタリング法の場合、上記組成
範囲の銅合金ターゲットをスパッタリングすることによ
り或いはアルミニウム或いはシリコンターゲットと銅タ
ーゲットとを同時にスパッタする方法によって薄膜配線
を形成することが出来る。蒸着法の場合には、上記組成
範囲の銅合金蒸発源を加熱することによりそしてＣＶＤ
法の場合には適当な銅、アルミニウム及び／またはシリ
コン化合物を気相状態で反応せしめることにより薄膜配
線を形成することが出来る。
範囲の銅合金ターゲットをスパッタリングすることによ
り或いはアルミニウム或いはシリコンターゲットと銅タ
ーゲットとを同時にスパッタする方法によって薄膜配線
を形成することが出来る。蒸着法の場合には、上記組成
範囲の銅合金蒸発源を加熱することによりそしてＣＶＤ
法の場合には適当な銅、アルミニウム及び／またはシリ
コン化合物を気相状態で反応せしめることにより薄膜配
線を形成することが出来る。
【００１２】半導体装置における薄膜配線材中の平均Ａ
ｌ、Ｓｉ含有率を０．０２〜２０原子％とする理由は、
０．０２原子％を下回ると耐酸化性向上効果が見られ
ず、他方２０原子％を上回ると比抵抗の好ましい範囲
（限界）１０μΩ・ｃｍを超えてしまうからである。銅
合金配線の比抵抗が１０μΩ・ｃｍを超えると、高集積
度の半導体装置の配線としては使用に耐えないものとな
る。
ｌ、Ｓｉ含有率を０．０２〜２０原子％とする理由は、
０．０２原子％を下回ると耐酸化性向上効果が見られ
ず、他方２０原子％を上回ると比抵抗の好ましい範囲
（限界）１０μΩ・ｃｍを超えてしまうからである。銅
合金配線の比抵抗が１０μΩ・ｃｍを超えると、高集積
度の半導体装置の配線としては使用に耐えないものとな
る。
【００１３】形成された薄膜配線は、その残留応力を下
げて、比抵抗を下げるために真空或いは不活性雰囲気中
で３００〜５００℃の温度においてアニール処理するこ
とが好ましい。このアニール処理だけで、配線材料の組
成によっては、雰囲気中に僅かに存在する残存酸素によ
り、薄膜配線が酸化して所要の酸化膜層を自己形成する
場合がある。特にＡｌを含有する場合には、アニール処
理だけで必要な酸化効果が得られる。
げて、比抵抗を下げるために真空或いは不活性雰囲気中
で３００〜５００℃の温度においてアニール処理するこ
とが好ましい。このアニール処理だけで、配線材料の組
成によっては、雰囲気中に僅かに存在する残存酸素によ
り、薄膜配線が酸化して所要の酸化膜層を自己形成する
場合がある。特にＡｌを含有する場合には、アニール処
理だけで必要な酸化効果が得られる。
【００１４】上記アニール処理だけで充分の酸化作用が
得られない場合には、薄膜配線を酸化するための酸化熱
処理が行なわれる。この熱処理温度が５００℃以下です
むことが本発明の重要なポイントの一つである。５００
℃を超えると、半導体装置のｐ−ｎ接合自身の耐熱性に
悪影響が出始め、配線材形成の前後に使用される低誘電
率の有機材料（例えばポリイミド等）の変質が起こった
り、配線材と下地材との熱膨張の差に起因して配線部の
剥離が生じたり、残留応力が原因でストレスマイグレー
ション（ＳＭ）を引き起こしたりする。熱処理雰囲気と
しては、微量の残存酸素が存在するなら真空或いは不活
性ガス雰囲気いずれでもよく、また大気中でもよい。酸
化処理は例えば次の条件で実施しうる： 温度：２００〜５００℃、雰囲気：１０-3〜１０Ｐａの
酸素或いは１気圧窒素−１〜２００ｐｐｍ酸素、処理時
間：１０分〜２時間
得られない場合には、薄膜配線を酸化するための酸化熱
処理が行なわれる。この熱処理温度が５００℃以下です
むことが本発明の重要なポイントの一つである。５００
℃を超えると、半導体装置のｐ−ｎ接合自身の耐熱性に
悪影響が出始め、配線材形成の前後に使用される低誘電
率の有機材料（例えばポリイミド等）の変質が起こった
り、配線材と下地材との熱膨張の差に起因して配線部の
剥離が生じたり、残留応力が原因でストレスマイグレー
ション（ＳＭ）を引き起こしたりする。熱処理雰囲気と
しては、微量の残存酸素が存在するなら真空或いは不活
性ガス雰囲気いずれでもよく、また大気中でもよい。酸
化処理は例えば次の条件で実施しうる： 温度：２００〜５００℃、雰囲気：１０-3〜１０Ｐａの
酸素或いは１気圧窒素−１〜２００ｐｐｍ酸素、処理時
間：１０分〜２時間
【００１５】こうして、配線表面近傍にＡｌやＳｉを拡
散濃縮させつつ酸化膜を形成することが出来る。配線の
バルク部分はＡｌやＳｉが表面に拡散したために純銅に
近い状態となり、銅が本来有する低抵抗（１０μΩ・ｃ
ｍ以下）、耐ＥＭ性、耐ＳＭ性を保持することができ
る。従って、この配線を備える半導体装置は、今後の集
積回路の集積度の増加に充分対応することが出来る。
散濃縮させつつ酸化膜を形成することが出来る。配線の
バルク部分はＡｌやＳｉが表面に拡散したために純銅に
近い状態となり、銅が本来有する低抵抗（１０μΩ・ｃ
ｍ以下）、耐ＥＭ性、耐ＳＭ性を保持することができ
る。従って、この配線を備える半導体装置は、今後の集
積回路の集積度の増加に充分対応することが出来る。
【００１６】
【実施例】以下に、実施例及び比較例を呈示する。これ
らすべての例において、半導体装置における薄膜配線は
次の表１の条件でのスパッタリングにより形成した。
らすべての例において、半導体装置における薄膜配線は
次の表１の条件でのスパッタリングにより形成した。
【００１７】
【表１】
【００１８】例中の耐酸化性テストは以下の表２の条件
下での熱処理テストである。
下での熱処理テストである。
【００１９】
【表２】
【００２０】（実施例１−１：比較的多くのＡｌを含む
配線を備える半導体装置）基板にＡｌ含有率１２．３原
子％の銅合金配線層を形成した。まず、成膜したままの
膜（比抵抗：１７．９μΩ・ｃｍ）について耐酸化性テ
ストを行ったところ、比抵抗は２０．９μΩ・ｃｍとな
り大幅な悪化は見られないものの、その値は高く不充分
であった。
配線を備える半導体装置）基板にＡｌ含有率１２．３原
子％の銅合金配線層を形成した。まず、成膜したままの
膜（比抵抗：１７．９μΩ・ｃｍ）について耐酸化性テ
ストを行ったところ、比抵抗は２０．９μΩ・ｃｍとな
り大幅な悪化は見られないものの、その値は高く不充分
であった。
【００２１】次に、成膜したままの膜を４×１０-4Ｐａ
の真空中、４００℃で１時間熱処理（真空アニール処
理）したところ、比抵抗は９．８μΩ・ｃｍに低減し
た。
の真空中、４００℃で１時間熱処理（真空アニール処
理）したところ、比抵抗は９．８μΩ・ｃｍに低減し
た。
【００２２】この真空アニール膜を、さらに大気中４５
０℃で１時間熱処理（酸化処理）したところ比抵抗は
９．９μΩ・ｃｍと変化がなかった。図１は、オージェ
電子分光法（ＡＥＳ）により「真空アニール＋酸化」処
理膜の表面から深さ方向へ分析を行った結果で、Ａｌの
表面層への拡散と合金酸化物層の形成が認められる。酸
化処理の前後で比抵抗変化がないことから、真空アニー
ル処理のみで図１の状態になっているものと考えられ
る。
０℃で１時間熱処理（酸化処理）したところ比抵抗は
９．９μΩ・ｃｍと変化がなかった。図１は、オージェ
電子分光法（ＡＥＳ）により「真空アニール＋酸化」処
理膜の表面から深さ方向へ分析を行った結果で、Ａｌの
表面層への拡散と合金酸化物層の形成が認められる。酸
化処理の前後で比抵抗変化がないことから、真空アニー
ル処理のみで図１の状態になっているものと考えられ
る。
【００２３】真空アニール膜及び「真空アニール＋酸
化」処理膜いずれも極めて過酷な条件下においても耐酸
化性を有することが判明した。
化」処理膜いずれも極めて過酷な条件下においても耐酸
化性を有することが判明した。
【００２４】（実施例１−２：少量のＡｌを含む配線を
備える半導体装置）基板にＡｌ含有率０．２４原子％の
銅合金配線層を形成した。次に、成膜したままの膜（比
抵抗３．２μΩ・ｃｍ）をｌａｔｍのＮ2 ガス雰囲気
中、(a) ３００℃及び(b) ４５０℃で１時間熱処理（Ｎ
2 ガス中アニール処理）したところ、比抵抗はそれぞれ
(a) ２．８及び(b) ２．８μΩ・ｃｍとなった。
備える半導体装置）基板にＡｌ含有率０．２４原子％の
銅合金配線層を形成した。次に、成膜したままの膜（比
抵抗３．２μΩ・ｃｍ）をｌａｔｍのＮ2 ガス雰囲気
中、(a) ３００℃及び(b) ４５０℃で１時間熱処理（Ｎ
2 ガス中アニール処理）したところ、比抵抗はそれぞれ
(a) ２．８及び(b) ２．８μΩ・ｃｍとなった。
【００２５】このＮ2 ガス中アニール膜(a) を耐酸化性
テストによって評価したところ、比抵抗は２．６μΩ・
ｃｍとむしろ向上し、耐酸化性を有することが判明し
た。
テストによって評価したところ、比抵抗は２．６μΩ・
ｃｍとむしろ向上し、耐酸化性を有することが判明し
た。
【００２６】（実施例２−１：比較的多くのＳｉを含む
配線を備える半導体装置）基板にＳｉ含有率１３．５原
子％の銅合金配線層を形成した。まず、成膜したままの
膜（比抵抗：４５．９μΩ・ｃｍ）について耐酸化性テ
ストを行ったところ、比抵抗は１６．２μΩ・ｃｍとな
り、ある程度の低減は見られたものの、その値は高く不
充分であった。
配線を備える半導体装置）基板にＳｉ含有率１３．５原
子％の銅合金配線層を形成した。まず、成膜したままの
膜（比抵抗：４５．９μΩ・ｃｍ）について耐酸化性テ
ストを行ったところ、比抵抗は１６．２μΩ・ｃｍとな
り、ある程度の低減は見られたものの、その値は高く不
充分であった。
【００２７】次に、実施例１−１と同一の真空アニール
処理を行ったところ、成膜直後に比抵抗４５．９μΩ・
ｃｍであったものが、４５．２μΩ・ｃｍとなり、比抵
抗の低減効果は見られなかった。さらに真空アニール膜
について実施例１−１と同一の酸化処理（大気中４５０
℃で１時間）を加えたところ、比抵抗は６．１μΩ・ｃ
ｍとなり、極めて過酷な条件下においても耐酸化性を有
することが判明した。図２は、ＡＥＳにより［真空アニ
ール＋酸化］処理膜を表面から深さ方向へ分析を行った
結果で、Ｓｉの表面層への拡散と合金酸化物層の形成が
認められる。酸化処理の後に比抵抗が減少したことか
ら、真空アニール処理のみの段階では図２の状態よりも
Ｓｉの表面層への拡散や合金酸化物層の形成が不十分で
あったものと考えられる。
処理を行ったところ、成膜直後に比抵抗４５．９μΩ・
ｃｍであったものが、４５．２μΩ・ｃｍとなり、比抵
抗の低減効果は見られなかった。さらに真空アニール膜
について実施例１−１と同一の酸化処理（大気中４５０
℃で１時間）を加えたところ、比抵抗は６．１μΩ・ｃ
ｍとなり、極めて過酷な条件下においても耐酸化性を有
することが判明した。図２は、ＡＥＳにより［真空アニ
ール＋酸化］処理膜を表面から深さ方向へ分析を行った
結果で、Ｓｉの表面層への拡散と合金酸化物層の形成が
認められる。酸化処理の後に比抵抗が減少したことか
ら、真空アニール処理のみの段階では図２の状態よりも
Ｓｉの表面層への拡散や合金酸化物層の形成が不十分で
あったものと考えられる。
【００２８】（実施例２−２：少量のＳｉを含む配線を
備える半導体装置）基板にＳｉ含有率１．０原子％の銅
合金配線層を形成した。次に、成膜したままの膜（比抵
抗９．８μΩ・ｃｍ）をｌａｔｍのＮ2 ガス雰囲気中、
(a) ３００℃及び(b) ４５０℃で１時間熱処理（Ｎ2 ガ
ス中アニール処理）したところ、比抵抗はそれぞれ(a)
４．４及び(b) ４．５μΩ・ｃｍとなった。図３は、Ａ
ＥＳにより４５０℃、Ｎ2 ガス中アニール処理膜表面か
ら深さ方向へ分析を行った結果で、Ｓｉの表面層への拡
散と合金酸化物層の形成が認められる。このＮ2 ガス中
アニール膜(a) を耐酸化性テストによって評価したとこ
ろ、比抵抗は２．５μΩ・ｃｍとむしろ向上し、耐酸化
性を有することが判明した。
備える半導体装置）基板にＳｉ含有率１．０原子％の銅
合金配線層を形成した。次に、成膜したままの膜（比抵
抗９．８μΩ・ｃｍ）をｌａｔｍのＮ2 ガス雰囲気中、
(a) ３００℃及び(b) ４５０℃で１時間熱処理（Ｎ2 ガ
ス中アニール処理）したところ、比抵抗はそれぞれ(a)
４．４及び(b) ４．５μΩ・ｃｍとなった。図３は、Ａ
ＥＳにより４５０℃、Ｎ2 ガス中アニール処理膜表面か
ら深さ方向へ分析を行った結果で、Ｓｉの表面層への拡
散と合金酸化物層の形成が認められる。このＮ2 ガス中
アニール膜(a) を耐酸化性テストによって評価したとこ
ろ、比抵抗は２．５μΩ・ｃｍとむしろ向上し、耐酸化
性を有することが判明した。
【００２９】（実施例３：Ａｌ及びＳｉを含む配線を備
える半導体装置）基板にＡｌ含有率が２．１原子％そし
てＳｉ含有率が２．２原子％の銅合金配線層を形成し
た。次に、成膜したままの膜（比抵抗１５．４μΩ・ｃ
ｍ）をｌａｔｍのＮ2 ガス雰囲気中(a) ３００℃及び
(b) ４５０℃で１時間熱処理（Ｎ2 ガス中アニール処
理）したところ、比抵抗はそれぞれ(a) １３．９及び
(b) １２．５μΩ・ｃｍとなった。
える半導体装置）基板にＡｌ含有率が２．１原子％そし
てＳｉ含有率が２．２原子％の銅合金配線層を形成し
た。次に、成膜したままの膜（比抵抗１５．４μΩ・ｃ
ｍ）をｌａｔｍのＮ2 ガス雰囲気中(a) ３００℃及び
(b) ４５０℃で１時間熱処理（Ｎ2 ガス中アニール処
理）したところ、比抵抗はそれぞれ(a) １３．９及び
(b) １２．５μΩ・ｃｍとなった。
【００３０】このＮ2 ガス中アニール膜(a) を耐酸化性
テストによって評価したところ、比抵抗は８．７μΩ・
ｃｍとむしろ向上し、耐酸化性を有することが判明し
た。
テストによって評価したところ、比抵抗は８．７μΩ・
ｃｍとむしろ向上し、耐酸化性を有することが判明し
た。
【００３１】（比較例１：純銅配線を備える半導体装
置）基板に純銅配線層を形成した。この銅配線層の耐酸
化性を評価するため、耐酸化性テストによって評価を行
ったところ、スパッタ膜は酸化され基板から剥離した。
置）基板に純銅配線層を形成した。この銅配線層の耐酸
化性を評価するため、耐酸化性テストによって評価を行
ったところ、スパッタ膜は酸化され基板から剥離した。
【００３２】次に、(a) 実施例１−１と同一の真空アニ
ール処理、(b) ７００℃における真空アニール処理、
(c) ３００℃で１時間のＮ2 ガス中アニール処理、(d)
４５０℃で１時間のＮ2 ガス中アニール処理を行ったと
ころ、スパッタしたままの状態で比抵抗が２．９μΩ・
ｃｍであったものが、それぞれ、(a) ２．３、(b) ２．
１、(c) ２．０、(d) ２．１μΩ・ｃｍとなった。
ール処理、(b) ７００℃における真空アニール処理、
(c) ３００℃で１時間のＮ2 ガス中アニール処理、(d)
４５０℃で１時間のＮ2 ガス中アニール処理を行ったと
ころ、スパッタしたままの状態で比抵抗が２．９μΩ・
ｃｍであったものが、それぞれ、(a) ２．３、(b) ２．
１、(c) ２．０、(d) ２．１μΩ・ｃｍとなった。
【００３３】この真空アニール膜並びにＮ2 ガス中アニ
ール処理膜を耐酸化性テストによって評価しようとした
ところ、成膜したままの膜の場合と同様にスパッタ膜は
酸化され基板から剥離し、真空アニール処理あるいはＮ
2 ガス中アニール処理を処理を行っても耐熱性に問題が
残ることが判明した。
ール処理膜を耐酸化性テストによって評価しようとした
ところ、成膜したままの膜の場合と同様にスパッタ膜は
酸化され基板から剥離し、真空アニール処理あるいはＮ
2 ガス中アニール処理を処理を行っても耐熱性に問題が
残ることが判明した。
【００３４】（比較例２−１：Ｃｕ−Ｔｉ合金配線を備
える半導体装置）基板にＴｉ含有率１５．０原子％の銅
合金配線層を形成した。成膜したままの膜（比抵抗：１
４８μΩ・ｃｍ）を耐酸化性テストによって評価したと
ころ、比抵抗は４４４μΩ・ｃｍとなり比抵抗は大幅に
悪化し、成膜したままの状態では耐酸化性を有していな
いことが判明した。
える半導体装置）基板にＴｉ含有率１５．０原子％の銅
合金配線層を形成した。成膜したままの膜（比抵抗：１
４８μΩ・ｃｍ）を耐酸化性テストによって評価したと
ころ、比抵抗は４４４μΩ・ｃｍとなり比抵抗は大幅に
悪化し、成膜したままの状態では耐酸化性を有していな
いことが判明した。
【００３５】耐酸化性を付与するために、まず成膜した
ままの膜について実施例１−１と同一の真空アニール処
理を行ったところ、比抵抗は５２．３μΩ・ｃｍとなっ
た。この真空アニール膜を耐酸化性テストによって評価
したところ、比抵抗は４９．９μΩ・ｃｍとなりテスト
前後での悪化は見られず一応の耐酸化性を示したが、比
抵抗値は高く不充分であった。
ままの膜について実施例１−１と同一の真空アニール処
理を行ったところ、比抵抗は５２．３μΩ・ｃｍとなっ
た。この真空アニール膜を耐酸化性テストによって評価
したところ、比抵抗は４９．９μΩ・ｃｍとなりテスト
前後での悪化は見られず一応の耐酸化性を示したが、比
抵抗値は高く不充分であった。
【００３６】次に、成膜したままの膜（比抵抗１４８μ
Ω・ｃｍ）を窒化するべく１００ＰａのＮ2 ＋Ｈ2 （５
０％）混合ガス雰囲気中４００℃で１時間熱処理し、こ
の処理によって配線材の比抵抗は４８．８μΩ・ｃｍと
なった。この窒化処理膜を耐酸化性テストによって評価
したところ、比抵抗は１８．４μΩ・ｃｍとむしろ向上
した。従って、窒化処理により形成された窒化膜は不安
定で、その後の酸化処理によって性質が変化すること、
さらなる酸化処理によっても比抵抗値の改善は不充分で
あることが判明した。
Ω・ｃｍ）を窒化するべく１００ＰａのＮ2 ＋Ｈ2 （５
０％）混合ガス雰囲気中４００℃で１時間熱処理し、こ
の処理によって配線材の比抵抗は４８．８μΩ・ｃｍと
なった。この窒化処理膜を耐酸化性テストによって評価
したところ、比抵抗は１８．４μΩ・ｃｍとむしろ向上
した。従って、窒化処理により形成された窒化膜は不安
定で、その後の酸化処理によって性質が変化すること、
さらなる酸化処理によっても比抵抗値の改善は不充分で
あることが判明した。
【００３７】（比較例２−２：Ｃｕ−Ｔｉ合金配線を備
える半導体装置）Ｎ2 ＋Ｈ2 （５０％）混合ガスによる
処理温度を７００℃とした以外は、比較例２−１と同一
の条件で基板にＣｕ−Ｔｉ合金配線層を処理した。この
処理によって比抵抗は４．０μΩ・ｃｍとなり、４００
℃の場合（４８．８μΩ・ｃｍ）よりも大幅に低減し、
高集積配線材として使用できるレベルであった。この窒
化処理膜を耐酸化性テストにより評価したところ、比抵
抗は４．０μΩ・ｃｍと変わらず、窒化処理により形成
された処理膜は安定で、その後の酸化処理によっても性
質が変化せず、高集積配線材として使用できることが確
認された。ここで、雰囲気の影響を排除し熱処理のみの
効果を把握する目的で、成膜したままの膜を７００℃で
真空アニール処理したところ比抵抗は１１．９μΩ・ｃ
ｍ（耐酸化性テストによっても比抵抗は１１．９μΩ・
ｃｍ）となり、窒化処理の有効性が確認された。
える半導体装置）Ｎ2 ＋Ｈ2 （５０％）混合ガスによる
処理温度を７００℃とした以外は、比較例２−１と同一
の条件で基板にＣｕ−Ｔｉ合金配線層を処理した。この
処理によって比抵抗は４．０μΩ・ｃｍとなり、４００
℃の場合（４８．８μΩ・ｃｍ）よりも大幅に低減し、
高集積配線材として使用できるレベルであった。この窒
化処理膜を耐酸化性テストにより評価したところ、比抵
抗は４．０μΩ・ｃｍと変わらず、窒化処理により形成
された処理膜は安定で、その後の酸化処理によっても性
質が変化せず、高集積配線材として使用できることが確
認された。ここで、雰囲気の影響を排除し熱処理のみの
効果を把握する目的で、成膜したままの膜を７００℃で
真空アニール処理したところ比抵抗は１１．９μΩ・ｃ
ｍ（耐酸化性テストによっても比抵抗は１１．９μΩ・
ｃｍ）となり、窒化処理の有効性が確認された。
【００３８】図４は、ＡＥＳにより窒化処理膜を表面か
ら深さ方向へ分析を行った結果である。窒素のピークが
Ｔｉと重なり、判別できないため、Ｘ線光電子分光法
（ＸＰＳ）による分析結果を図５として添えた。これら
の結果から、表面近傍のＴｉは多くは酸化物を形成して
おり、その一部が窒化物を形成していることがうかがえ
た。
ら深さ方向へ分析を行った結果である。窒素のピークが
Ｔｉと重なり、判別できないため、Ｘ線光電子分光法
（ＸＰＳ）による分析結果を図５として添えた。これら
の結果から、表面近傍のＴｉは多くは酸化物を形成して
おり、その一部が窒化物を形成していることがうかがえ
た。
【００３９】このように、Ｃｕ−Ｔｉ合金配線層に関し
ては、真空アニール処理の場合は所望の比抵抗は得られ
なかったが、７００℃でのＮ2 ＋Ｈ2 （５０％）混合ガ
ス処理によって高集積配線材として使用できる特性を得
ることができた。しかし、７００℃の温度を必要とする
こと自体が、上述した通り問題なのである。
ては、真空アニール処理の場合は所望の比抵抗は得られ
なかったが、７００℃でのＮ2 ＋Ｈ2 （５０％）混合ガ
ス処理によって高集積配線材として使用できる特性を得
ることができた。しかし、７００℃の温度を必要とする
こと自体が、上述した通り問題なのである。
【００４０】
【発明の効果】１．高集積度に伴い配線が微細化して
も、配線抵抗値の増大がみられない半導体装置が得られ
る。 ２．配線抵抗値の増大がない（すなわち電流密度の増大
がない）ので、エレクトロマイグレーション（ＥＭ）の
問題がなくなる。 ３．配線材と下地材との熱膨張の差が小さいので、スト
レスマイグレーション（ＳＭ）の問題がなくなる。 ４．配線の耐ＥＭ性、耐ＳＭ性に優れており、半導体装
置の信頼性が維持向上される。 ５．耐酸化性に優れＳｉやＳｉＯ2 膜などとも反応しな
い、低温の自己整合による形成が可能な銅配線バリヤ層
を実現し、半導体装置の性能を向上する。 ６．アルミ配線半導体において使用されていたプロセス
や材料がほぼそのまま使用でき、配線材の変更に起因す
る半導体装置製造コストの増加を低く抑えられ、イニシ
ャルコスト（建設費）も極めて低くできる。
も、配線抵抗値の増大がみられない半導体装置が得られ
る。 ２．配線抵抗値の増大がない（すなわち電流密度の増大
がない）ので、エレクトロマイグレーション（ＥＭ）の
問題がなくなる。 ３．配線材と下地材との熱膨張の差が小さいので、スト
レスマイグレーション（ＳＭ）の問題がなくなる。 ４．配線の耐ＥＭ性、耐ＳＭ性に優れており、半導体装
置の信頼性が維持向上される。 ５．耐酸化性に優れＳｉやＳｉＯ2 膜などとも反応しな
い、低温の自己整合による形成が可能な銅配線バリヤ層
を実現し、半導体装置の性能を向上する。 ６．アルミ配線半導体において使用されていたプロセス
や材料がほぼそのまま使用でき、配線材の変更に起因す
る半導体装置製造コストの増加を低く抑えられ、イニシ
ャルコスト（建設費）も極めて低くできる。
【図１】実施例１−１と関連してオージェ電子分光法
（ＡＥＳ）により「真空アニール＋酸化」処理膜の表面
から深さ方向へ分析を行った結果を示す。
（ＡＥＳ）により「真空アニール＋酸化」処理膜の表面
から深さ方向へ分析を行った結果を示す。
【図２】実施例１−２と関連してＡＥＳにより真空アニ
ール＋酸化処理膜を表面から深さ方向へ分析を行った結
果を示す。
ール＋酸化処理膜を表面から深さ方向へ分析を行った結
果を示す。
【図３】実施例２−２と関連してＡＥＳにより４５０
℃、Ｎ2 ガス中アニール処理膜表面から深さ方向へ分析
を行った結果を示す。
℃、Ｎ2 ガス中アニール処理膜表面から深さ方向へ分析
を行った結果を示す。
【図４】比較例２−２と関連してＡＥＳにより窒化処理
膜を表面から深さ方向へ分析を行った結果を示す。
膜を表面から深さ方向へ分析を行った結果を示す。
【図５】比較例２−２と関連してＸ線光電子分光法（Ｘ
ＰＳ）による分析結果を示す。
ＰＳ）による分析結果を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤田 進 茨城県北茨城市華川町臼場187番拙４株式 会社日鉱共石磯原工場内
Claims (5)
- 【請求項１】 ０．０２〜２０原子％アルミニウム及び
／または０．０２〜２０原子％シリコンを含有し、残部
が銅及び不可避不純物である銅合金からなる薄膜配線を
基板上に備えていることを特徴とする半導体装置。 - 【請求項２】 表面に該銅合金の酸化膜層を備えている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 アルミニウム及び／またはシリコンの優
先的選択酸化層を備えていることを特徴とする請求項１
ないし請求項２に記載の半導体装置。 - 【請求項４】 銅合金配線の比抵抗が１０μΩ・ｃｍ以
下であることを特徴とする請求項１ないし請求項３に記
載の半導体装置。 - 【請求項５】 ０．０２〜２０原子％アルミニウム及び
／または０．０２〜２０原子％シリコンを含有し、残部
が銅及び不可避不純物である銅合金からなる薄膜配線を
基板上に形成し、該薄膜配線を５００℃以下の温度で熱
処理して、酸化膜を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110892A JPH06177128A (ja) | 1992-12-07 | 1992-12-07 | 半導体装置とその製造方法 |
| EP93119603A EP0601509A1 (en) | 1992-12-07 | 1993-12-06 | Semiconductor devices and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110892A JPH06177128A (ja) | 1992-12-07 | 1992-12-07 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177128A true JPH06177128A (ja) | 1994-06-24 |
Family
ID=18415107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35110892A Pending JPH06177128A (ja) | 1992-12-07 | 1992-12-07 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177128A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2723246A1 (fr) * | 1994-07-29 | 1996-02-02 | Sept Sa | Procede de realisation de resistances metalliques munies d'une pellicule isolante peripherique sans apport de matiere et resistances de valeurs precises obtenues selon ce procede |
| US6861759B2 (en) | 2002-06-28 | 2005-03-01 | Nec Electronics Corporation | Semiconductor apparatus of which reliability of interconnections is improved and manufacturing method of the same |
| WO2006001356A1 (ja) * | 2004-06-24 | 2006-01-05 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2007235125A (ja) * | 2006-02-06 | 2007-09-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7687917B2 (en) | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
| WO2010143355A1 (ja) * | 2009-06-12 | 2010-12-16 | 三菱マテリアル株式会社 | 配線層構造及びその製造方法 |
| US9177857B2 (en) | 2008-01-21 | 2015-11-03 | Renesas Electronics Corporation | Semiconductor device with high reliability and manufacturing method thereof |
| US9896745B2 (en) * | 2002-01-30 | 2018-02-20 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target and method for manufacturing the target |
-
1992
- 1992-12-07 JP JP35110892A patent/JPH06177128A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2723246A1 (fr) * | 1994-07-29 | 1996-02-02 | Sept Sa | Procede de realisation de resistances metalliques munies d'une pellicule isolante peripherique sans apport de matiere et resistances de valeurs precises obtenues selon ce procede |
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| US8115318B2 (en) | 2002-05-08 | 2012-02-14 | Renesas Electronics Corporation | Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method |
| US8642467B2 (en) | 2002-05-08 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method |
| US7687917B2 (en) | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
| US7737555B2 (en) | 2002-05-08 | 2010-06-15 | Nec Electronics Corporation | Semiconductor method having silicon-diffused metal wiring layer |
| US7842602B2 (en) | 2002-05-08 | 2010-11-30 | Renesas Electronics Corporation | Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method |
| US6861759B2 (en) | 2002-06-28 | 2005-03-01 | Nec Electronics Corporation | Semiconductor apparatus of which reliability of interconnections is improved and manufacturing method of the same |
| JP5012022B2 (ja) * | 2004-06-24 | 2012-08-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US8188600B2 (en) | 2004-06-24 | 2012-05-29 | Nec Corporation | Semiconductor device and method of fabricating the same |
| JPWO2006001356A1 (ja) * | 2004-06-24 | 2008-04-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2006001356A1 (ja) * | 2004-06-24 | 2006-01-05 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2007235125A (ja) * | 2006-02-06 | 2007-09-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US9177857B2 (en) | 2008-01-21 | 2015-11-03 | Renesas Electronics Corporation | Semiconductor device with high reliability and manufacturing method thereof |
| JP2010287791A (ja) * | 2009-06-12 | 2010-12-24 | Mitsubishi Materials Corp | 配線層構造及びその製造方法 |
| WO2010143355A1 (ja) * | 2009-06-12 | 2010-12-16 | 三菱マテリアル株式会社 | 配線層構造及びその製造方法 |
| US8624397B2 (en) | 2009-06-12 | 2014-01-07 | Mitsubishi Materials Corporation | Electrode layer structure for a thin-film transistor and process for manufacture thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |