JP2007235125A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置100は、シリコン基板101、シリコン基板101上に設けられ、SiCN膜103、SiOC膜105およびSiO2膜107からなる第一絶縁膜、当該第一絶縁膜中に設けられ、主として銅含有金属からなる第一銅配線111、を含む。第一銅配線111の内部の表面近傍に、シリコンが導入されたSi−O偏在層115を有し、導入されたシリコンの少なくとも一部が、Si−O結合を形成している。
【選択図】図1
Description
基板と、
前記基板上に設けられた第一絶縁膜と、
前記第一絶縁膜中に設けられ、主として銅含有金属からなる配線と、
を含み、
前記配線の内部の表面近傍に、シリコンが導入された領域を有し、
導入された前記シリコンの少なくとも一部が、Si−O結合を形成している、半導体装置が提供される。
また、本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第一絶縁膜と、
前記第一絶縁膜中に設けられ、主として銅含有金属からなる配線と、
を含み、
前記配線の内部の表面近傍に、シリコンが導入された領域を有し、
導入された前記シリコンの少なくとも一部が、Si−O結合を形成している、半導体装置が提供される。
基板上に第一絶縁膜を形成する工程と、
前記第一絶縁膜中に、主として銅含有金属からなる配線を形成する工程と、
前記配線の表面近傍の銅を還元する工程と、
銅を還元する前記工程の後、シリコンを含むガスに前記配線の上部を曝し、前記配線の内部の表面近傍にシリコンを導入する工程と、
シリコンを導入する前記工程で導入された前記シリコンの少なくとも一部にSi−O結合を形成させる工程と、
を含む半導体装置の製造方法が提供される。
また、本発明によれば、
半導体基板上に第一絶縁膜を形成する工程と、
前記第一絶縁膜中に、主として銅含有金属からなる配線を形成する工程と、
前記配線の表面近傍の銅を還元する工程と、
銅を還元する前記工程の後、シリコンを含むガスに前記配線の上部を曝し、前記配線の内部の表面近傍にシリコンを導入する工程と、
シリコンを導入する前記工程で導入された前記シリコンの少なくとも一部にSi−O結合を形成させる工程と、
を含む半導体装置の製造方法が提供される。
図1は、本実施形態の半導体装置の構成を示す断面図である。
図1に示した半導体装置100は、半導体基板等の基板(シリコン基板101)、シリコン基板101上に設けられた第一絶縁膜(SiCN膜103、SiOC膜105およびSiO2膜107)、および当該第一絶縁膜中に設けられ、主として銅含有金属からなる配線(第一銅配線111)、を含む。また、半導体装置100は、第一銅配線111の内部の表面近傍に、シリコンが導入された領域(図2(c)のSi偏在層153)を有し、導入されたシリコンの少なくとも一部が、Si−O結合を形成している(Si−O偏在層115)。
ステップ11:シリコン基板101上に、SiCN膜103、SiOC膜105およびSiO2膜107をこの順に成膜して第一絶縁膜を形成する工程、
ステップ12:第一絶縁膜中に、主として銅含有金属からなる第一銅配線111を形成する工程、
ステップ13:第一銅配線111の表面近傍の銅を還元する工程、
ステップ14:銅を還元するステップ13の後、シリコンを含むガスに第一銅配線111の上部を曝し、第一銅配線111の内部の表面近傍にシリコンを導入する工程、および
ステップ15:シリコンを導入するステップ14で導入されたシリコンの少なくとも一部にSi−O結合を形成させる工程。
本実施形態においては、第一銅配線111の内部の表面近傍に、シリコンが偏在するSi−O偏在層115が形成されている。このため、第一銅配線111の延在方向における配線中の銅の移動が抑制されて、マイグレーション耐性が向上する。また、シリコンが偏在するSi−O偏在層115において、偏在するシリコンがSi−O結合を形成している。このため、導入されたシリコンが第一銅配線111の表面近傍に保持され、第一銅配線111内部への拡散が抑制される。これにより、第一銅配線111の抵抗の上昇が抑制される。
第一の実施形態においては、第一銅配線111中に導入されたシリコンの酸化処理を行った後、第一銅配線111上にSiC膜117を形成したが、これらを逆の順序で行うこともできる。本実施形態では、半導体装置100を製造する際に、第一銅配線111中にシリコンを導入した後、まずSiC膜117を形成し、その後、第一銅配線111中に導入されたシリコンを酸化する手順について説明する。
本実施形態においても、まず、第一の実施形態と同様にして、図2(a)〜図2(b)を参照して前述した手順により、第一銅配線111の表面近傍にSi偏在層153を形成する。
第一の実施形態においては、Si偏在層153中のシリコンがSi−O結合を形成している構成を例示したが、Si偏在層153中のシリコンが、Si−O結合またはSi−N結合を形成していてもよい。
以上の実施形態においては、接続プラグ127の底面が第一銅配線111の上面と略同一水準に位置する場合を例に説明したが、接続プラグ127の底面の位置はこれには限られず、接続プラグ127の底面近傍が第一銅配線111中に陥入していてもよい。
図16は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)上にCu配線を形成した例である。図16は、MOSFET22、第1層目の配線層M1L、および第2層目の配線層M2Lを示す断面図である。
MHSQ(メチル化ハイドロジェンシルセスキオキサン)等の水素化メチルポリシロキサン;
OSG(Organo−Silicate Glass);および
CDO(Carbon Doped Oxide)が挙げられる。
梯子型水素化シロキサン等のラダーオキサイドが挙げられる。このうち、梯子型水素化シロキサンとは、梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点から誘電率2.9以下のものが好ましく、また膜密度が低いものが好ましい。たとえば、膜密度が1.50g/cm2以上1.58g/cm2以下、波長633nmの屈折率が1.38以上1.40以下であることが好ましい。こうした膜材料の具体例としてラダーオキサイドとよばれるL−Ox等を例示することができる。なお、L−Oxをポーラス化した絶縁材料を用いることもできる。
サイトップ(登録商標)等のフッ素系樹脂;
SiLK(登録商標)等の非フッ素系芳香族含有有機樹脂;
ポリアリールエーテル(PAE);および
ポリフェニレン等の有機樹脂の膜を用いることもできる。
第三の実施形態に記載の半導体装置110を作製した(装置1)。装置1においては、第一銅配線111の前処理を、アンモニアプラズマ処理、シリコン導入、窒化、酸化、SiC膜117形成、の順に行った。
また、装置1および装置3において、シリコンの導入においては、200〜300℃、1〜10torrの圧力下で、SiH4(SiH4の流量約30〜100sccmに対してN2の流量約500〜1000sccm)を約1〜30秒間作用させて行った。また、装置1および装置3において、第一銅配線111の窒化処理においては、アンモニアプラズマ処理(200〜300℃、1〜30秒)を行った。さらに、装置1および装置3において、第一銅配線111の酸化処理は、シリコン基板101を300〜350℃において、酸素分圧10-7〜10-5atmで5〜30秒加熱することにより行った。
モノメチルシラン、トリメチルシラン、テトラメチルシランなどの有機シラン;
等を用いても同様なSi導入ができる。特に、Si2H6を用いた場合、さらに低温でSiを導入できるメリットがある。
実験例1の装置1および装置2について、第一銅配線111間のブレークダウン耐圧を測定した。具体的には、第一配線113間に電界を形成した際の耐ブレークダウン電圧を調べた。なお、装置1および装置2のそれぞれについて、20サンプルの測定の平均値を求めた。
第三の実施形態に記載の半導体装置の構成に準ずる積層膜を形成した。具体的には、シリコン基板上に銅膜を形成した。銅膜形成後、その表面をアンモニアプラズマ処理し、SiH4ガスに曝し、さらに窒化および酸化した(積層膜1)。一方、シリコン基板上に銅膜を形成した。銅膜形成後、表面のアンモニアプラズマ処理を行った積層膜も作製した(積層膜2)。
なお、積層膜1および積層膜2における銅膜の還元処理、ならびに積層膜2におけるシリコンの導入処理、窒化処理および酸化処理の各条件は、実験例1と同様にした。
実験例1で前述した装置1および装置2について、図12に示した位置のTEM−EELS測定を行い、N/O強度比を求めた。結果を図13に示す。図13では、装置2におけるN/O強度比を1として規格化して示した。図13より、装置1においては、装置2よりも第一銅配線111表面における窒素含有率が高いことがわかる。
実験例1で作製した装置1において、SiC膜117に代えて比誘電率k=4.9のSiCN膜を形成した装置(装置3)を作製した。装置1および装置3の配線間容量を評価した。評価は、第一銅配線111のラインアンドスペースL/Sが120nm/120nmである構成、および100nm/100nmである構成について行った。
M2L 第2層目の配線層
20 基板
21 素子分離絶縁膜
22 MOSFET
22D ドレイン領域
22G ゲート電極
22I ゲート絶縁膜
22S ソース領域
30 層間絶縁膜
31 ストッパ膜
32 ビアホール
33 バリアメタル層
34 プラグ
35 層間絶縁膜
36 配線溝
37 バリアメタル層
38 配線
40 バリア層
41 層間絶縁膜
42 ビアホール
43 配線溝
44 Ta系バリアメタル層
45 配線
46 SiO2膜
47 SiO2膜
100 半導体装置
101 シリコン基板
103 SiCN膜
105 SiOC膜
107 SiO2膜
109 バリアメタル膜
110 半導体装置
111 第一銅配線
113 第一配線
115 Si−O偏在層
117 SiC膜
119 SiOC膜
121 SiO2膜
123 バリアメタル膜
125 銅プラグ
127 接続プラグ
129 SiCN膜
131 SiOC膜
133 SiO2膜
135 バリアメタル膜
137 第二銅配線
139 第二配線
141 SiCN膜
143 多層膜
145 Si−OおよびSi−N偏在層
147 窒化層
151 銅配線露出面
153 Si偏在層
155 Si−N偏在層
157 Si−O偏在層
159 SiC膜
Claims (22)
- 基板と、
前記基板上に設けられた第一絶縁膜と、
前記第一絶縁膜中に設けられ、主として銅含有金属からなる配線と、
を含み、
前記配線の内部の表面近傍に、シリコンが導入された領域を有し、
導入された前記シリコンの少なくとも一部が、Si−O結合を形成している、半導体装置。 - 請求項1に記載の半導体装置において、
前記基板が半導体基板である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記シリコンが導入された領域が、
前記配線の内部の表面近傍に層状に設けられた半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記配線の内部の表面近傍に導入された前記シリコンのうち、一部の前記シリコンが前記Si−O結合を形成している半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
導入された前記シリコンの少なくとも一部が、Si−N結合を形成している半導体装置。 - 請求項5に記載の半導体装置において、導入された前記シリコンのすべてが、Si−O結合またはSi−N結合を形成している半導体装置。
- 請求項5または6に記載の半導体装置において、
前記配線の非形成領域において、前記第一絶縁膜の内部の表面近傍に、Si−N結合が存在する半導体装置。 - 請求項1乃至7いずれかに記載の半導体装置において、
前記配線の内部の表面近傍に、銅シリサイド層が形成されていない半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、
前記配線の内部の表面近傍において、前記配線を構成する元素全体に対するシリコンの割合が5原子%以上30原子%以下である半導体装置。 - 請求項1乃至9いずれかに記載の半導体装置において、
前記第一絶縁膜が低誘電率膜を含む半導体装置。 - 請求項1乃至10いずれかに記載の半導体装置において、
前記第一絶縁膜上に前記配線に接して設けられた第二絶縁膜を含み、
前記第二絶縁膜が、SiC膜、SiCN膜、SiOC膜、SiCON膜またはSiN膜である半導体装置。 - 請求項1乃至11いずれかに記載の半導体装置において、
前記配線の内部の表面近傍に、Cu−O結合が実質的に存在しない半導体装置。 - 請求項1乃至12いずれかに記載の半導体装置において、
前記配線上に設けられた導電性の接続プラグを含み、
前記接続プラグの底部が、前記シリコンが導入された領域に位置する半導体装置。 - 請求項1乃至12いずれかに記載の半導体装置において、
前記配線上に設けられた導電性の接続プラグを含み、
前記接続プラグの底部が、前記シリコンが導入された領域よりも前記配線の内部における前記基板側に位置する半導体装置。 - 基板上に第一絶縁膜を形成する工程と、
前記第一絶縁膜中に、主として銅含有金属からなる配線を形成する工程と、
前記配線の表面近傍の銅を還元する工程と、
銅を還元する前記工程の後、シリコンを含むガスに前記配線の上部を曝し、前記配線の内部の表面近傍にシリコンを導入する工程と、
シリコンを導入する前記工程で導入された前記シリコンの少なくとも一部にSi−O結合を形成させる工程と、
を含む半導体装置の製造方法。 - 請求項15に記載の半導体装置の製造方法において、
前記基板が半導体基板である、半導体装置の製造方法。 - 請求項15または16に記載の半導体装置の製造方法において、
導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程が、前記配線の内部の表面近傍に導入された前記シリコンの一部にSi−O結合を形成させる工程である半導体装置の製造方法。 - 請求項15または16に記載の半導体装置の製造方法において、
シリコンを導入する前記工程の後、導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程の前に、導入された前記シリコンの少なくとも一部にSi−N結合を形成させる工程を含む半導体装置の製造方法。 - 請求項18に記載の半導体装置の製造方法において、導入されたシリコンの少なくとも一部にSi−N結合を形成させる前記工程において、前記第一絶縁膜の内部の表面近傍にSi−N結合を形成する半導体装置の製造方法。
- 請求項15乃至19いずれかに記載の半導体装置の製造方法において、
導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程が、前記配線の上部を酸化処理する工程を含み、
導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程の後、前記配線が形成された前記第一絶縁膜上に接して第二絶縁膜を形成する工程を含み、
第二絶縁膜を形成する前記工程が、SiC膜、SiCN膜、SiOC膜、SiCON膜またはSiN膜を形成する工程を含む半導体装置の製造方法。 - 請求項15乃至19いずれかに記載の半導体装置の製造方法において、
導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程が、前記配線の上部を酸化処理する工程を含み、
配線の上部を酸化処理する前記工程が、前記配線が形成された前記基板を加熱処理する工程を含む半導体装置の製造方法。 - 請求項15乃至19いずれかに記載の半導体装置の製造方法において、
シリコンを導入する前記工程の後、導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程の前に、前記配線が形成された前記第一絶縁膜上に接して第二絶縁膜を形成する工程を含み、
第二絶縁膜を形成する前記工程が、SiC膜、SiCN膜、SiOC膜、SiCON膜またはSiN膜を形成する工程を含み、
導入されたシリコンの少なくとも一部にSi−O結合を形成させる前記工程が、前記第二絶縁膜を通じて前記配線の内部の表面近傍に酸素を拡散させる工程を含む半導体装置の製造方法。
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