JPH06177117A - スパッタターゲットとこれを使用する半導体装置の製造方法 - Google Patents

スパッタターゲットとこれを使用する半導体装置の製造方法

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JPH06177117A
JPH06177117A JP35110992A JP35110992A JPH06177117A JP H06177117 A JPH06177117 A JP H06177117A JP 35110992 A JP35110992 A JP 35110992A JP 35110992 A JP35110992 A JP 35110992A JP H06177117 A JPH06177117 A JP H06177117A
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atomic
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Shiyuuichi Irumada
修一 入間田
Hideaki Fukuyo
秀秋 福世
Takeo Ohashi
建夫 大橋
Susumu Sawada
進 澤田
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Abstract

(57)【要約】 【目的】 半導体集積回路等において銅配線材料を使用
するに際して耐酸化性を向上させるための熱処理温度が
500℃以下ですむ技術を確立する。 【構成】 0.02〜20原子%アルミニウム及び/ま
たは0.02〜20原子%シリコンを含有する銅合金ス
パッタターゲット。これをスパッタリングして基板上に
形成した薄膜配線は、500℃以下の温度で表面酸化膜
を形成する。この酸化膜は、図1に示すようにバルク部
分からのAlやSiが拡散濃縮しており、酸化に対する
バリア層として機能する。配線バルク部分はAlやSi
が表面に拡散したために純銅に近く、銅固有の低抵抗、
耐EM性、耐SM性を保持する。形成された銅合金配線
は比抵抗が10μΩ・cm以下で、しかも耐酸化性を備
えるため、今後の集積度の増大に対応しうる次世代配線
材料としての優れた特性を有する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、少量のアルミニウム及
び/またはシリコンを含有する銅合金製の半導体薄膜配
線形成用スパッタターゲット並びにそれを使用する半導
体装置の製造方法に関するものである。本発明は、半導
体集積回路等において、集積度の増大に対応した優れた
特性を有する銅配線材料を備えた半導体装置を製造する
ことを可能ならしめる。
【0002】
【従来の技術】従来、半導体集積回路等における配線と
しては、Si等を含有するAlが用いられているが、集
積度の増大に伴って素子や配線の微細化が進むと配線抵
抗値の増大やエレクトロマイグレーション(EM)が問
題となる。一方、高集積化に伴い配線材と下地材との熱
膨張の差に起因して、いわゆるストレスマイグレーショ
ン(SM)の問題も発生する。
【0003】銅はAlよりも低抵抗で、耐EM性、耐S
M性ともに優れていると考えられ、次世代の配線材とし
て期待されている。しかしながら、銅は極めて酸化しや
すくまたSiやSiO2 膜などとも反応しやすいという
問題があり、これが銅配線実用化の阻害要因となってい
た。
【0004】この銅配線の耐酸化性向上の方策として、
銅配線の表面にバリア層を形成し、酸素の拡散を防止し
銅自身もSiやSiO2 膜中に拡散しないようにする試
みが幾つかなされている。このようなバリア層を形成す
る方法の一つとして、昭和63年度秋季第49回応用物
理学会学術講演会講演予稿集、第2分冊(1988)4
34頁、5p−T−4には、Cu上にTiを配置したモ
ザイクターゲットを用いてスパッタしたCu−Ti膜
を、窒素ガス中800℃の温度で熱処理することにより
窒化チタン層を形成して、耐酸化性に優れしかも比抵抗
の小さい銅配線を製造する方法が開示されている。
【0005】
【発明が解決しようとする課題】しかしながら、窒化チ
タン膜は熱力学的には必ずしも酸素雰囲気で安定ではな
く、そしてこのような窒化チタン層を表面に備えた銅配
線を自己整合(セルフアライン)によって形成するため
には、800℃の熱処理を半導体素子の製造プロセスに
組込まねばならず、そのためには以下の問題点を解決す
る必要がある:(1)半導体素子において通常形成され
るp−n接合の耐熱温度は750℃程度であり、800
℃の熱処理温度は高すぎること、(2)好ましくは、従
来からのアルミニウム配線半導体デバイスにおいて使用
されていたプロセスや材料を極力そのまま使用できる形
とすること(例えば800℃の熱処理温度ではポリイミ
ド等の有機材料が使用出来ない)、(3)集積度の増大
に伴って新たに使用される各種材料についても、その選
択に大きな制約を受けないこと。
【0006】自己整合(セルファライン)を前提としな
ければ、比較的低温で窒化チタン層等のバリア層を形成
することも可能であるが、この場合には工程数の増加が
避けられない。本発明の課題は、半導体集積回路等にお
いて銅配線材料を使用するに際して耐酸化性を向上させ
るための熱処理温度が500℃以下ですむような技術を
確立することである。
【0007】
【課題を解決するための手段】上記の課題を解決するた
め熱力学的に安定で緻密な酸化膜を形成すると考えられ
るアルミニウムとシリコーンに着目し、種々検討を重ね
たところ、以下の知見を得て本発明を成すに至った。 (1)アルミニウムを0.02〜20原子%及び/また
はシリコンを0.02〜20原子%含有する銅合金薄膜
配線を形成し、これに500℃以下の温度で熱処理を加
えることにより、配線表面近傍にAlやSiを拡散濃縮
させた酸化膜を形成することが出来る。この酸化膜は耐
酸化性に優れ、同時に配線のバルク部分はAlやSiが
表面酸化膜中に拡散したために純銅に近い状態となり、
銅が本来有する低抵抗、耐EM性、耐SM性を維持する
ことができる。形成された銅合金配線は比抵抗が10μ
Ω・cm以下であって、しかも耐酸化性を備えるとい
う、集積度の増大に対応した優れた特性を有する。 (2)上記の銅合金薄膜配線を形成するためには、アル
ミニウムを0.02〜20原子%及び/またはシリコン
を0.02〜20原子%含有する銅合金ターゲットをス
パッタリングする方法が、膜の均質性や生産性を考慮に
入れると最も好ましい。
【0008】この知見に基づいて、本発明は、(1)
0.02〜20原子%アルミニウム及び/または0.0
2〜20原子%シリコンを含有し、残部が銅及び不可避
不純物であることを特徴とする半導体薄膜配線形成用ス
パッタターゲット並びに(2)0.02〜20原子%ア
ルミニウム及び/または0.02〜20原子%シリコン
を含有し、残部が銅及び不可避不純物である銅合金スパ
ッタターゲットをスパッタリングして基板上に薄膜配線
を形成しそして該薄膜配線表面に酸化膜を形成せしめる
ことを特徴とする半導体装置の製造方法を提供するもの
である。
【0009】
【作用】0.02〜20原子%アルミニウム及び/また
は0.02〜20原子%シリコンを含有する銅合金スパ
ッタターゲットをスパッタリングして基板上に形成され
た薄膜配線は、500℃以下の温度で容易に表面酸化膜
を形成する。この酸化膜は、配線バルク部分からのAl
やSiが拡散濃縮しており、安定した緻密な酸化膜であ
り、耐酸化性に優れ、バリア層として機能する。同時に
配線のバルク部分はAlやSiが表面酸化膜中に拡散し
たために純銅に近い状態となり、銅が本来有する低抵
抗、耐EM性、耐SM性を充分に維持することができ
る。形成された銅合金配線は比抵抗が10μΩ・cm以
下であって、しかも耐酸化性を備えるため、今後の集積
度の増大に対応しうる次世代配線材料としての優れた特
性を有する。
【0010】0.02〜20原子%アルミニウム及び/
または0.02〜20原子%シリコン含有する銅合金タ
ーゲットは、通常のターゲット作製方法に従って作製す
ればよい。例えば、所要量のアルミニウム及び/または
シリコンを添加した溶融銅を鋳造することにより或いは
合金粉末を例えばホットプレスすることにより作製する
ことができる。
【0011】この銅合金ターゲットをスパッタリングす
ることにより、基板上に薄膜配線が形成される。或い
は、アルミニウム或いはシリコンターゲットと銅ターゲ
ットとを同時にスパッタする方法によっても薄膜配線の
形成は可能である。
【0012】合金ターゲット、従って配線材中の平均A
l、Si含有率を0.02〜20原子%とする理由は、
0.02原子%を下回ると耐酸化性向上効果が見られ
ず、他方20原子%を上回ると比抵抗の好ましい範囲
(限界)10μΩ・cmを超えてしまうからである。銅
合金配線の比抵抗が10μΩ・cmを超えると、高集積
度の半導体素子の配線としては使用に耐えないものとな
る。
【0013】形成された薄膜配線は、その残留応力を下
げて、比抵抗を下げるために真空或いは不活性雰囲気中
で300〜500℃の温度においてアニール処理するこ
とが好ましい。このアニール処理だけで、配線材料の組
成によっては、雰囲気中に僅かに存在する残存酸素によ
り、薄膜配線が酸化して所要の酸化膜層を自己形成する
場合がある。特にAlを含有する場合には、アニール処
理だけで必要な酸化効果が得られる。
【0014】上記アニール処理だけで充分の酸化作用が
得られない場合には、薄膜配線を酸化するための酸化熱
処理が行なわれる。この熱処理温度が500℃以下です
むことが本発明の重要なポイントの一つである。500
℃を超えると、p−n接合自身の耐熱性に悪影響が出始
め、配線材形成の前後に使用される低誘電率の有機材料
(例えばポリイミド等)の変質が起こったり、配線材と
下地材との熱膨張の差に起因して配線部の剥離が生じた
り、残留応力が原因でストレスマイグレーション(S
M)を引き起こしたりする。熱処理雰囲気としては、微
量の残存酸素が存在するなら真空或いは不活性ガス雰囲
気いずれでもよく、また大気中でもよい。酸化処理は例
えば次の条件で実施しうる:温度:200〜500℃、
雰囲気:10-3〜10Paの酸素或いは1気圧窒素−1
〜200ppm酸素、処理時間:10分〜2時間
【0015】こうして、配線表面近傍にAlやSiを拡
散濃縮させつつ酸化膜を形成することが出来る。配線の
バルク部分はAlやSiが表面に拡散したために純銅に
近い状態となり、銅が本来有する低抵抗(10μΩ・c
m以下)、耐EM性、耐SM性を保持することができ
る。
【0016】
【実施例】以下に、実施例及び比較例を呈示する。これ
らすべての例において、スパッタリング条件は次の表1
の条件を採用した。
【0017】
【表1】
【0018】例中の耐酸化性テストは以下の表2の条件
下での熱処理テストである。
【0019】
【表2】
【0020】(実施例1−1:比較的多くのAlを含む
例)Cu−12.3at%Al合金ターゲット(バルク
抵抗:9.8μΩ・cm)を表1に示す条件でスパッタ
リングして銅合金配線層(Al含有率12.3原子%)
を形成した。まず、成膜したままの膜(比抵抗:17.
9μΩ・cm)について耐酸化性テストを行ったとこ
ろ、比抵抗は20.9μΩ・cmとなり大幅な悪化は見
られないものの、その値は高く不充分であった。
【0021】次に、成膜したままの膜を4×10-4Pa
の真空中、400℃で1時間熱処理(真空アニール処
理)したところ、比抵抗は9.8μΩ・cmに低減し
た。
【0022】この真空アニール膜を、さらに大気中45
0℃で1時間熱処理(酸化処理)したところ比抵抗は
9.9μΩ・cmと変化がなかった。図1は、オージェ
電子分光法(AES)により「真空アニール+酸化」処
理膜の表面から深さ方向へ分析を行った結果で、Alの
表面層への拡散と合金酸化物層の形成が認められる。酸
化処理の前後で比抵抗変化がないことから、真空アニー
ル処理のみで図1の状態になっているものと考えられ
る。
【0023】真空アニール膜及び「真空アニール+酸
化」処理膜いずれも極めて過酷な条件下においても耐酸
化性を有することが判明した。
【0024】(実施例1−2:少量のAlを含む例)C
u−0.24原子%Al合金ターゲット(バルク抵抗
1.7μΩ・cm)を表1の条件下でスパッタリングし
て銅合金配線層(Al含有率0.24原子%)を形成し
た。次に、成膜したままの膜(比抵抗3.2μΩ・c
m)をlatmのN2 ガス雰囲気中、(a) 300℃及び
(b) 450℃で1時間熱処理(N2 ガス中アニール処
理)したところ、比抵抗はそれぞれ(a) 2.8及び(b)
2.8μΩ・cmとなった。
【0025】このN2 ガス中アニール膜(a) を耐酸化性
テストによって評価したところ、比抵抗は2.6μΩ・
cmとむしろ向上し、耐酸化性を有することが判明し
た。
【0026】(実施例2−1:比較的多くのSiを含む
例)Cu−10.6原子%Si合金ターゲット(バルク
抵抗26.0μΩ・cm)を表1に示す条件でスパッタ
リングして銅合金配線層(Si含有率13.5原子%)
を形成した。まず、成膜したままの膜(比抵抗:45.
9μΩ・cm)について耐酸化性テストを行ったとこ
ろ、比抵抗は16.2μΩ・cmとなり、ある程度の低
減は見られたものの、その値は高く不充分であった。
【0027】次に、実施例1−1と同一の真空アニール
処理を行ったところ、成膜直後に比抵抗45.9μΩ・
cmであったものが、45.2μΩ・cmとなり、比抵
抗の低減効果は見られなかった。さらに真空アニール膜
について実施例1−1と同一の酸化処理(大気中450
℃で1時間)を加えたところ、比抵抗は6.1μΩ・c
mとなり、極めて過酷な条件下においても耐酸化性を有
することが判明した。図2は、AESにより[真空アニ
ール+酸化]処理膜を表面から深さ方向へ分析を行った
結果で、Siの表面層への拡散と合金酸化物層の形成が
認められる。酸化処理の後に比抵抗が減少したことか
ら、真空アニール処理のみの段階では図2の状態よりも
Siの表面層への拡散や合金酸化物層の形成が不十分で
あったものと考えられる。
【0028】(実施例2−2:少量のSiを含む例)C
u−0.99原子%Si合金ターゲット(バルク抵抗
3.7μΩ・cm)を表1に示す条件でスパッタリング
して銅合金配線層(Si含有率1.0原子%)を形成し
た。次に、成膜したままの膜(比抵抗9.8μΩ・c
m)をlatmのN2 ガス雰囲気中、(a) 300℃及び
(b) 450℃で1時間熱処理(N2 ガス中アニール処
理)したところ、比抵抗はそれぞれ(a) 4.4及び(b)
4.5μΩ・cmとなった。図3は、AESにより45
0℃、N2 ガス中アニール処理膜表面から深さ方向へ分
析を行った結果で、Siの表面層への拡散と合金酸化物
層の形成が認められる。このN2 ガス中アニール膜(a)
を耐酸化性テストによって評価したところ、比抵抗は
2.5μΩ・cmとむしろ向上し、耐酸化性を有するこ
とが判明した。
【0029】(実施例3:Al及びSiを含む例)Cu
−2.1原子%Al−2.2原子%Si合金ターゲット
(バルク抵抗7.7μΩ・cm)を表1に示す条件でス
パッタリングして銅合金配線層(Al含有率:2.1原
子%、Si含有率:2.2原子%)を形成した。次に、
成膜したままの膜(比抵抗15.4μΩ・cm)をla
tmのN2 ガス雰囲気中(a) 300℃及び(b) 450℃
で1時間熱処理(N2 ガス中アニール処理)したとこ
ろ、比抵抗はそれぞれ(a) 13.9及び(b) 12.5μ
Ω・cmとなった。
【0030】このN2 ガス中アニール膜(a) を耐酸化性
テストによって評価したところ、比抵抗は8.7μΩ・
cmとむしろ向上し、耐酸化性を有することが判明し
た。
【0031】(比較例1:純銅)純Cuターゲット(バ
ルク抵抗1.9μΩ・cm)を表1に示す条件でスパッ
タリングして銅配線層を形成した。この銅配線層の耐酸
化性を評価するため、耐酸化性テストによって評価を行
ったところ、スパッタ膜は酸化され基板から剥離した。
【0032】次に、(a) 実施例1−1と同一の真空アニ
ール処理、(b) 700℃における真空アニール処理、
(c) 300℃で1時間のN2 ガス中アニール処理、(d)
450℃で1時間のN2 ガス中アニール処理を行ったと
ころ、スパッタしたままの状態で比抵抗が2.9μΩ・
cmであったものが、それぞれ、(a) 2.3、(b) 2.
1、(c) 2.0、(d) 2.1μΩ・cmとなった。
【0033】この真空アニール膜並びにN2 ガス中アニ
ール処理膜を耐酸化性テストによって評価しようとした
ところ、成膜したままの膜の場合と同様にスパッタ膜は
酸化され基板から剥離し、真空アニール処理あるいはN
2 ガス中アニール処理を処理を行っても耐熱性に問題が
残ることが判明した。
【0034】(比較例2−1:Cu−Ti合金)Cu−
13.5原子%Ti合金ターゲット(バルク抵抗23.
5μΩ・cm)を表1に示す条件でスパッタリングし
て、銅合金配線層(Ti含有率15.0原子%)を形成
した。成膜したままの膜(比抵抗:148μΩ・cm)
を耐酸化性テストによって評価したところ、比抵抗は4
44μΩ・cmとなり比抵抗は大幅に悪化し、成膜した
ままの状態では耐酸化性を有していないことが判明し
た。
【0035】耐酸化性を付与するために、まず成膜した
ままの膜について実施例1−1と同一の真空アニール処
理を行ったところ、比抵抗は52.3μΩ・cmとなっ
た。この真空アニール膜を耐酸化性テストによって評価
したところ、比抵抗は49.9μΩ・cmとなりテスト
前後での悪化は見られず一応の耐酸化性を示したが、比
抵抗値は高く不充分であった。
【0036】次に、成膜したままの膜(比抵抗148μ
Ω・cm)を窒化するべく100PaのN2 +H2 (5
0%)混合ガス雰囲気中400℃で1時間熱処理し、こ
の処理によって配線材の比抵抗は48.8μΩ・cmと
なった。この窒化処理膜を耐酸化性テストによって評価
したところ、比抵抗は18.4μΩ・cmとむしろ向上
した。従って、窒化処理により形成された窒化膜は不安
定で、その後の酸化処理によって性質が変化すること、
さらなる酸化処理によっても比抵抗値の改善は不充分で
あることが判明した。
【0037】(比較例2−2:Cu−Ti合金)N2
2 (50%)混合ガスによる処理温度を700℃とし
た以外は、比較例2−1と同一の条件でCu−Ti合金
配線層を形成した。この処理によって比抵抗は4.0μ
Ω・cmとなり、400℃の場合(48.8μΩ・c
m)よりも大幅に低減し、高集積配線材として使用でき
るレベルであった。この窒化処理膜を耐酸化性テストに
より評価したところ、比抵抗は4.0μΩ・cmと変わ
らず、窒化処理により形成された処理膜は安定で、その
後の酸化処理によっても性質が変化せず、高集積配線材
として使用できることが確認された。ここで、雰囲気の
影響を排除し熱処理のみの効果を把握する目的で、成膜
したままの膜を700℃で真空アニール処理したところ
比抵抗は11.9μΩ・cm(耐酸化性テストによって
も比抵抗は11.9μΩ・cm)となり、窒化処理の有
効性が確認された。
【0038】図4は、AESにより窒化処理膜を表面か
ら深さ方向へ分析を行った結果である。窒素のピークが
Tiと重なり、判別できないため、X線光電子分光法
(XPS)による分析結果を図5として添えた。これら
の結果から、表面近傍のTiは多くは酸化物を形成して
おり、その一部が窒化物を形成していることがうかがえ
た。
【0039】このように、Cu−Ti合金配線層に関し
ては、真空アニール処理の場合は所望の比抵抗は得られ
なかったが、700℃でのN2 +H2 (50%)混合ガ
ス処理によって高集積配線材として使用できる特性を得
ることができた。しかし、700℃の温度を必要とする
こと自体が、上述した通り問題なのである。
【0040】
【発明の効果】1.高集積度に伴い配線が微細化して
も、配線抵抗値の増大がみられない半導体素子が得られ
る。 2.配線抵抗値の増大がない(すなわち電流密度の増大
がない)ので、エレクトロマイグレーション(EM)の
問題がなくなる。 3.配線材と下地材との熱膨張の差が小さいので、スト
レスマイグレーション(SM)の問題がなくなる。 4.耐EM性、耐SM性に優れており、素子の信頼性が
維持向上される。 5.耐酸化性に優れSiやSiO2 膜などとも反応しな
い、低温の自己整合による形成が可能な銅配線バリヤ層
を実現した。 6.アルミ配線半導体において使用されていたプロセス
や材料がほぼそのまま使用でき、配線材の変更に起因す
る半導体素子製造コストの増加を低く抑えられ、イニシ
ャルコスト(建設費)も極めて低くできる。
【図面の簡単な説明】
【図1】実施例1−1と関連してオージェ電子分光法
(AES)により「真空アニール+酸化」処理膜の表面
から深さ方向へ分析を行った結果を示す。
【図2】実施例1−2と関連してAESにより真空アニ
ール+酸化処理膜を表面から深さ方向へ分析を行った結
果を示す。
【図3】実施例2−2と関連してAESにより450
℃、N2 ガス中アニール処理膜表面から深さ方向へ分析
を行った結果を示す。
【図4】比較例2−2と関連してAESにより窒化処理
膜を表面から深さ方向へ分析を行った結果を示す。
【図5】比較例2−2と関連してX線光電子分光法(X
PS)による分析結果を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/3205 (72)発明者 澤田 進 茨城県北茨城市華川町臼場187番地4株式 会社日鉱共石磯原工場内

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 0.02〜20原子%アルミニウム及び
    /または0.02〜20原子%シリコンを含有し、残部
    が銅及び不可避不純物であることを特徴とする半導体薄
    膜配線形成用スパッタターゲット。
  2. 【請求項2】 0.02〜20原子%アルミニウム及び
    /または0.02〜20原子%シリコンを含有し、残部
    が銅及び不可避不純物である銅合金スパッタターゲット
    をスパッタリングして基板上に薄膜配線を形成しそして
    該薄膜配線表面に酸化膜を形成せしめることを特徴とす
    る半導体装置の製造方法。
JP35110992A 1992-12-07 1992-12-07 スパッタターゲットとこれを使用する半導体装置の製造方法 Pending JPH06177117A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391163B1 (en) * 1999-09-27 2002-05-21 Applied Materials, Inc. Method of enhancing hardness of sputter deposited copper films
WO2004046415A1 (ja) 2002-11-21 2004-06-03 Nikko Materials Co., Ltd. 銅合金スパッタリングターゲット及び半導体素子配線
US7740721B2 (en) * 2003-03-17 2010-06-22 Nippon Mining & Metals Co., Ltd Copper alloy sputtering target process for producing the same and semiconductor element wiring
JP2014039026A (ja) * 2012-07-31 2014-02-27 General Electric Co <Ge> 電子回路板、アセンブリおよびその関係する方法
JPWO2018189965A1 (ja) * 2017-04-13 2020-03-05 株式会社アルバック 液晶表示装置、有機el表示装置、半導体素子、配線膜、配線基板、ターゲット
KR20200120604A (ko) 2019-04-09 2020-10-21 가부시키가이샤 알박 Cu 합금 타깃, 배선막, 반도체 장치, 액정 표시 장치

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391163B1 (en) * 1999-09-27 2002-05-21 Applied Materials, Inc. Method of enhancing hardness of sputter deposited copper films
WO2004046415A1 (ja) 2002-11-21 2004-06-03 Nikko Materials Co., Ltd. 銅合金スパッタリングターゲット及び半導体素子配線
EP1584706A1 (en) * 2002-11-21 2005-10-12 Nikko Materials Company, Limited Copper alloy sputtering target and semiconductor element wiring
EP1584706A4 (en) * 2002-11-21 2008-08-27 Nippon Mining Co COPPER ALLOY SPRAY TARGET AND WIRING FOR SEMICONDUCTOR ELEMENT
EP2309021A1 (en) 2002-11-21 2011-04-13 Nippon Mining & Metals Co., Ltd. Copper alloy sputtering target and semiconductor element wiring
US10665462B2 (en) 2002-11-21 2020-05-26 Jx Nippon Mining & Metals Corporation Copper alloy sputtering target and semiconductor element wiring
US7740721B2 (en) * 2003-03-17 2010-06-22 Nippon Mining & Metals Co., Ltd Copper alloy sputtering target process for producing the same and semiconductor element wiring
JP2014039026A (ja) * 2012-07-31 2014-02-27 General Electric Co <Ge> 電子回路板、アセンブリおよびその関係する方法
JPWO2018189965A1 (ja) * 2017-04-13 2020-03-05 株式会社アルバック 液晶表示装置、有機el表示装置、半導体素子、配線膜、配線基板、ターゲット
KR20200120604A (ko) 2019-04-09 2020-10-21 가부시키가이샤 알박 Cu 합금 타깃, 배선막, 반도체 장치, 액정 표시 장치

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