JP4178295B2 - 銅からなる配線を有する半導体装置及びその製造方法 - Google Patents
銅からなる配線を有する半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4178295B2 JP4178295B2 JP2004207251A JP2004207251A JP4178295B2 JP 4178295 B2 JP4178295 B2 JP 4178295B2 JP 2004207251 A JP2004207251 A JP 2004207251A JP 2004207251 A JP2004207251 A JP 2004207251A JP 4178295 B2 JP4178295 B2 JP 4178295B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- conductive plug
- interlayer insulating
- plating solution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010949 copper Substances 0.000 title claims description 88
- 229910052802 copper Inorganic materials 0.000 title claims description 26
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000011229 interlayer Substances 0.000 claims description 55
- 238000007747 plating Methods 0.000 claims description 52
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 34
- 239000010410 layer Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 31
- 229910052799 carbon Inorganic materials 0.000 claims description 18
- 239000000460 chlorine Substances 0.000 claims description 18
- 229910052801 chlorine Inorganic materials 0.000 claims description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims description 18
- 229910052760 oxygen Inorganic materials 0.000 claims description 18
- 229910052717 sulfur Inorganic materials 0.000 claims description 18
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 17
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 17
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 17
- 239000001301 oxygen Substances 0.000 claims description 17
- 239000011593 sulfur Substances 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 6
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 238000011156 evaluation Methods 0.000 description 9
- 238000013508 migration Methods 0.000 description 8
- 230000005012 migration Effects 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical class FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 150000002500 ions Chemical group 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、銅からなる配線及び導電プラグを有する半導体装置及びその製造方法に関する。
近年、ＬＳＩの配線材料として、従来のアルミニウム（Ａｌ）に比べて電気抵抗が低く、かつエレクトロマイグレーション耐性の高い銅（Ｃｕ）が使用され始めている。Ｃｕ配線の形成には、一般的に、層間絶縁膜に形成された凹部内に充填されるようにＣｕ層を形成し、その後にＣｕ層の不要な部分を化学機械研磨（ＣＭＰ）により除去するダマシン法が用いられる。ビアホールへのＣｕ層の充填及びＣＭＰと、配線溝へのＣｕ層の充填及びＣＭＰとを、別々の工程で行うシングルダマシン法と、両者へのＣｕ層の充填を同時に行うデュアルダマシン法とが知られている。
下記の特許文献１に、ダマシン法を用いたＣｕ配線の形成方法が開示されている。特許文献１に開示された方法では、ビアホールまたは配線溝内にＣｕ層を電解めっき法で充填するときに、充填の途中で電流電圧供給方法が変えられる。例えば、最初に直流めっき法でめっきし、途中から定電流パルスめっき法でめっきを行う。このように、電流電圧供給方法を変えることにより、ボイドの発生が抑制される。
従来のＡｌに代わってＣｕを用いることにより、配線のエレクトロマイグレーション耐性を高めることができる。ところが、従来のＣｕ配線の形成方法では、十分なストレスマイグレーション耐性を得られない場合がある。
本発明の目的は、十分なエレクトロマイグレーション耐性及びストレスマイグレーション耐性を得ることができる半導体装置及びその製造方法を提供することである。
本発明の一観点によると、
下地基板と、
前記下地基板の上に形成された絶縁材料からなる第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通するビアホールと、
前記ビアホール内に充填された銅または銅を主成分とする合金からなる導電プラグと、
前記第１の層間絶縁膜の上に形成された絶縁材料からなる第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記導電プラグ上を通過して該導電プラグの上面を露出させる配線溝と、
前記配線溝内に充填された銅または銅を主成分とする合金からなる配線と
を有し、前記導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記配線中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計よりも低い半導体装置が提供される。
下地基板と、
前記下地基板の上に形成された絶縁材料からなる第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通するビアホールと、
前記ビアホール内に充填された銅または銅を主成分とする合金からなる導電プラグと、
前記第１の層間絶縁膜の上に形成された絶縁材料からなる第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記導電プラグ上を通過して該導電プラグの上面を露出させる配線溝と、
前記配線溝内に充填された銅または銅を主成分とする合金からなる配線と
を有し、前記導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記配線中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計よりも低い半導体装置が提供される。
本発明の他の観点によると、
（ａ）下地基板の上に、絶縁材料からなる第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜を貫通するビアホールを形成する工程と、
（ｃ）前記ビアホール内に、めっき法により、銅からなる導電プラグを充填する工程と、
（ｄ）前記導電プラグが充填された前記第１の層間絶縁膜の上に、絶縁材料からなる第２の層間絶縁膜を形成する工程と、
（ｅ）前記第２の層間絶縁膜に、前記導電プラグの上面を露出させる配線溝を形成する工程と、
（ｆ）前記工程ｃで用いられるめっき液とは異なるめっき液を用いて、前記配線溝内に、銅または銅を主成分とする合金からなる配線をめっき法により充填する工程と
を有し、前記工程ｃ及びｆで用いられるめっき液は、該工程ｆで用いられるめっき液の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記工程ｃで用いられるめっき液の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計よりも高くなるように選択されている半導体装置の製造方法が提供される。
（ａ）下地基板の上に、絶縁材料からなる第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜を貫通するビアホールを形成する工程と、
（ｃ）前記ビアホール内に、めっき法により、銅からなる導電プラグを充填する工程と、
（ｄ）前記導電プラグが充填された前記第１の層間絶縁膜の上に、絶縁材料からなる第２の層間絶縁膜を形成する工程と、
（ｅ）前記第２の層間絶縁膜に、前記導電プラグの上面を露出させる配線溝を形成する工程と、
（ｆ）前記工程ｃで用いられるめっき液とは異なるめっき液を用いて、前記配線溝内に、銅または銅を主成分とする合金からなる配線をめっき法により充填する工程と
を有し、前記工程ｃ及びｆで用いられるめっき液は、該工程ｆで用いられるめっき液の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記工程ｃで用いられるめっき液の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計よりも高くなるように選択されている半導体装置の製造方法が提供される。
導電プラグ中の銅の純度と配線中の銅の純度とを異ならせることにより、それぞれの部材に適したエレクトロマイグレーション及びストレスマイグレーション耐性を得ることが可能になる。導電プラグの不純物濃度を相対的に低くすることにより、エレクトロマイグレーション耐性を高めることができる。また、配線については、相対的に不純物濃度を高くしておくことにより、十分なストレスマイグレーション耐性を確保することができる。
図１に、実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成され、活性領域が画定されている。この活性領域内に、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ソース領域３Ｓ、ドレイン領域３Ｄ、ゲート絶縁膜３Ｉ、及びゲート電極３Ｇを含んで構成される。
半導体基板１の上に、ＭＯＳトランジスタ３を覆うように、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜１０、及びＳｉＣからなる厚さ５０ｎｍの保護膜１１が形成されている。保護膜１１及び層間絶縁膜１０を貫通するビアホールが形成され、その底面に、ドレイン領域３Ｄの表面の一部が露出する。ビアホール内に、タングステン（Ｗ）からなる導電プラグ１３が充填されている。導電プラグ１３とビアホールの内面との間に、ＴｉＮからなる厚さ２５ｎｍのバリアメタル層１２が配置されている。
保護膜１１の上に、ポーラスシリカからなる厚さ１５０ｎｍの層間絶縁膜１５が形成されている。層間絶縁膜１５に、下層の導電プラグ１３の位置を通過する配線溝が形成されている。この配線溝内に、銅（Ｃｕ）からなる配線１７が充填されている。配線１７と配線溝の内面との間に、タンタル（Ｔａ）からなる厚さ１５ｎｍのバリアメタル層１６が配置されている。
層間絶縁膜１５の上に、炭化シリコン（ＳｉＣ）からなる厚さ８０ｎｍのキャップ膜２０及びポーラスシリカからなる厚さ３００ｎｍの層間絶縁膜２１が形成されている。この２層を貫通するビアホールが形成されており、その底面に下層の配線１７の上面の一部が露出する。ビアホールの直径は、例えば１３０ｎｍである。このビアホール内に、Ｃｕからなる導電プラグ２３が充填されている。導電プラグ２３とビアホールの内面との間に、Ｔａからなる厚さ１５ｎｍのバリアメタル層２２が配置されている。キャップ膜２０は、その下のＣｕ配線１７内のＣｕ原子の拡散を防止する。
層間絶縁膜２１の上に、ＳｉＣからなる厚さ５０ｎｍのキャップ膜２５及びポーラスシリカからなる厚さ１５０ｎｍの層間絶縁膜２６が形成されている。この２層に、その下の導電プラグ２３の位置を通過する配線溝が形成されている。配線溝の幅は、例えば１３０ｎｍである。この配線溝内に、Ｃｕからなる配線２８が充填されている。配線２８と配線溝の内面との間に、Ｔａからなる厚さ１５ｎｍのバリアメタル層２７が配置されている。バリアメタル層２７は、配線２８と導電プラグ２３との間にも配置されている。
層間絶縁膜２６の上に、ＳｉＣからなる厚さ５０ｎｍのキャップ膜３０及びポーラスシリカからなる厚さ５５０ｎｍの層間絶縁膜３１が形成されている。キャップ膜３０及び層間絶縁膜３１に、デュアルダマシン法で形成されたＣｕ配線３３が充填されている。Ｃｕ配線３３と、ビアホール及び配線溝の内面との間に、Ｔａからなる厚さ１５ｎｍのバリアメタル層３２が配置されている。
次に、図１、及び図２（Ａ）〜図２（Ｆ）を参照して、実施例による半導体装置の製造方法について説明する。
図１に示した素子分離絶縁膜２、ＭＯＳトランジスタ３、層間絶縁膜１０、保護膜１１、バリアメタル層１２、及び導電プラグ１３は、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。
図１に示した素子分離絶縁膜２、ＭＯＳトランジスタ３、層間絶縁膜１０、保護膜１１、バリアメタル層１２、及び導電プラグ１３は、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。
保護膜１１の上に、ポーラスシリカからなる層間絶縁膜１５を形成する。層間絶縁膜１５は、たとえば触媒化成工業株式会社から入手可能な低誘電率材料であるナノクラスタリングシリカ（ＮＣＳ）を用いて、塗布法により形成することができる。層間絶縁膜１５に、その底面まで達する配線溝を形成する。この配線溝の底面に、その下の導電プラグ１３の上面が露出する。
配線溝の内面及び層間絶縁膜１５の上面を覆うように、Ｔａ膜をスパッタリングにより形成する。このＴａ膜の上に、Ｃｕのシード層をスパッタリングにより形成する。シード層上に、電解めっき法によりＣｕを堆積させることにより、配線溝内にＣｕを充填する。層間絶縁膜１５の上面よりも上に堆積しているＴａ膜及びＣｕ膜をＣＭＰで除去することにより、配線溝内にバリアメタル層１６及びＣｕ配線１７を残す。
図２（Ａ）に示すように、表面の一部にＣｕ配線１７の上面が露出した下地基板１８が得られる。下地基板１８の上に、ＳｉＣからなるキャップ膜２０を、ＣＶＤにより形成する。キャップ膜２０の上に、ポーラスシリカからなる層間絶縁膜２１を形成する。層間絶縁膜２１は、その下の層間絶縁膜１５と同じ方法で形成することができる。
図２（Ｂ）に示すように、層間絶縁膜２１及びキャップ膜２０に、その下の配線１７の表面の一部を露出させるビアホール４０を形成する。ポーラスシリカからなる層間絶縁膜２１のエッチングには、エッチングガスとして全Ｆ系置換フルオロカーボンを用いたドライエッチングが用いられる。ＳｉＣからなるキャップ膜２０のエッチングには、エッチングガスとしてＨを含むフルオロカーボンを用いたドライエッチングが用いられる。
ビアホール４０の内面及び層間絶縁膜２１の上面を覆うように、Ｔａ膜２２ａをスパッタリングにより形成する。Ｔａ膜２２ａの上に、Ｃｕからなるシード層をスパッタリングにより形成する。その上に、ビア用めっき液を用いてＣｕを電解めっきすることにより、Ｃｕ膜２３ａを形成する。Ｃｕ膜２３ａは、ビアホール４０内がＣｕ膜２３ａで完全に充填されるのに十分な厚さにされる。層間絶縁膜２１の上面よりも上方に堆積しているＴａ膜２２ａ及びＣｕ膜２３ａをＣＭＰにより除去する。
図２（Ｃ）に示すように、ビアホール４０内に、Ｔａからなるバリアメタル層２２及びＣｕ配線２３が残る。
図２（Ｄ）に示すように、層間絶縁膜２１の上に、ＳｉＣからなるキャップ膜２５とポーラスシリカからなる層間絶縁膜２６を形成する。これらの膜の形成方法は、その下のキャップ膜２０及び層間絶縁膜２１の形成方法と同じである。
図２（Ｄ）に示すように、層間絶縁膜２１の上に、ＳｉＣからなるキャップ膜２５とポーラスシリカからなる層間絶縁膜２６を形成する。これらの膜の形成方法は、その下のキャップ膜２０及び層間絶縁膜２１の形成方法と同じである。
図２（Ｅ）に示すように、層間絶縁膜２６及びキャップ膜２５に、配線溝４１を形成する。配線溝４１の底面に、導電プラグ２３の上面が露出する。配線溝４１の内面及び層間絶縁膜２６の上面を覆うように、Ｔａ膜２７ａをスパッタリングにより形成する。Ｔａ膜２７ａの上に、Ｃｕからなるシード層をスパッタリングにより形成する。その上に、配線用めっき液を用いてＣｕを電解めっきすることにより、Ｃｕ膜２８ａを形成する。Ｃｕ膜２８ａは、配線溝４１内がＣｕ膜２８ａで完全に充填されるのに十分な厚さとされる。Ｃｕ膜２８ａ及びＴａ膜２７ａにＣＭＰを施し、層間絶縁膜２６の上面を露出させる。
図２（Ｆ）に示すように、配線溝４１内にＴａからなるバリアメタル層２７及びＣｕ配線２８が残る。このように、層間絶縁膜２１と導電プラグ２３とを含むビア層、及び層間絶縁膜２６と配線２８とを含む配線層が、シングルダマシン法により形成される。
図１に示したキャップ膜３０、層間絶縁膜３１、バリアメタル層３２、及びＣｕ配線３３を含む配線層は、デュアルダマシン法により形成される。Ｃｕ配線３３を電解めっきするときに用いるめっき液は、その下の導電プラグ２３を形成するときに用いたビア用めっき液でもよく、配線２８を形成するときに用いた配線用めっき液でもよい。
上記実施例で用いたビア用めっき液は、米国のシプレイ社(Shipley Company L.L.C.)のものであり、成膜速度を速めるためのアクセラレータを５〜１０ｍｌ／ｌ、成膜速度を遅くするためのサプレッサを１〜５ｍｌ／ｌ、及び膜の表面を平滑化するためのレベラを１〜３ｍｌ／ｌ含む。配線用めっき液は、エンソン株式会社製のものであり、アクセラレータを５〜１０ｍｌ／ｌ、サプレッサを１〜５ｍｌ／ｌ、及びレベラを１〜３ｍｌ／ｌ含む。
図３（Ａ）及び図３（Ｂ）に、それぞれ配線用めっき液を用いて形成したＣｕ膜、及びビア用めっき液を用いて形成したＣｕ膜内の不純物濃度を二次イオン質量分析（ＳＩＭＳ）により測定した結果を示す。横軸は、分析開始からの経過時間を単位「分」で表し、左縦軸は、不純物濃度を単位「原子／ｃｍ３」であらわす。なお、右縦軸に、左縦軸の不純物濃度に対応する二次イオン検出数を、単位「個／ｓ」で表す。横軸は、測定対象のＣｕ膜の深さ方向の位置に対応する。記号Ｃｕ、Ｎ、Ｃ、Ｏ、Ｓ、及びＣｌの付された折れ線は、それぞれ銅、窒素、炭素、酸素、硫黄、及び塩素の不純物濃度を示す。
図４に、Ｃｕ膜の深さ方向に関して平均した不純物元素の濃度を示す。左側の５本の棒グラフが、配線用めっき液も用いて成膜したＣｕ膜中の不純物濃度を示し、右側の５本の棒グラフが、ビア用めっき液も用いて成膜したＣｕ膜中の不純物濃度を示す。配線用めっき液を用いて成膜したＣｕ中の不純物濃度が、ビア用めっき液を用いて成膜したＣｕ中の不純物濃度よりも高いことがわかる。言い換えれば、配線用めっき液を用いて成膜したＣｕ膜の銅の純度よりも、ビア用めっき液を用いて成膜したＣｕ膜中の銅の純度の方が高い。配線用めっき液を用いて成膜したＣｕ膜中の炭素、酸素、窒素、硫黄、及び塩素の濃度の合計は、約１×１０２０原子／ｃｍ３であり、ビア用めっき液を用いて成膜したＣｕ膜中のそれは、約１×１０１８原子／ｃｍ３である。このように、不純物濃度に２桁程度の違いがある。これは、ビア用めっき液中のこれらの不純物の原子濃度の合計が、配線用めっき液中のこれらの不純物の原子濃度の合計よりも低いためと考えられる。
図５に、複数の導電プラグと複数の配線とを直列に接続した評価用試料の信頼性評価実験を行った結果を示す。横軸は評価用試料に所定の電流を流し始めてからの経過時間を単位「時間」で表し、縦軸は故障発生の累積確率を示す。導電プラグ及び配線共に、配線用めっき液を用いて作製したＷ群の評価用試料と、ビア用めっき液を用いて導電プラグを作製し、配線用めっき液を用いて配線を作製したＶ群の評価用試料の２種類の試料を準備した。すなわち、Ｖ群の試料の導電プラグ中の不純物濃度は、配線中の不純物濃度よりも低い。Ｗ群及びＶ群の各々について２０個の試料の評価を行った。図５の直線Ｗ及びＶが、それぞれＷ群及びＶ群の評価用試料の測定結果を示す。
通電時間を３００時間としたところ、Ｗ群では１４個の試料で導通不良が発生し、Ｖ群では３個の試料で導通不良が発生した。この導通不良の原因は、エレクトロマイグレーションである。また、Ｗ群の試料の１１０℃における最大許容電流密度は約１．６×１０５Ａ／ｃｍ２であり、Ｖ群の試料のそれは約１．５×１０６Ａ／ｃｍ２であった。
この評価結果からわかるように、導電プラグを形成するＣｕの不純物濃度を、配線を形成するＣｕの不純物濃度よりも低くすることにより、エレクトロマイグレーション耐性及び最大許容電流密度を高めることができる。エレクトロマイグレーション耐性が向上するのは、導電プラグの不純物濃度を低くしたために、導電プラグ中にボイドが発生しにくくなったためと考えられる。
配線を形成するＣｕを、導電プラグと同様に高純度にしても、Ｖ群と同等のエレクトロマイグレーション耐性が得られると思われる。ところが、配線を高純度化すると、配線のストレスマイグレーション耐性が低下してしまうことがわかった。これは、高純度にしたことにより、熱履歴を経験すると、配線内の空孔が拡散しやすくなったためと考えられる。
上記実施例では、導電プラグを形成するＣｕの不純物濃度を相対的に低くし、配線を形成するＣｕの不純物濃度を相対的に高くしている。導電プラグは、配線に比べて体積が小さいため、ストレスマイグレーション耐性低下の影響を受けにくい。これにより、図５に示したように、高いエレクトロマイグレーション耐性を維持しつつ、かつ十分なストレスマイグレーション耐性を得ることが可能になる。
導電プラグの不純物濃度を低くしたことの十分な効果を得るために、導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計を、配線中の前記原子濃度の合計の１／１０以下とすることが好ましい。また、導電プラグ中の原子濃度の合計を１×１０１９ｃｍ−３よりも低くし、かつ配線中の原子濃度の合計を１×１０１９ｃｍ−３よりも高くすることが好ましい。
上記実施例において、配線３３は、ビア用めっき液または配線用めっき液のいずれを用いて形成してもよい。上層の配線は、下層の配線に比べて寸法が大きいため、本来、エレクトロマイグレーション及びストレスマイグレーションが問題になりにくいためである。
上記実施例では、配線及び導電プラグをＣｕで形成したが、Ｃｕを主成分とする合金で形成する場合にも、同様の効果が得られるであろう。
上記実施例では、導電プラグを形成するためのめっき液中の不純物の原子濃度を、配線を形成するためのめっき液中の不純物の原子濃度よりも低くすることにより、導電プラグの不純物濃度を配線の不純物濃度よりも低くした。その他に、同じめっき液を用いて、電解めっき中における電流の大きさを変えることによっても、めっきされた銅の不純物濃度を調節することができるであろう。
上記実施例では、導電プラグを形成するためのめっき液中の不純物の原子濃度を、配線を形成するためのめっき液中の不純物の原子濃度よりも低くすることにより、導電プラグの不純物濃度を配線の不純物濃度よりも低くした。その他に、同じめっき液を用いて、電解めっき中における電流の大きさを変えることによっても、めっきされた銅の不純物濃度を調節することができるであろう。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
１０、１５、２１、２６、３１ 層間絶縁膜
１１ 保護膜
１２、１６、２２、２７、３２ バリアメタル層
１３、２３ 導電プラグ
１７、２８、３３ 配線
１８ 下地基板
２０、２５、３０ キャップ膜
４０ ビアホール
４１ 配線溝
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
１０、１５、２１、２６、３１ 層間絶縁膜
１１ 保護膜
１２、１６、２２、２７、３２ バリアメタル層
１３、２３ 導電プラグ
１７、２８、３３ 配線
１８ 下地基板
２０、２５、３０ キャップ膜
４０ ビアホール
４１ 配線溝
Claims (7)
- 下地基板と、
前記下地基板の上に形成された絶縁材料からなる第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通するビアホールと、
前記ビアホール内に充填された銅または銅を主成分とする合金からなる導電プラグと、
前記第１の層間絶縁膜の上に形成された絶縁材料からなる第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記導電プラグ上を通過して該導電プラグの上面を露出させる配線溝と、
前記配線溝内に充填された銅または銅を主成分とする合金からなる配線と
を有し、前記導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記配線中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計よりも低い半導体装置。 - 前記配線溝の内面と前記配線との間に、銅の拡散を防止するバリアメタル層が配置されており、該バリアメタル層は、前記配線と前記導電プラグとの間にも配置されている請求項１に記載の半導体装置。
- 前記導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記配線中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計の１／１０以下である請求項１または２に記載の半導体装置。
- 前記導電プラグ中の前記原子濃度の合計が１×１０１９ｃｍ−３よりも低く、前記配線中の前記原子濃度の合計が１×１０１９ｃｍ−３よりも高い請求項１〜３のいずれかに記載の半導体装置。
- （ａ）下地基板の上に、絶縁材料からなる第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜を貫通するビアホールを形成する工程と、
（ｃ）前記ビアホール内に、めっき法により、銅からなる導電プラグを充填する工程と、
（ｄ）前記導電プラグが充填された前記第１の層間絶縁膜の上に、絶縁材料からなる第２の層間絶縁膜を形成する工程と、
（ｅ）前記第２の層間絶縁膜に、前記導電プラグの上面を露出させる配線溝を形成する工程と、
（ｆ）前記工程ｃで用いられるめっき液とは異なるめっき液を用いて、前記配線溝内に、銅または銅を主成分とする合金からなる配線をめっき法により充填する工程と
を有し、前記工程ｃ及びｆで用いられるめっき液は、該工程ｆで用いられるめっき液の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記工程ｃで用いられるめっき液の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計よりも高くなるように選択されている半導体装置の製造方法。 - 前記工程ｃ及び工程ｆで用いられるめっき液は、前記導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が、前記配線中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計の１／１０以下になるように選択されている請求項５に記載の半導体装置の製造方法。
- 前記工程ｃ及び工程ｆで用いられるめっき液は、前記導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が１×１０１９ｃｍ−３よりも低く、前記配線中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計が１×１０１９ｃｍ−３よりも高くなるように選択されている請求項５または６に記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004207251A JP4178295B2 (ja) | 2004-07-14 | 2004-07-14 | 銅からなる配線を有する半導体装置及びその製造方法 |
| US10/995,082 US7205667B2 (en) | 2004-07-14 | 2004-11-23 | Semiconductor device having copper wiring |
| TW094119613A TWI302347B (en) | 2004-07-14 | 2005-06-14 | Semiconductor device having copper wiring and its manufacture method |
| KR1020050051727A KR100662071B1 (ko) | 2004-07-14 | 2005-06-16 | 구리로 이루어지는 배선을 갖는 반도체 장치 및 그 제조방법 |
| CNB2005100822399A CN100420008C (zh) | 2004-07-14 | 2005-07-01 | 具有铜布线的半导体器件及其制造方法 |
| EP05254190.1A EP1617469B1 (en) | 2004-07-14 | 2005-07-04 | Semiconductor device having copper wiring and its manufacturing method |
| US11/714,886 US7871924B2 (en) | 2004-07-14 | 2007-03-07 | Semiconductor device having copper wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004207251A JP4178295B2 (ja) | 2004-07-14 | 2004-07-14 | 銅からなる配線を有する半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006032545A JP2006032545A (ja) | 2006-02-02 |
| JP4178295B2 true JP4178295B2 (ja) | 2008-11-12 |
Family
ID=35106911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004207251A Expired - Fee Related JP4178295B2 (ja) | 2004-07-14 | 2004-07-14 | 銅からなる配線を有する半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7205667B2 (ja) |
| EP (1) | EP1617469B1 (ja) |
| JP (1) | JP4178295B2 (ja) |
| KR (1) | KR100662071B1 (ja) |
| CN (1) | CN100420008C (ja) |
| TW (1) | TWI302347B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027259A (ja) * | 2005-07-13 | 2007-02-01 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345343B2 (en) * | 2005-08-02 | 2008-03-18 | Texas Instruments Incorporated | Integrated circuit having a top side wafer contact and a method of manufacture therefor |
| JP4485466B2 (ja) * | 2005-12-27 | 2010-06-23 | 株式会社神戸製鋼所 | 半導体装置の配線用金属薄膜及び半導体装置用配線 |
| JP4676350B2 (ja) * | 2006-02-14 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US20070257323A1 (en) * | 2006-05-05 | 2007-11-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked contact structure and method of fabricating the same |
| WO2008084524A1 (ja) | 2007-01-09 | 2008-07-17 | Fujitsu Microelectronics Limited | 半導体装置の製造方法、および半導体装置の製造装置 |
| WO2008107962A1 (ja) * | 2007-03-05 | 2008-09-12 | Fujitsu Microelectronics Limited | 半導体装置の評価方法 |
| US7964934B1 (en) | 2007-05-22 | 2011-06-21 | National Semiconductor Corporation | Fuse target and method of forming the fuse target in a copper process flow |
| US8030733B1 (en) | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
| JP5180598B2 (ja) * | 2008-01-21 | 2013-04-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN102067293B (zh) * | 2008-06-18 | 2013-07-03 | 富士通株式会社 | 半导体器件及其制造方法 |
| US7709956B2 (en) * | 2008-09-15 | 2010-05-04 | National Semiconductor Corporation | Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure |
| US8237288B1 (en) | 2011-02-09 | 2012-08-07 | International Business Machines Corporation | Enhanced electromigration resistance in TSV structure and design |
| JP5857615B2 (ja) * | 2011-10-17 | 2016-02-10 | 富士通株式会社 | 電子装置およびその製造方法 |
| US8765602B2 (en) | 2012-08-30 | 2014-07-01 | International Business Machines Corporation | Doping of copper wiring structures in back end of line processing |
| US9685370B2 (en) * | 2014-12-18 | 2017-06-20 | Globalfoundries Inc. | Titanium tungsten liner used with copper interconnects |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0751567B1 (en) * | 1995-06-27 | 2007-11-28 | International Business Machines Corporation | Copper alloys for chip interconnections and method of making |
| US6268291B1 (en) * | 1995-12-29 | 2001-07-31 | International Business Machines Corporation | Method for forming electromigration-resistant structures by doping |
| JP3526376B2 (ja) * | 1996-08-21 | 2004-05-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6123825A (en) * | 1998-12-02 | 2000-09-26 | International Business Machines Corporation | Electromigration-resistant copper microstructure and process of making |
| KR100385042B1 (ko) * | 1998-12-03 | 2003-06-18 | 인터내셔널 비지네스 머신즈 코포레이션 | 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법 |
| JP2000173949A (ja) | 1998-12-09 | 2000-06-23 | Fujitsu Ltd | 半導体装置及びその製造方法並びにめっき方法及び装置 |
| TW521323B (en) * | 1999-03-19 | 2003-02-21 | Tokyo Electron Ltd | Semiconductor device and the manufacturing method thereof |
| JP2001089896A (ja) * | 1999-09-20 | 2001-04-03 | Hitachi Ltd | めっき方法，めっき液，半導体装置及びその製造方法 |
| US6525425B1 (en) * | 2000-06-14 | 2003-02-25 | Advanced Micro Devices, Inc. | Copper interconnects with improved electromigration resistance and low resistivity |
| WO2002045142A2 (en) * | 2000-11-15 | 2002-06-06 | Intel Corporation | Copper alloy interconnections for integrated circuits and methods of making same |
| US6740221B2 (en) * | 2001-03-15 | 2004-05-25 | Applied Materials Inc. | Method of forming copper interconnects |
| US6500749B1 (en) * | 2001-03-19 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company | Method to improve copper via electromigration (EM) resistance |
| JP4052868B2 (ja) * | 2002-04-26 | 2008-02-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7074709B2 (en) | 2002-06-28 | 2006-07-11 | Texas Instruments Incorporated | Localized doping and/or alloying of metallization for increased interconnect performance |
| JP2004039916A (ja) | 2002-07-04 | 2004-02-05 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US6841458B2 (en) * | 2002-09-12 | 2005-01-11 | Intel Corporation | Dopant interface formation |
| US20040155349A1 (en) * | 2003-01-07 | 2004-08-12 | Naofumi Nakamura | Semiconductor device and method of fabricating the same |
-
2004
- 2004-07-14 JP JP2004207251A patent/JP4178295B2/ja not_active Expired - Fee Related
- 2004-11-23 US US10/995,082 patent/US7205667B2/en active Active
-
2005
- 2005-06-14 TW TW094119613A patent/TWI302347B/zh active
- 2005-06-16 KR KR1020050051727A patent/KR100662071B1/ko active IP Right Grant
- 2005-07-01 CN CNB2005100822399A patent/CN100420008C/zh active Active
- 2005-07-04 EP EP05254190.1A patent/EP1617469B1/en not_active Expired - Fee Related
-
2007
- 2007-03-07 US US11/714,886 patent/US7871924B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027259A (ja) * | 2005-07-13 | 2007-02-01 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JP4589835B2 (ja) * | 2005-07-13 | 2010-12-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1617469A2 (en) | 2006-01-18 |
| TW200605202A (en) | 2006-02-01 |
| EP1617469B1 (en) | 2019-04-17 |
| CN100420008C (zh) | 2008-09-17 |
| KR100662071B1 (ko) | 2006-12-27 |
| KR20060046461A (ko) | 2006-05-17 |
| US20070161242A1 (en) | 2007-07-12 |
| US7205667B2 (en) | 2007-04-17 |
| US20060012046A1 (en) | 2006-01-19 |
| EP1617469A3 (en) | 2011-03-16 |
| CN1722428A (zh) | 2006-01-18 |
| TWI302347B (en) | 2008-10-21 |
| US7871924B2 (en) | 2011-01-18 |
| JP2006032545A (ja) | 2006-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100662071B1 (ko) | 구리로 이루어지는 배선을 갖는 반도체 장치 및 그 제조방법 | |
| JP4589835B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US9064874B2 (en) | Interconnect with titanium—oxide diffusion barrier | |
| JP4523535B2 (ja) | 半導体装置の製造方法 | |
| US8216940B2 (en) | Method for manufacturing a semiconductor device | |
| US8004087B2 (en) | Semiconductor device with dual damascene wirings and method for manufacturing same | |
| US20070132100A1 (en) | Semiconductor device and method for fabricating the same | |
| US10431542B2 (en) | Low resistance seed enhancement spacers for voidless interconnect structures | |
| JP4482313B2 (ja) | 半導体素子の銅配線形成方法 | |
| US7728434B2 (en) | Semiconductor device and method of manufacturing the same | |
| US10211279B2 (en) | Tunable resistor with curved resistor elements | |
| JP2005158930A (ja) | 半導体装置およびその製造方法 | |
| JP2009170665A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2012039019A (ja) | 半導体装置およびその製造方法 | |
| US20090137115A1 (en) | Method of manufacturing metal interconnection |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080808 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4178295 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |