JP4589835B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP4589835B2
JP4589835B2 JP2005204409A JP2005204409A JP4589835B2 JP 4589835 B2 JP4589835 B2 JP 4589835B2 JP 2005204409 A JP2005204409 A JP 2005204409A JP 2005204409 A JP2005204409 A JP 2005204409A JP 4589835 B2 JP4589835 B2 JP 4589835B2
Authority
JP
Japan
Prior art keywords
film
wiring
atoms
insulating film
copper alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005204409A
Other languages
English (en)
Other versions
JP2007027259A (ja
Inventor
由美子 小浦
秀樹 北田
清 小沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2005204409A priority Critical patent/JP4589835B2/ja
Priority to TW094134073A priority patent/TWI284959B/zh
Priority to EP05256204A priority patent/EP1744358A1/en
Priority to EP16191043.5A priority patent/EP3133637B1/en
Priority to KR1020050096847A priority patent/KR100755965B1/ko
Priority to US11/249,442 priority patent/US7611984B2/en
Priority to CNB200510118486XA priority patent/CN100481377C/zh
Priority to CN2009101285214A priority patent/CN101504932B/zh
Publication of JP2007027259A publication Critical patent/JP2007027259A/ja
Priority to US12/562,628 priority patent/US20100007023A1/en
Application granted granted Critical
Publication of JP4589835B2 publication Critical patent/JP4589835B2/ja
Priority to US13/036,522 priority patent/US8383509B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76858After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors
    • H01L2221/1073Barrier, adhesion or liner layers
    • H01L2221/1084Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089Stacks of seed layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に銅または銅合金を用いたプラグや配線を有する半導体装置の製造方法及び半導体装置に関する。
半導体集積回路装置内の配線に、銅(Cu)が用いられている。銅は、従来用いられていたアルミニウム(Al)に比べて絶縁膜中を拡散しやすいため、短絡を生じやすい。また、銅膜は、絶縁膜との密着性が十分ではなく、化学機械研磨(CMP)等の工程で剥離が生じやすい。さらに、銅はAlに比べて酸化され易い。しかも、銅の酸化膜は、酸化性分子の拡散を抑制しないため、酸化が進みやすい。
銅の拡散の防止、及び絶縁膜への密着性向上のため、銅配線と絶縁膜との間に、Ti、TiN、Ta、TaN、W、WN等からなるバリアメタル層を挿入した構造が採用されている。バリアメタル層に使用される材料は、銅に比べて電気抵抗率が高い。特に小径のビアホール内にバリアメタル層を形成すると、平断面内においてバリアメタル層の占める割合が高くなり、抵抗が高くなってしまう。抵抗の上昇を抑制するために、バリアメタル層を薄くすると、十分なバリア性を確保することが困難になる。
下記の特許文献1及び2に、これらの課題を解決する銅配線の作製方法が開示されている。特許文献1に開示された方法では、層間絶縁膜に形成された配線溝内に銅合金を充填する。熱処理を行うことにより、銅合金中の合金元素と、絶縁膜中の酸素とを反応させ、金属酸化物膜を形成する。この金属酸化物膜が、銅の拡散を防止し、密着性を高める作用を奏する。合金元素としてAlやCrが用いられる。
特許文献2に開示された方法では、配線溝内に薄い銅合金層を形成し、その後配線溝内を純銅で充填する。熱処理を行うことにより、銅合金層内の合金元素と、絶縁膜中の酸素とを反応させ、金属酸化物膜を形成する。この金属酸化物膜が、銅の拡散を防止し、密着性を高める作用を奏する。合金元素としてMg、Al、B、Ta、Te、Ti等が用いられる。
特公平7−60852号公報 特開平11−54458号公報 特願2004−207251号
従来の方法では、再現性よく、十分な拡散防止機能を有する膜を形成するという観点で改良すべき点がある。本発明の目的は、拡散防止機能を高めることが可能な半導体装置の製造方法及び半導体装置を提供することである。
本発明の一観点によると、
半導体基板上に、酸素を含有する第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に、ビアホールを形成する工程と、
前記ビアホールの内面を覆い、銅以外に、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第1の銅合金皮膜、及び前記ビアホール内に充填された第1の銅合金膜からなる導電プラグを形成する工程と、
前記第1の絶縁膜の上に、酸素を含有する第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記導電プラグに達する配線溝を形成する工程と、
前記配線溝の内面を覆い、銅以外に、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第2の銅合金皮膜、及び前記配線溝内に充填された第2の銅合金膜からなる配線を形成する工程と
を有し、
前記第1の絶縁膜中の酸素と前記第1の銅合金皮膜中の銅以外の前記金属元素とが反応して前記ビアホールの内面に第1の金属酸化物膜が形成され、前記第2の絶縁膜中の酸素と前記第2の銅合金皮膜中の銅以外の前記金属元素とが反応して前記配線溝の内面に第2の金属酸化物膜が形成される条件で熱処理を行う工程を、さらに有し、
前記第2の銅合金膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が、前記第1の銅合金膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計よりも大きいことを特徴とする半導体装置の製造方法が提供される。
本発明の他の観点によると、
半導体基板の上に形成され、酸素を含有する第1の絶縁膜と、
前記第1の絶縁膜に形成された銅または銅合金からなる導電プラグと、
前記第1の絶縁膜と前記導電プラグとの界面に配置され、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第1の金属酸化物膜と、
前記第1の絶縁膜の上に形成された第2の絶縁膜と、
前記第2の絶縁膜内に形成され、前記導電プラグに接する銅または銅合金からなる配線と、
前記第2の絶縁膜と前記配線との界面に配置され、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第2の金属酸化物膜と
を有し、前記配線中の、炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が、前記導電プラグ中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計よりも高いことを特徴とする半導体装置が提供される。
導電プラグの高いエレクトロマイグレーション耐性を維持しつつ、配線の十分なストレスマイグレーション耐性を得ることができる。
本発明の実施例を説明する前に、酸素を含む絶縁膜上に、銅合金からなる導電膜を形成した場合の相互拡散現象を、種々の銅合金について検討した結果について説明する。本願発明者らは、酸化シリコン等の酸素含有絶縁膜上に銅合金からなる導電膜を形成して熱処理を行ったときに、両者の界面に形成される金属酸化物膜の特性について検討した。その結果、銅と合金を形成する合金元素を下記の3つの群に分類することができることを見出した。
第1の群には、Al、Mg、Mn及びCrが含まれる。これらの金属を合金元素とする銅合金を酸化シリコン膜上に形成して熱処理を行うと、膜厚のばらつきが小さく、薄い金属酸化物膜が形成される。この金属酸化物膜の厚さは、熱処理温度を制御することにより再現性よく制御することが可能である。また、この金属酸化物膜は、他の群の金属を合金元素とする銅合金を用いた場合に形成される金属酸化物膜に比べて、酸素の拡散を防止する機能が高い。このため、銅の酸化防止に有効である。ただし、他の群の金属を合金元素とする銅合金を用いた場合に比べて、銅に対する拡散防止機能が十分ではない。
第2の群には、Ti、Ta、及びZrが含まれる。これらの金属を合金元素として含む銅合金を用いると、他の群の金属を合金元素として含む銅合金を用いた場合に比べて、銅に対する拡散防止機能の高い金属酸化物膜が得られる。ところが、酸素に対する拡散防止機能の点では、第1群の金属を含む銅合金を用いた場合に比べて劣っている。このような特性は、融点の高い金属を合金元素として用いる場合に共通であると考えられる。また、合金元素としてTi及びTaを用いた場合には、熱処理によって銅合金を低抵抗化させることが困難である。
第3の群には、Sn、In、Zn、Ni、及びCoが含まれる。これらの金属を含む銅合金を用いた場合には、銅に対する拡散防止機能の十分高い金属酸化物膜が得られない。ただし、他の群の金属を含む銅合金を用いた場合に比べて、抵抗率の低い(1×10−4Ω・cm程度)金属酸化物膜が得られる。特に、CuSn、CuZn、CuNi、CuCoは、めっき法で成膜できるという特徴を有する。めっき法を採用すると、アスペクト比の大きな溝やビアホールの内面に、均一な膜厚を有する皮膜を容易に形成することができる。
第1〜第3の群の金属を含む銅合金は、純銅に比べて、エレクトロマイグレーション耐性及びストレスマイグレーション耐性の点で優れている。特に、ストレスマイグレーション耐性の点では、第2の群の金属を含む銅合金が最も優れており、その次に第1の群の金属を含む銅合金が優れている。
図1(A)〜図1(G)を参照して、第1の実施例による半導体装置の製造方法について説明する。
図1(A)に示すように、シリコンからなる半導体基板1の表層部に、シャロートレンチアイソレーション(STI)構造の素子分離絶縁膜2が形成され、活性領域が画定されている。この活性領域内に、MOSトランジスタ3が形成されている。MOSトランジスタ3は、ソース領域3S、ドレイン領域3D、ゲート絶縁膜3I、及びゲート電極3Gを含んで構成される。
半導体基板1の上に、MOSトランジスタ3を覆うように、酸化シリコンからなる厚さ300nmの層間絶縁膜10、及びSiOCからなる厚さ50nmの保護膜11が形成されている。保護膜11及び層間絶縁膜10を貫通するビアホールが形成され、その底面に、ドレイン領域3Dの表面の一部が露出する。ビアホール内に、タングステン(W)からなる導電プラグ13が充填されている。導電プラグ13とビアホールの内面との間に、TiNからなる厚さ25nmのバリアメタル層12が配置されている。
以上の構造は、周知のフォトリソグラフィ、エッチング、化学気相成長(CVD)、化学機械研磨(CMP)等により形成することができる。
保護膜11の上に、ポーラスシリカからなる層間絶縁膜15を形成する。層間絶縁膜15は、たとえば触媒化成工業株式会社から入手可能な低誘電率材料であるナノクラスタリングシリカ(NCS)を用いて、塗布法により形成することができる。ポーラスシリカ以外に、ザ・ダウ・ケミカル・カンパニー製のSiLK等の有機ポリマー絶縁材料を用いてもよい。これらの絶縁材料は、構成元素として酸素を含んでいる。層間絶縁膜15に、その底面まで達する配線溝15aを形成する。この配線溝15aの底面に、その下の導電プラグ13の上面が露出する。
配線溝15aの内面及び層間絶縁膜15の上面を覆うように、銅合金からなる第1の皮膜16を形成する。第1の皮膜16の上に、第1の皮膜16とは異なる銅合金からなる第2の皮膜17を形成する。第1の皮膜16及び第2の皮膜17を形成する具体例な材料及び成膜方法については後述する。第1の皮膜16及び第2の皮膜17の各々の厚さは、例えば5nmである。第2の皮膜17の上に、電解めっき法により、純銅(Cu)または銅合金からなる金属膜18を形成する。めっき液には、添加剤の一つとして有機スルホン酸が添加されている。金属膜18の厚さは、配線溝15a内が金属膜18で完全に充填されるのに十分な厚さとする。金属膜18を形成する銅合金として、例えばCuZn、CuSn、CuNi、CuCo、CuMn、またはCuSnZnが挙げられる。金属膜18を銅合金で形成すると、純銅で形成する場合に比べて、金属膜18のストレスマイグレーション耐性を高めることができる。
金属膜18を形成した後、水素と窒素との体積比率が5:95の還元性雰囲気中で、温度300℃で約30分間の熱処理を行う。
図1(B)に、熱処理後の断面図を示す。なお、図1(B)以降の図面においては、基板1及びMOSトランジスタ3を省略して示す。第1の皮膜16及び第2の皮膜17内の合金元素が相互に拡散し、銅以外に2種類の合金元素を含む3元の銅合金からなる皮膜21が形成される。さらに、銅合金内の金属元素と、層間絶縁膜15及び保護膜11内の酸素元素とが反応し、銅合金皮膜21と層間絶縁膜15との界面。及び銅合金皮膜21と保護膜11との界面に金属酸化物膜20が形成される。銅合金皮膜21と導電プラグ13との界面には、金属酸化物膜は形成されない。
図1(C)に示すように、層間絶縁膜15の上面よりも上に堆積している金属酸化物膜20、銅合金皮膜21、及び金属膜18をCMPで除去する。このとき、研磨のストッパ膜として、シリコン窒化物またはシリコン炭化物からなる膜を用いてもよい。これにより、配線溝15a内に銅合金皮膜21及び金属膜18からなる導電部材(配線)25が残る。配線25と層間絶縁膜15との界面、及び配線25と保護膜11との界面には、金属酸化物膜20が残る。
図1(D)に示すように、SiOCからなるキャップ膜30をCVDにより形成する。キャップ膜30の上に、ビア層絶縁膜31を形成する。ビア層絶縁膜31は、その下の層間絶縁膜15と同じ材料及び同じ方法で形成される。
図1(E)に示すように、ビア層絶縁膜31及びキャップ膜30を貫通するビアホール32を形成する。ビアホール32内を導電プラグ33で充填する。導電プラグ33は、図1(A)〜図1(C)に示した配線25の形成方法と同じ方法で形成することができる。導電プラグ33とビア層絶縁膜31との界面、及び導電プラグ33とキャップ膜30との界面に、ビア用金属酸化物膜34が形成される。導電プラグ33は、ビアホール32の内面を被覆する銅合金皮膜33bと、ビアホール32内の残りの空間を充填するプラグ主部33aとで構成される。銅合金皮膜33bは、ビア用金属酸化物膜34に接し、ビア用金属酸化物膜34を構成する2種類の金属元素と銅との合金で形成されている。
導電プラグ33は、ビア用金属酸化物膜34を介することなく、直接、下層の配線25に接触する。
図1(F)に示すように、ビア層絶縁膜31の上に、キャップ膜40及び配線層絶縁膜41を形成する。キャップ膜40及び配線層絶縁膜41は、それぞれ、その下のキャップ膜30及びビア層絶縁膜31と同一の材料で形成されている。配線層絶縁膜41及びキャップ膜40に、導電プラグ33の上面を露出させる配線溝42を形成する。
配線溝42内に、図1(A)〜図1(C)に示した配線25の形成方法と同様の方法で、配線43を充填する。配線43と配線層絶縁膜41との界面、配線43とキャップ膜40との界面、及び配線43とビア層絶縁膜31との界面に、配線用金属酸化物膜44が形成される。配線43は、配線溝42の内面を被覆する銅合金皮膜43bと、配線溝42内の残りの空間を充填する配線主部43aとにより構成されている。銅合金皮膜43bは、配線用金属酸化物膜44に接し、配線用金属酸化物膜44を構成する銅以外の2種類の金属元素を合金元素として含む。
配線43は、配線用金属酸化物膜44を介することなく、直接、下層の導電プラグ33に接触する。
図1(G)に示すように、配線層絶縁膜41の上に、キャップ膜50及び層間絶縁膜51を形成する。キャップ膜50及び層間絶縁膜51は、それぞれ、その下のキャップ膜40及び配線層絶縁膜41と同一の材料で形成されている。キャップ膜50及び層間絶縁膜51の2層構造内に、周知のデュアルダマシン法により配線54を形成する。以下、配線54の形成方法を簡単に説明する。
まず、キャップ膜50及び層間絶縁膜51の2層構造内に配線溝52とビアホール53とを形成する。配線溝52は、層間絶縁膜51の厚さ方向の途中まで達する。ビアホール53は、下層の配線43の上面の一部を露出させる。この配線溝52及びビアホール53内に、図1(A)〜図1(C)に示した配線25の形成方法と同様の方法で、配線54を充填する。配線54と層間絶縁膜51との界面、及び配線54とキャップ膜50との界面に、金属酸化物膜55が形成される。配線54は、配線溝52及びビアホール53の内面を被覆する銅合金皮膜54bと、配線溝52及びビアホール53内の残りの空間を充填する配線主部54aとにより構成されている。銅合金皮膜54bは、金属酸化物膜55に接し、金属酸化物膜55を構成する銅以外の2種類の金属元素を合金元素として含む。
以下、図1(B)の工程で形成した金属酸化物膜20の効果について説明する。なお、図1(G)に示したビア用金属酸化物膜34、配線用金属酸化物膜44、及び金属酸化物膜55も、以下に説明する効果と同様の効果を有する。
第1の実施例では、図1(A)に示した第1の皮膜16と第2の皮膜17とを、相互に異なる銅合金で形成している。このため、金属酸化物膜20は、銅以外に少なくとも2種類の金属元素を含む。これにより、1種類の金属元素を含む場合に比べて、拡散防止機能を高めることができる。例えば、第1の皮膜16及び第2の皮膜17を形成する銅合金の合金元素として、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも1つの元素を用いることができる。また、第1の皮膜16と第2の皮膜17との銅合金の合金元素の組み合わせによって、より高い効果が得られる。以下に、好適な組み合わせについて説明する。
まず、図1(A)に示した第1の皮膜16及び第2の皮膜17の一方を、Al、Mg、Mn及びCrからなる群より選択された金属を含む銅合金で形成し、他方をTi、Ta、及びZrからなる群より選択された金属を含む銅合金で形成した場合を考える。第1の皮膜16及び第2の皮膜17は、共にスパッタリング法、または化学気相堆積法により形成することができる。この場合、金属酸化物膜20は、Al、Mg、Mn及びCrからなる群より選択された元素と、Ti、Ta、及びZrからなる群より選択された元素との両方を含む。金属酸化物膜20は、Al、Mg、MnまたはCrを含むことにより、酸素に対して高いバリア性を示し、Ti、Ta、またはZrを含むことにより、銅に対しても高いバリア性を示す。
Al、Mg、Mn及びCrからなる群より選択された元素を含む皮膜を相対的に厚くすると、酸素に対するバリア性を相対的に高めることができ、逆にTi、Ta、及びZrからなるより選択された元素を含む皮膜を相対的に厚くすると、銅に対するバリア性を相対的に高めることができる。
配線25と、その下の導電プラグ13との界面には、従来のバリアメタル層が介在せず、両者が直接、接触している。このため、接触抵抗の増大を抑制することができる。
また、従来のTiN等を用いたバリアメタル膜は、十分な拡散防止効果を得るために、少なくとも10nm程度の厚さにしなければならなかった。上記第1の実施例の場合には、図1(A)に示した第1の皮膜16と第2の皮膜17との合計の厚さが10nm程度であり、金属酸化物膜20はそれよりも薄い。また、銅合金皮膜21は、従来のバリアメタル膜に比べて抵抗率が低い。このため、配線及び導電プラグの抵抗の増加を抑制することができる。特に、導電プラグ33においては、その平断面内においてバリアメタル膜の占める比率が高い。このため、従来のバリアメタル膜に代えてビア用金属酸化物膜34を用いることの顕著な効果が期待できる。
次に、第1の皮膜16を、Al、Mg、Mn、Cr、Ti、Ta、及びZrからなる群より選択された元素を含む合金で形成し、第2の皮膜17を、CuSn、CuZn、CuNi、CuCo、及びCuSnZnからなる群より選択された銅合金で形成する場合について考える。この場合、第1の皮膜16は、スパッタリング法または化学気相堆積法により形成することができる。第2の皮膜17は、めっき法により形成することができる。めっき法を採用すると、アスペクト比の大きな凹部の内面にも、均一な厚さの皮膜を再現性よく形成することができる。このため、第1の皮膜16の厚さが不均一な場合でも、第2の皮膜17を形成することにより、膜厚の不均一性に起因する拡散防止効果の低下や密着性の低下を防止することができる。この場合、第2の皮膜17を、第1の皮膜16よりも厚くすることが好ましい。例えば、第1の皮膜16の厚さを4nmとし、第2の皮膜17の厚さを6nmとすればよい。
銅合金からなる第1の皮膜16及び第2の皮膜17の合金元素の濃度を高くしすぎると、抵抗率が高くなってしまう。抵抗率の上昇を抑制するために、銅以外の合金元素の濃度を5.0原子%以下とすることが好ましい。また、合金元素の濃度が低すぎると、その金属酸化物膜の拡散防止機能が低下する。十分な拡散防止機能を得るために、合金元素の濃度を0.01原子%以上とすることが好ましい。
また、上記実施例では、図1(A)の状態から図1(B)の状態に至る熱処理工程を、還元性雰囲気において、約300℃、約30分間の条件で行った。熱処理時の露出表面は、後の図1(C)に示す工程でCMPにより除去されるため、必ずしも還元性雰囲気にする必要はない。例えば、不活性ガス雰囲気や大気中で熱処理を行ってもよい。また、熱処理温度は、金属酸化物膜20が形成される温度であればよい。熱処理温度が低すぎると、長時間を要し、高すぎると、既に形成されている半導体素子等に悪影響を与えることになる。このため、熱処理温度を100℃以上400℃以下にすることが好ましい。好適な熱処理時間は、熱処理温度によって異なる。十分なバリア性を有する金属酸化物膜20が形成されるために必要十分な時間であればよい。
また、金属酸化物膜20を形成するための熱処理は、第2の皮膜17を形成した後、金属膜18を形成する前に行ってもよい。この場合には、露出表面の酸化を防止するために、熱処理雰囲気を、真空、還元性雰囲気、または不活性ガス雰囲気とすることが好ましい。
次に、図2(A)〜図2(C)を参照して、第2の実施例による半導体装置の製造方法について説明する。
図2(A)に示した保護膜11及びそれよりも下層の構造は、図1(A)に示した第1の実施例の場合の構造と同一である。第2の実施例では、第1の実施例の図1(A)に示した工程で形成される第1の皮膜16及び第2の皮膜17の2層に代えて、1層の第3の皮膜60を形成する。層間絶縁膜15及び金属膜18の構成は、第1の実施例の場合と同一である。
第3の皮膜60は、銅以外に2種類の合金元素を含む3元の銅合金で形成されており、スパッタリング法または化学気相堆積法で形成することができる。合金元素は、第1の実施例の第1の皮膜16及び第2の皮膜17を形成する銅合金の合金元素と同一である。第3の皮膜60の厚さは、第1の実施例における第1の皮膜16と第2の皮膜17との合計の厚さとほぼ等しい。
図2(B)に示すように、熱処理を行うことにより、層間絶縁膜15と第3の皮膜60との界面、及び保護膜11と第3の皮膜60との界面に、金属酸化物膜20を形成する。
熱処理条件は、第1の実施例の図1(B)に示した金属酸化物膜20を形成するための熱処理条件と同一である。
図2(C)に示すように、層間絶縁膜15の上面よりも上方に堆積している金属膜18、第3の皮膜60、及び金属酸化物膜20をCMPにより除去する。
第3の皮膜60は、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2つの元素を、銅以外の合金元素として含むことが好ましい。第2の実施例においては、第3の皮膜60が、第1の実施例の図1(A)に示した第1の皮膜16及び第2の皮膜17に含まれる合金元素を含んでいるため、金属酸化物膜20は、第1の実施例の図1(C)に示した金属酸化物膜20と同じ組成になる。このため、第1の実施例の場合と同様の効果が得られる。
特に、Al、Mg、Mn及びCrからなる群より選択された少なくとも1つの金属と、Ti、Ta、及びZrからなる群より選択された少なくとも1つの金属を合金元素として含む場合には、銅及び酸素の両方に対して、十分な拡散防止効果が得られる。
第3の皮膜60の合金元素の濃度は、第1の実施例の第1の皮膜16及び第2の皮膜17の場合と同様に、0.01〜5.0原子%とすることが好ましい。Al、Mg、Mn及びCrからなる群の金属の濃度を相対的に高めることにより、酸素に対する拡散防止機能を相対的に高めることができ、逆にTi、Ta、及びZrからなる群の金属の濃度を相対的に高めることにより、銅に対する拡散防止機能を相対的に高めることができる。
次に、第2の実施例の変形例について説明する。第2の実施例では、図2(A)に示した第3の皮膜60を3元の銅合金で形成したが、変形例では、2元の銅合金で形成する。さらに、第2の実施例では、金属膜18を、純銅または銅合金で形成したが、変形例では、第3の皮膜60とは異なる種類の銅合金で形成する。また、第3の皮膜60の厚さを5nm程度にする。
金属膜18を堆積させた後に、熱処理を行う。この熱処理により、第3の皮膜60を構成する金属元素、さらに、金属膜18を構成する金属元素が、層間絶縁膜15及び保護膜11に含まれる酸素と反応し、金属酸化物膜20が形成される。その後、第2の実施例の場合と同様に、CMPを行うことにより、配線溝内にのみ、配線を残す。
変形例による方法で作製した場合には、図2(C)に示した金属膜18が、銅合金で形成される。第3の皮膜60は、成膜直後には2元の銅合金であったが、その後の熱処理により金属膜18内の合金元素の拡散によって3元の銅合金になる。金属酸化物膜20は、金属膜18を構成する銅、及び銅以外の合金元素、さらに、それ以外の金属元素、すなわち成膜直後における第3の皮膜60を構成する銅以外の合金元素を含む。
第3の皮膜60及び金属膜18の、銅以外の合金元素として、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択することができる。また、第3の皮膜60及び金属膜18の一方が、Al、Mg、Mn及びCrからなる群より選択された少なくとも1つの金属を含み、他方がTi、Ta、及びZrからなる群より選択された少なくとも1つの金属を含む構成とすることにより、銅及び酸素の両方に対して、十分な拡散防止効果が得られる。
次に、図3(A)〜図3(D)を参照して、第3の実施例による半導体装置の製造方法について説明する。
図3(A)に示した保護膜11及びそれよりも下層の構造は、図1(A)に示した第1の実施例の場合と同一である。保護膜11の上に層間絶縁膜15を形成し、この層間絶縁膜15に配線溝15aを形成する。層間絶縁膜15は、図1(A)に示した第1の実施例の層間絶縁膜15と同一の材料で形成されている。配線溝15aの内面及び層間絶縁膜15の上面を覆うように、高融点金属、高融点金属元素を含む合金、または高融点金属元素の窒化物からなるバリアメタル層70を形成する。高融点金属元素として、例えばTa、Ti、W等が挙げられる。バリアメタル層70は、例えばスパッタリング法または化学気相堆積法を用いて堆積させることができる。
バリアメタル層70の上に、銅合金からなる第4の皮膜71を、例えばスパッタリング法または化学気相堆積法を用いて形成する。第4の皮膜71は、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも1つの元素を、合金元素として含むことが好ましい。また、図2(A)に示した第2の実施例の第3の皮膜60と同様に、少なくとも2種類の合金元素を含む3元の銅合金としてもよい。第4の皮膜71の上に、金属膜18を形成する。金属膜18は、図1(A)に示した第1の実施例の金属膜18と同様に、めっき法で成膜可能な銅合金または純銅で形成される。金属膜18を形成した後、熱処理を行う。
図3(B)に、熱処理後の断面図を示す。電気抵抗を低減のために、銅合金に比べて抵抗率の高いバリアメタル層70は、できるだけ薄くすることが好ましい。バリアメタル層70を薄くすると、膜厚の不均一性により、十分な拡散防止機能を持たない領域が発生する場合がある。拡散防止機能が不十分な領域では、第4の皮膜71内の銅及び合金元素と、層間絶縁膜15内の酸素とが相互拡散し、金属酸化物領域72が形成される。金属酸化物領域72は、銅及び酸素の拡散を防止する機能を有する。
図3(C)に示すように、層間絶縁膜15の上面よりも上方に堆積しているバリアメタル層70、第4の皮膜71、及び金属膜18をCMPにより除去する。配線溝15a内に残ったバリアメタル層70、第4の皮膜71、及び金属膜18が、配線25を構成する。
図3(D)に示すように、層間絶縁膜15及び配線25の上に、導電プラグ33、配線43、及びデュアルダマシン法による配線54を順番に形成する。キャップ膜30、ビア層絶縁膜31、キャップ膜40、配線層絶縁膜41、キャップ膜50、層間絶縁膜51、及びこれらの絶縁膜に形成されたビアホール、配線溝の構成及び形成方法は、図1(G)に示した第1の実施例の場合と同一である。導電プラグ33、配線43及び54の形成方法は、下層の配線25の形成方法と同一である。各配線層において、バリアメタル層が薄く拡散防止機能が不十分な領域に、金属酸化物領域が形成される。
第3の実施例では、バリアメタル層70に、拡散防止機能が不十分な領域が生じたとしても、金属酸化物領域72が自己整合的に形成されるため、十分な拡散防止機構を得ることができる。第4の皮膜を配置しない場合には、十分な拡散防止機能を得るために、バリアメタル層70の厚さを少なくとも10nm程度にしなければならなかった。これに対し、第3の実施例では、バリアメタル層をもっと薄くすることができる。例えば、バリアメタル層70の厚さを5nm以下にしても、十分な拡散防止機能を得ることができる。バリアメタル層を薄くすることにより、導電プラグや配線の電気抵抗を低下させることができる。
第4の皮膜71の合金元素の濃度は、図1(A)に示した第1の実施例の第1の皮膜16や第2の皮膜17と同様に、0.01〜5原子%とすることが好ましい。
次に、図4(A)〜図4(D)を参照して、第4の実施例による半導体装置の製造方法について説明する。第4の実施例では、第3の実施例の図3(A)に示した第4の皮膜71の形成工程が省略されている。
図4(A)に示すように、バリアメタル層70の上に、金属膜18が直接形成されている。金属膜18は、めっき法で成膜可能な銅合金、例えばCuSn、CuZn、CuNi、CuCo、CuMn、またはCuSnZnで形成されている。金属膜18を形成した後、熱処理を行う。熱処理条件は、第1の実施例の図1(B)の工程で金属酸化物膜20を形成するために行った熱処理条件と同一である。
図4(B)に示すように、バリアメタル層70の拡散防止機能が不十分な領域に、金属酸化物領域72が自己整合的に形成される。第3の実施例では、図3(B)に示した第4の皮膜71内の合金元素と、層間絶縁膜15内の酸素とが反応して金属酸化物領域72が形成されたが、第4の実施例では、金属膜18内の合金元素と、層間絶縁膜15内の酸素とが反応する。このため、第4の実施例では、金属膜18は純銅ではなく銅合金で形成される。
図4(C)に示すように、層間絶縁膜15の上面よりも上方に堆積しているバリアメタル層70及び金属膜18をCMPにより除去する。配線溝15a内に、金属膜18及びバリアメタル層70からなる配線25が形成される。
図4(D)に示すように、層間絶縁膜15及び配線25の上に、導電プラグ33、配線43、及びデュアルダマシン法による配線54を順番に形成する。キャップ膜30、ビア層絶縁膜31、キャップ膜40、配線層絶縁膜41、キャップ膜50、層間絶縁膜51、及びこれらの絶縁膜に形成されたビアホール、配線溝の構成及び形成方法は、図1(G)に示した第1の実施例の場合と同一である。導電プラグ33、配線43及び54の形成方法は、下層の配線25の形成方法と同一である。各配線層において、バリアメタル層が薄く拡散防止機能が不十分な領域に、金属酸化物領域が形成される。
第4の実施例においても、バリアメタル層を薄くすることができるため、導電プラグや配線の電気抵抗を低減させることができる。
第4の実施例では、第3の実施例の図3(A)に示した第4の皮膜71を形成する必要がないため、成膜工程を1つ減らすことができる。ただし、第4の実施例には、金属膜18を純銅で形成することができないという制約が加わる。配線の抵抗率を低下させることが重要である配線層においては、第3の実施例による構成を採用し、配線を純銅で形成すればよい。配線の抵抗率が大きな問題にならない場合、例えば配線を太くすることができる場合には、工程数削減の観点から、第4の実施例による構成を採用することが有利である。
次に、図5〜図7を参照して、導電プラグ及び配線をめっき法で形成する好適な条件について説明する。
上記第1の実施例の図1(E)に示したビアホール32内を充填する導電プラグを形成するためのめっき液として、例えば米国のRohm&Haas社(旧シプレイ社(Shipley Company L.L.C.))のものを用いる。このめっき液は、成膜速度を速めるためのアクセラレータを5〜10ml/l、成膜速度を遅くするためのサプレッサを1〜5ml/l、及び膜の表面を平滑化するためのレベラを1〜3ml/l含む。図1(F)に示した配線溝42内を充填する配線を形成するためのめっき液として、例えばエンソン株式会社製のものを用いる。このめっき液は、アクセラレータを5〜10ml/l、サプレッサを1〜5ml/l、及びレベラを1〜3ml/l含む。
アクセラレータは、主に硫黄化合物であり、成長表面における核形成に関与する。レベラは、アミン系化合物であり、窒素、炭素、塩素等を含む。双極子を持つために電界の集中する部位に移動し、その部分の電界を弱める働きをする。
図5(A)及び図5(B)に、これらのめっき液を用いて形成した導電プラグ用及び配線用のCu膜内の不純物濃度を二次イオン質量分析(SIMS)により測定した結果を示す。横軸は、分析開始からの経過時間を単位「分」で表し、左縦軸は、不純物濃度を単位「原子/cm」であらわす。なお、右縦軸に、左縦軸の不純物濃度に対応する二次イオン検出数を、単位「個/s」で表す。横軸は、測定対象のCu膜の深さ方向の位置に対応する。記号Cu、N、C、O、S、及びClの付された折れ線は、それぞれ銅、窒素、炭素、酸素、硫黄、及び塩素の不純物濃度を示す。
図6に、Cu膜の深さ方向に関して平均した不純物元素の濃度を示す。左側の5本の棒グラフが、配線用のCu膜中の不純物濃度を示し、右側の5本の棒グラフが、導電プラグ用のCu膜中の不純物濃度を示す。配線用Cu中の不純物濃度が、導電プラグ用Cu膜中の不純物濃度よりも高いことがわかる。配線用Cu膜中の炭素、酸素、窒素、硫黄、及び塩素の濃度の合計は、約1×1020原子/cmであり、導電プラグ用Cu膜中のそれは、約1×1018原子/cmである。このように、不純物濃度に2桁程度の違いがある。これは、導電プラグ形成のために用いためっき液中のこれらの不純物の原子濃度の合計が、配線形成のために用いためっき液中のこれらの不純物の原子濃度の合計よりも低いことが、ひとつの原因と考えられる。
図7に、複数の導電プラグと複数の配線とを直列に接続した評価用試料の信頼性評価実験を行った結果を示す。横軸は評価用試料に所定の電流を流し始めてからの経過時間を単位「時間」で表し、縦軸は故障発生の累積確率を示す。導電プラグ及び配線共に、配線用めっき液を用いて作製したW群の評価用試料と、ビア用めっき液を用いて導電プラグを作製し、配線用めっき液を用いて配線を作製したV群の評価用試料の2種類の試料を準備した。すなわち、V群の試料の導電プラグ中の不純物濃度は、配線中の不純物濃度よりも低い。W群及びV群の各々について20個の試料の評価を行った。図の直線W及びVが、それぞれW群及びV群の評価用試料の測定結果を示す。
通電時間を300時間としたところ、W群では14個の試料で導通不良が発生し、V群では3個の試料で導通不良が発生した。この導通不良の原因は、エレクトロマイグレーションである。また、W群の試料の110℃における最大許容電流密度は約1.6×10A/cmであり、V群の試料のそれは約1.5×10A/cmであった。
この評価結果からわかるように、導電プラグを形成するCuの不純物濃度を、配線を形成するCuの不純物濃度よりも低くすることにより、エレクトロマイグレーション耐性及び最大許容電流密度を高めることができる。エレクトロマイグレーション耐性が向上するのは、導電プラグの不純物濃度を低くしたために、導電プラグ中にボイドが発生しにくくなったためと考えられる。
配線を形成するCuを、導電プラグと同様に高純度にしても、V群と同等のエレクトロマイグレーション耐性が得られると思われる。ところが、配線を高純度化すると、配線のストレスマイグレーション耐性が低下してしまうことがわかった。これは、高純度にしたことにより、熱履歴を経験すると、応力により配線内の空孔が拡散しやすくなったためと考えられる。
上記実施例では、導電プラグを形成するCuの不純物濃度を相対的に低くし、配線を形成するCuの不純物濃度を相対的に高くしている。導電プラグは、配線に比べて体積が小さいため、ストレスマイグレーション耐性低下の影響を受けにくい。これにより、図7に示したように、高いエレクトロマイグレーション耐性を維持しつつ、かつ十分なストレスマイグレーション耐性を得ることが可能になる。
配線は、導電プラグに比べて大きな体積を持ち、層間絶縁膜と接する面積も大きい。このため、配線ではストレスマイグレーションが発生しやすいと考えられる。配線のストレスマイグレーション耐性を高めるために、導電プラグに比べて配線の不純物濃度を相対的に高めることが好ましい。また、純銅で形成するよりも、CuSn合金、CuSnZn合金で形成する方が、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を高めることができる。
導電プラグの不純物濃度を低くしたことの十分な効果を得るために、導電プラグ中の炭素、酸素、窒素、硫黄、及び塩素の原子濃度の合計を、配線中の前記原子濃度の合計の1/10以下とすることが好ましい。また、導電プラグ中の原子濃度の合計を1×1019cm−3よりも低くし、かつ配線中の原子濃度の合計を1×1019cm−3よりも高くすることが好ましい。
上述の評価は、配線及び導電プラグを純銅で形成した場合について行ったが、銅を主成分とする銅合金で形成する場合にも、同様の効果が得られるであろう。
上記実施例では、導電プラグを形成するためのめっき液中の不純物の原子濃度を、配線を形成するためのめっき液中の不純物の原子濃度よりも低くすることにより、導電プラグの不純物濃度を配線の不純物濃度よりも低くした。その他に、同じめっき液を用いて、電解めっき中における電流の大きさを変えることによっても、めっきされた銅の不純物濃度を調節することができるであろう。
次に、図8(A)〜図8(F)を参照して、第5の実施例による半導体装置の製造方法について説明する。
図8(A)に示す層間絶縁膜15と配線25とを含む層、及びこの層よりも下層の構造は、図1(C)に示した第1の実施例の半導体装置の製造途中の構造と同一である。層間絶縁膜15の上に、図1(D)に示した第1の実施例の方法と同じ方法で、キャップ膜30及びビア層絶縁膜31を堆積させる。この2層を貫通するビアホール32を形成する。ビアホール32の底面に配線25の上面の一部が露出する。
ビア層絶縁膜31の上に、銅合金膜80を堆積させる。銅合金膜80は、ビアホール32内を完全に充填するのに十分な厚さにされる。銅合金膜80は、CuAl、CuMg、CuMn、CuCr、CuTi、CuTa、CuZr、CuSn、CuIn、CuZn、CuNi、及びCuCoからなる群より選択された1つの銅合金で形成されており、銅合金のターゲットを用いたスパッタリングにより形成される。
図8(B)に示すように、ビア層絶縁膜31の上面よりも上方に堆積している銅合金膜80をCMPにより除去する。ビアホール32内に、銅合金からなる導電プラグ80aが残る。
図8(C)に示すように、還元性雰囲気中で400℃の熱処理を行い、導電プラグ80aとビア層絶縁膜31との界面、及び導電プラグ80aとキャップ膜30との界面に、ビア用金属酸化物膜80bを形成する。ビア用金属酸化物膜80bは、導電プラグ80a内の合金元素と、ビア層絶縁膜31及びキャップ膜30内の酸素とが反応することにより形成される。
図8(D)に示すように、ビア層絶縁膜31の上に、キャップ膜40及び配線層絶縁膜41を堆積させる。この2層は、図1(F)に示した第1の実施例のキャップ膜40及び配線層絶縁膜41と同じ方法で形成される。ビア層絶縁膜31の上面まで達する配線溝42を形成する。配線溝42の底面に、導電プラグ80aの上面が露出する。配線層絶縁膜41の上に、銅合金膜83を堆積させる。銅合金膜83は、配線溝42内を完全に充填するのに十分な厚さにされる。銅合金膜83は、CuAl、CuMg、CuMn、CuCr、CuTi、CuTa、CuZr、CuSn、CuIn、CuZn、CuNi、及びCuCoからなる群より選択された1つの銅合金で形成されており、不純物として、C、S、N、O、及びClからなる群より選択された少なくとも1つの元素を含む。この合金膜は、不純物を含む銅合金ターゲットを用いたスパッタリングにより形成することができる。
図8(E)に示すように、配線層絶縁膜41の上面よりも上方に堆積している銅合金膜83をCMPにより除去する。配線溝42内に銅合金からなる配線83aが残る。
図8(F)に示すように、還元性雰囲気中で400℃の熱処理を行うことにより、配線83aと配線層絶縁膜41との界面、配線83aとキャップ膜40との界面、及び配線83aとビア層絶縁膜31との界面に、配線用金属酸化物膜83bを形成する。
第5の実施例において、ビア用金属酸化物膜80b及び配線用金属酸化物膜83bが、拡散防止機能を有する。また、配線83aには不純物が添加されているため、ストレスマイグレーション耐性を高めることができる。逆に、導電プラグ80aには不純物が添加されていないため、電気抵抗の増大を防止することができる。
上記第5の実施例では、導電プラグ80a及び配線83aがスパッタリングにより形成されるため、めっき法で形成する場合に比べて、不純物の種類及び濃度を高精度に制御することができる。
上記第5の実施例では、導電プラグ80aに不純物を添加しなかったが、必要に応じて、所望の不純物を添加してもよい。この場合、導電プラグ80aには、主として低抵抗であることが求められ、配線83aには、高いストレスマイグレーション耐性を持つことが求められるため、導電プラグ80aの不純物濃度を、配線83aの不純物濃度よりも低くすることが好ましい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
(付記1)
(a)半導体基板上に形成された酸素を含有する絶縁体の表面上に、銅以外に少なくとも2種類の金属元素を含む銅合金皮膜を形成する工程と、
(b)前記銅合金皮膜上に、純銅または銅合金からなる金属膜を形成する工程と
を有し、さらに、
(c)前記工程aまたは工程bの後に、前記絶縁体中の酸素と前記銅合金皮膜中の金属元素とが反応して前記絶縁体の表面に金属酸化物膜が形成される条件で熱処理を行う工程を有する半導体装置の製造方法。
(付記2)
前記銅合金皮膜は、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2つの元素を含む付記1に記載の半導体装置の製造方法。
(付記3)
前記銅合金皮膜は、Al、Mg、Mn及びCrからなる群より選択された少なくとも1つの金属元素と、Ti、Ta、及びZrからなる群より選択された少なくとも1つの金属元素とを含む付記1に記載の半導体装置の製造方法。
(付記4)
前記工程aは、前記絶縁体の表面上に、銅合金からなる第1の皮膜を形成する工程と、該第1の皮膜の上に、該第1の皮膜とは異なる銅合金からなる第2の皮膜を形成する工程とを含む付記1〜3のいずれかに記載の半導体装置の製造方法。
(付記5)
前記第2の皮膜が、CuSn、CuZn、CuNi、CuCo、CuMn、及びCuSnZnからなる群より選択された銅合金で形成されており、該第2の皮膜をめっき法で堆積させる付記4に記載の半導体装置の製造方法。
(付記6)
前記工程aにおいて、銅以外に少なくとも2種類の金属元素を含む少なくとも3元の銅合金からなる前期銅合金皮膜を形成する付記1〜3のいずれかに記載の半導体装置の製造方法。
(付記7)
前記工程bにおいて、めっき法で前記金属膜を堆積させ、該工程bで用いるめっき液が、炭素、酸素、窒素、硫黄、及び塩素からなる群より選択された少なくとも1種類の原子を含み、該めっき液中の炭素、酸素、窒素、硫黄、及び塩素からなる群より選択された少なくとも1種類の原子が、前記金属膜中に不純物として取り込まれる付記1〜6のいずれかに記載の半導体装置の製造方法。
(付記8)
前記工程aの前に、前記絶縁体の表面に配線溝を形成する工程を有し、
前記工程aにおいて、前記配線溝の内面及び前記絶縁体の上面を覆うように前記銅合金皮膜を形成し、前記工程bにおいて、前記金属膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3以上になる条件でめっきを行い、
前記工程bの後に、前記絶縁体の上面の上に堆積している前記銅合金皮膜及び前記金属膜を除去し、前記配線溝内に前記銅合金皮膜及び前記金属膜を残す工程を含む付記7に記載の半導体装置の製造方法。
(付記9)
(a)半導体基板上に形成された酸素を含有する絶縁体の表面上に、高融点金属、高融点金属元素を含む合金、または高融点金属元素の窒化物からなるバリアメタル層を形成する工程と、
(b)前記バリアメタル層の上に、銅合金膜を形成する工程と、
(c)前記絶縁体と前記銅合金膜とが接触している状態であれば、該絶縁体中の酸素と、該銅合金膜中の金属元素とが反応して金属酸化物が形成される条件で熱処理を行う工程と
を有する半導体装置の製造方法。
(付記10)
前記銅合金膜は、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも1つの元素を含む付記9に記載の半導体装置の製造方法。
(付記11)
前記絶縁体表面に凹部が形成されており、前記工程a及び工程bにおいて、該凹部の内面に倣うように前記バリアメタル層及び前記銅合金膜を形成し、前記工程bの後に、前記凹部内の空間を充填するように、前記銅合金膜とは異なる銅合金または銅で形成された金属膜を形成する工程を含む付記9または10に記載の半導体装置の製造方法。
(付記12)
前記金属膜がめっき法で形成され、該金属膜を形成する時に用いるめっき液が、炭素、酸素、窒素、硫黄、及び塩素からなる群より選択された少なくとも1種類の原子を含み、該めっき液中の炭素、酸素、窒素、硫黄、及び塩素からなる群より選択された少なくとも1種類の原子が、前記金属膜中に不純物として取り込まれる付記11に記載の半導体装置の製造方法。
(付記13)
前記凹部が配線溝であり、前記金属膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3以上になる条件でめっきを行う付記12に記載の半導体装置の製造方法。
(付記14)
前記絶縁体表面に凹部が形成されており、前記工程bにおいて、前記銅合金膜が該凹部内の空間を充填するように、前記銅合金膜をめっき法で形成し、該銅合金膜を形成する時に用いるめっき液が、炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子を含み、該めっき液中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子が、前記銅合金膜中に不純物として取り込まれる付記11に記載の半導体装置の製造方法。
(付記15)
前記凹部が配線溝であり、前記銅合金膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3以上になる条件でめっきを行う付記14に記載の半導体装置の製造方法。
(付記16)
半導体基板の上に形成され、酸素を含有する絶縁物からなるの絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部内に充填された銅または銅合金からなる導電部材と、
前記絶縁膜と前記導電部材との界面に配置され、銅と、銅以外の少なくとも2種類の金属元素とを含む金属酸化物膜と
を有し、前記導電部材のうち前記金属酸化物膜に接する一部の領域が、該金属酸化物膜を構成する少なくとも2種類の金属元素と銅との合金で形成されている半導体装置。
(付記17)
前記金属酸化物膜が、Al、Mg、Mn及びCrからなる群より選択された1つの金属元素と、Ti、Ta、及びZrからなる群より選択された1つの金属元素とを含む付記16に記載の半導体装置。
(付記18)
半導体基板の上に形成され、酸素を含有する絶縁物からなる絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の内面を覆い、高融点金属、高融点金属元素を含む合金、または高融点金属元素の窒化物からなるバリアメタル層と、
前記バリアメタル層の上に形成された銅合金膜と
を有し、前記絶縁物の表面の一部の領域において、前記銅合金膜中の金属元素と前記絶縁膜中の酸素とが相互に拡散して反応し、金属酸化物が形成されている半導体装置。
(付記19)
(a)半導体基板上に形成され、酸素を含有する絶縁物からなるビア層絶縁膜に、ビアホールを形成する工程と、
(b)前記ビアホール内に充填されるように、前記ビア層絶縁膜上に第1の銅合金膜を形成する工程と、
(c)前記第1の銅合金膜の不要な部分を除去し、前記ビアホール内に銅合金からなる導電プラグを残す工程と、
(d)前記ビア層絶縁膜の上に、酸素を含有する絶縁物からなる配線層絶縁膜を形成する工程と、
(e)前記配線層絶縁膜に、配線溝を形成する工程と、
(f)前記配線溝内に充填されるように、前記配線層絶縁膜の上に、第2の銅合金膜を形成する工程と、
(g)前記第2の銅合金膜の不要な部分を除去し、前記配線溝内に銅合金からなる配線を残す工程と
を有し、さらに、
(h)前記工程bの後に、第1の熱処理を行い、前記ビア層絶縁膜と前記導電プラグとの界面に、該導電プラグの構成元素と該ビア層絶縁膜内の酸素とを反応させてビア用金属酸化物膜を形成する工程と、
(i)前記工程fの後に、第2の熱処理を行い、前記配線層絶縁膜と前記配線との界面に、該配線の構成元素と該配線層絶縁膜内の酸素とを反応させて配線用金属酸化物膜を形成する工程と
を有する半導体装置の製造方法。
(付記20)
前記第1の銅合金膜及び第2の銅合金膜が、CuAl、CuMg、CuMn、CuCr、CuTi、CuTa、CuZr、CuSn、CuIn、CuZn、CuNi、及びCuCoからなる群より選択された1つの銅合金で形成されている付記19に記載の半導体装置の製造方法。
(付記21)
半導体基板の上に形成され、酸素を含有する絶縁材料からなる第1の絶縁膜と、
前記第1の絶縁膜を貫通するビアホールと、
前記ビアホール内に充填された銅または銅合金からなる導電プラグと、
前記第1の絶縁膜の上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成され、前記導電プラグ上を通過して、該導電プラグの上面を露出させる配線溝と、
前記配線溝に充填され、炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が、前記導電プラグ中のそれよりも高い銅または銅合金からなる配線と、
前記第1の絶縁膜と前記導電プラグとの界面に、前記導電プラグの構成元素のいずれかを含む金属酸化物膜と
を有する半導体装置。
(付記22)
(a)半導体基板上に形成された酸素を含有する絶縁体の表面上に、銅以外に少なくとも1種類の金属元素を含む銅合金皮膜を形成する工程と、
(b)前記銅合金皮膜上に、該銅合金皮膜とは異なる種類の銅合金からなる金属膜を形成する工程と、
(c)前記絶縁体中の酸素、前記銅合金皮膜中の金属元素、及び前記金属膜中の金属元素とが反応して前記絶縁体の表面に金属酸化物膜が形成される条件で熱処理を行う工程と
を有する半導体装置の製造方法。
(付記23)
半導体基板の上に形成され、酸素を含有する絶縁物からなる絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部内に充填された銅合金からなる導電部材と、
前記絶縁膜と前記導電部材との界面に配置され、銅と、前記導電部材に含まれる銅以外の合金元素と、さらに少なくとももう1つの金属元素とを含む金属酸化物膜と
を有する半導体装置。
第1の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その1)である。 第1の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その2)である。 第1の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その3)である。 第1の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その4)である。 第1の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その5)である。 第1の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その6)である。 第1の実施例による半導体装置の断面図である。 第2の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その1)である。 第2の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その2)である。 第2の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その3)である。 第3の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その1)である。 第3の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その2)である。 第3の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その3)である。 第3の実施例による半導体装置の断面図である。 第4の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その1)である。 第4の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その2)である。 第4の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その3)である。 第4の実施例による半導体装置の断面図である。 (A)は、配線用めっき液を用いて形成したCu膜のSIMS解析結果を示すグラフであり、(B)は、ビア用めっき液を用いて形成したCu膜のSIMS解析結果を示すグラフである。 配線用めっき液及びビア用めっき液を用いて形成したCu膜中の不純物濃度を示すグラフである。 評価用試料の電流路の信頼性評価結果を示すグラフである。 第5の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その1)である。 第5の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その2)である。 第5の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その3)である。 第5の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その4)である。 第5の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その5)である。 第5の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図(その6)である。
符号の説明
1 半導体基板
2 素子分離絶縁膜
3 MOSトランジスタ
10、15、51 層間絶縁膜
11 保護膜
12、70 バリアメタル層
13 導電プラグ
16 第1の皮膜
17 第2の皮膜
18 金属膜
20、55 金属酸化物膜
21 銅合金皮膜
25、43、54、83a 導電部材(配線)
30、40、50 キャップ膜
31 ビア層絶縁膜
32、53 ビアホール
33、80a 導電プラグ
34、80b ビア用金属酸化物膜
41 配線層絶縁膜
42、52 配線溝
44、83b 配線用金属酸化物膜
60 第3の皮膜
71 第4の皮膜
72 金属酸化物領域
80、83 銅合金膜

Claims (4)

  1. 半導体基板上に、酸素を含有する第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜に、ビアホールを形成する工程と、
    前記ビアホールの内面を覆い、銅以外に、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第1の銅合金皮膜、及び前記ビアホール内に充填された第1の銅合金膜からなる導電プラグを形成する工程と、
    前記第1の絶縁膜の上に、酸素を含有する第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜に、前記導電プラグに達する配線溝を形成する工程と、
    前記配線溝の内面を覆い、銅以外に、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第2の銅合金皮膜、及び前記配線溝内に充填された第2の銅合金膜からなる配線を形成する工程と
    を有し、
    前記第1の絶縁膜中の酸素と前記第1の銅合金皮膜中の銅以外の前記金属元素とが反応して前記ビアホールの内面に第1の金属酸化物膜が形成され、前記第2の絶縁膜中の酸素と前記第2の銅合金皮膜中の銅以外の前記金属元素とが反応して前記配線溝の内面に第2の金属酸化物膜が形成される条件で熱処理を行う工程を、さらに有し、
    前記第2の銅合金膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が、前記第1の銅合金膜中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計よりも大きいことを特徴とする半導体装置の製造方法。
  2. 半導体基板の上に形成され、酸素を含有する第1の絶縁膜と、
    前記第1の絶縁膜に形成された銅または銅合金からなる導電プラグと、
    前記第1の絶縁膜と前記導電プラグとの界面に配置され、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第1の金属酸化物膜と、
    前記第1の絶縁膜の上に形成された第2の絶縁膜と、
    前記第2の絶縁膜内に形成され、前記導電プラグに接する銅または銅合金からなる配線と、
    前記第2の絶縁膜と前記配線との界面に配置され、Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni、及びCoからなる群より選択された少なくとも2種類の金属元素を含む第2の金属酸化物膜と
    を有し、前記配線中の、炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が、前記導電プラグ中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計よりも高いことを特徴とする半導体装置。
  3. 前記配線中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3よりも多く、前記導電プラグ中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3 よりも低いことを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記配線中の炭素原子、窒素原子、酸素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3よりも多く、前記導電プラグ中の炭素原子、酸素原子、窒素原子、硫黄原子、及び塩素原子の原子濃度の合計が1×1019cm−3 よりも低いことを特徴とする請求項に記載の半導体装置。
JP2005204409A 2005-07-13 2005-07-13 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP4589835B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2005204409A JP4589835B2 (ja) 2005-07-13 2005-07-13 半導体装置の製造方法及び半導体装置
TW094134073A TWI284959B (en) 2005-07-13 2005-09-29 Manufacture method for semiconductor device having improved copper diffusion preventive function of plugs and wirings made of copper of copper alloy and semiconductor device of this kind
EP05256204A EP1744358A1 (en) 2005-07-13 2005-10-04 Semiconductor device and manufacturing method
EP16191043.5A EP3133637B1 (en) 2005-07-13 2005-10-04 Semiconductor device
US11/249,442 US7611984B2 (en) 2005-07-13 2005-10-14 Manufacture method for semiconductor device having improved copper diffusion preventive function of plugs and wirings made of copper or copper alloy
KR1020050096847A KR100755965B1 (ko) 2005-07-13 2005-10-14 반도체 장치의 제조 방법 및 반도체 장치
CNB200510118486XA CN100481377C (zh) 2005-07-13 2005-10-28 半导体器件及其制造方法
CN2009101285214A CN101504932B (zh) 2005-07-13 2005-10-28 半导体器件及其制造方法
US12/562,628 US20100007023A1 (en) 2005-07-13 2009-09-18 Manufacture method for semiconductor device having improved copper diffusion preventive function of plugs and wirings made of copper or copper alloy
US13/036,522 US8383509B2 (en) 2005-07-13 2011-02-28 Manufacture method for semiconductor device having improved copper diffusion preventive function of plugs and wirings made of copper or copper alloy and semiconductor device of this kind

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005204409A JP4589835B2 (ja) 2005-07-13 2005-07-13 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2007027259A JP2007027259A (ja) 2007-02-01
JP4589835B2 true JP4589835B2 (ja) 2010-12-01

Family

ID=35985106

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005204409A Expired - Fee Related JP4589835B2 (ja) 2005-07-13 2005-07-13 半導体装置の製造方法及び半導体装置

Country Status (6)

Country Link
US (3) US7611984B2 (ja)
EP (2) EP1744358A1 (ja)
JP (1) JP4589835B2 (ja)
KR (1) KR100755965B1 (ja)
CN (2) CN100481377C (ja)
TW (1) TWI284959B (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US7867906B2 (en) * 2005-06-22 2011-01-11 Nec Corporation Semiconductor device and method for manufacturing same
JP4946008B2 (ja) * 2005-11-15 2012-06-06 ソニー株式会社 半導体装置および半導体装置の製造方法
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
JP5014632B2 (ja) * 2006-01-13 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN100576578C (zh) * 2006-04-20 2009-12-30 无锡尚德太阳能电力有限公司 制备太阳电池电极的方法及其电化学沉积装置
JP4740083B2 (ja) * 2006-10-05 2011-08-03 株式会社東芝 半導体装置、およびその製造方法
JP5103914B2 (ja) * 2007-01-31 2012-12-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
WO2008126206A1 (ja) * 2007-03-27 2008-10-23 Fujitsu Microelectronics Limited 半導体装置の製造方法
JP5196467B2 (ja) * 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
KR20090038624A (ko) * 2007-10-16 2009-04-21 주식회사 동부하이텍 배리어 금속막 형성 방법
US8168532B2 (en) 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
JP5141761B2 (ja) * 2008-02-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5343417B2 (ja) * 2008-06-25 2013-11-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5420328B2 (ja) * 2008-08-01 2014-02-19 三菱マテリアル株式会社 フラットパネルディスプレイ用配線膜形成用スパッタリングターゲット
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5339830B2 (ja) * 2008-09-22 2013-11-13 三菱マテリアル株式会社 密着性に優れた薄膜トランジスター用配線膜およびこの配線膜を形成するためのスパッタリングターゲット
JP2010098195A (ja) * 2008-10-17 2010-04-30 Hitachi Cable Ltd 配線構造及び配線構造の製造方法
US8124513B2 (en) 2009-03-18 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium field effect transistors and fabrication thereof
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
JP5548396B2 (ja) 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
JP4913267B2 (ja) * 2009-10-27 2012-04-11 株式会社アルバック 配線層、半導体装置、半導体装置を有する液晶表示装置
JP5560696B2 (ja) * 2009-12-21 2014-07-30 富士通セミコンダクター株式会社 半導体装置の製造方法
CN102543734B (zh) * 2010-12-08 2015-06-24 中国科学院微电子研究所 带有存储功能的mos器件及其形成方法
CN102097367B (zh) * 2010-12-21 2013-07-17 河北大学 一种Cu与铁性氧化物功能薄膜集成的方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
CN102760832B (zh) * 2011-04-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 相变半导体器件的制造方法以及相变半导体器件
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
CN102956546A (zh) * 2011-08-30 2013-03-06 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
US8492897B2 (en) 2011-09-14 2013-07-23 International Business Machines Corporation Microstructure modification in copper interconnect structures
CN103000570B (zh) * 2011-09-16 2016-01-06 中芯国际集成电路制造(上海)有限公司 铜互连线的形成方法
US20140061918A1 (en) * 2011-12-27 2014-03-06 Christopher Jezewski METHOD OF FORMING LOW RESISTIVITY TaNx/Ta DIFFUSION BARRIERS FOR BACKEND INTERCONNECTS
US8772934B2 (en) * 2012-08-28 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
JP2014062312A (ja) * 2012-09-24 2014-04-10 Tokyo Electron Ltd マンガンシリケート膜の形成方法、処理システム、半導体デバイスの製造方法および半導体デバイス
CN102832199A (zh) * 2012-09-25 2012-12-19 复旦大学 一种用于铜互连的混合介质抗铜扩散阻挡层及其制造方法
US9659869B2 (en) * 2012-09-28 2017-05-23 Intel Corporation Forming barrier walls, capping, or alloys /compounds within metal lines
US9136166B2 (en) * 2013-03-08 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of making same
US9455184B2 (en) 2014-06-17 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
US9659856B2 (en) * 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
JP2017208533A (ja) * 2016-05-13 2017-11-24 株式会社神戸製鋼所 積層配線膜および薄膜トランジスタ素子
CN106449425A (zh) * 2016-11-15 2017-02-22 华南理工大学 一种显示用电子器件高导互连电极及其制备方法
CN106992120A (zh) * 2017-04-10 2017-07-28 华南理工大学 一种显示用电子器件高导电联耦合电极及其制备方法
CN107464776B (zh) * 2017-08-30 2020-05-26 京东方科技集团股份有限公司 一种显示面板、其制作方法及显示装置
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
JP6903612B2 (ja) * 2018-09-06 2021-07-14 株式会社東芝 半導体装置
JP7279496B2 (ja) 2019-04-26 2023-05-23 富士通株式会社 配線基板及びその製造方法
US20230069567A1 (en) * 2021-09-01 2023-03-02 Intel Corporation Interconnect structures with different metal materials

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154458A (ja) * 1997-05-08 1999-02-26 Applied Materials Inc メタライゼーション構造体
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US20050006776A1 (en) * 2003-07-11 2005-01-13 Taiwan Semiconductor Manufacturing Co. Adhesion of copper and etch stop layer for copper alloy
JP4178295B2 (ja) * 2004-07-14 2008-11-12 富士通マイクロエレクトロニクス株式会社 銅からなる配線を有する半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130274A (en) 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
JP2004207251A (ja) 1993-02-01 2004-07-22 Sumitomo Electric Ind Ltd 金属被覆超電導線の断面積比の調整方法および製造方法
JPH0760852A (ja) 1993-08-30 1995-03-07 Sekisui Chem Co Ltd 繊維強化樹脂製管継手及びその製造方法
US6268291B1 (en) * 1995-12-29 2001-07-31 International Business Machines Corporation Method for forming electromigration-resistant structures by doping
CN1155057A (zh) 1996-09-23 1997-07-23 王习之 一种快速产生蒸汽装置
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
KR100253358B1 (ko) 1997-11-26 2000-04-15 김영환 반도체 소자의 금속배선 형성방법
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US5948467A (en) * 1998-07-24 1999-09-07 Sharp Laboratories Of America, Inc. Enhanced CVD copper adhesion by two-step deposition process
KR100385042B1 (ko) * 1998-12-03 2003-06-18 인터내셔널 비지네스 머신즈 코포레이션 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법
CN1155057C (zh) 1999-12-02 2004-06-23 国际商业机器公司 形成电子结构中铜导体的方法
US6350688B1 (en) * 2000-08-01 2002-02-26 Taiwan Semiconductor Manufacturing Company Via RC improvement for copper damascene and beyond technology
TWI238459B (en) * 2000-11-15 2005-08-21 Intel Corp Copper alloy interconnections for integrated circuits and methods of making same
US6740221B2 (en) * 2001-03-15 2004-05-25 Applied Materials Inc. Method of forming copper interconnects
US6911394B2 (en) * 2002-02-25 2005-06-28 Texas Instruments Incorporated Semiconductor devices and methods of manufacturing such semiconductor devices
US6943111B2 (en) * 2003-02-10 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier free copper interconnect by multi-layer copper seed
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
JP5089244B2 (ja) * 2007-05-22 2012-12-05 ローム株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154458A (ja) * 1997-05-08 1999-02-26 Applied Materials Inc メタライゼーション構造体
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US20050006776A1 (en) * 2003-07-11 2005-01-13 Taiwan Semiconductor Manufacturing Co. Adhesion of copper and etch stop layer for copper alloy
JP4178295B2 (ja) * 2004-07-14 2008-11-12 富士通マイクロエレクトロニクス株式会社 銅からなる配線を有する半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20100007023A1 (en) 2010-01-14
CN101504932A (zh) 2009-08-12
US20070020931A1 (en) 2007-01-25
KR100755965B1 (ko) 2007-09-06
JP2007027259A (ja) 2007-02-01
CN1897245A (zh) 2007-01-17
EP3133637B1 (en) 2018-04-11
TWI284959B (en) 2007-08-01
US7611984B2 (en) 2009-11-03
TW200703555A (en) 2007-01-16
US8383509B2 (en) 2013-02-26
EP3133637A1 (en) 2017-02-22
CN100481377C (zh) 2009-04-22
EP1744358A1 (en) 2007-01-17
KR20070008366A (ko) 2007-01-17
US20110151662A1 (en) 2011-06-23
CN101504932B (zh) 2011-06-29

Similar Documents

Publication Publication Date Title
JP4589835B2 (ja) 半導体装置の製造方法及び半導体装置
JP4523535B2 (ja) 半導体装置の製造方法
US7816266B2 (en) Copper diffusion barrier
US7871924B2 (en) Semiconductor device having copper wiring
US8216940B2 (en) Method for manufacturing a semiconductor device
US5913147A (en) Method for fabricating copper-aluminum metallization
JP4478038B2 (ja) 半導体装置及びその製造方法
US7545040B2 (en) Copper alloy for wiring, semiconductor device, method for forming wiring and method for manufacturing semiconductor device
US7101790B2 (en) Method of forming a robust copper interconnect by dilute metal doping
JP2010003906A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080331

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100907

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100910

R150 Certificate of patent or registration of utility model

Ref document number: 4589835

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees