JP6903612B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6903612B2
JP6903612B2 JP2018166985A JP2018166985A JP6903612B2 JP 6903612 B2 JP6903612 B2 JP 6903612B2 JP 2018166985 A JP2018166985 A JP 2018166985A JP 2018166985 A JP2018166985 A JP 2018166985A JP 6903612 B2 JP6903612 B2 JP 6903612B2
Authority
JP
Japan
Prior art keywords
layer
substrate
metal
interface
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018166985A
Other languages
English (en)
Other versions
JP2020043120A (ja
Inventor
一道 津村
一道 津村
東 和幸
和幸 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2018166985A priority Critical patent/JP6903612B2/ja
Priority to CN201910137521.4A priority patent/CN110880452A/zh
Publication of JP2020043120A publication Critical patent/JP2020043120A/ja
Application granted granted Critical
Publication of JP6903612B2 publication Critical patent/JP6903612B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置に関する。
表面に金属電極パターンを有する2枚の基板(ウェハ)同士を貼り合わせる技術(Wafer-to-Wafer(W2W)/Hybrid bonding)が開発されている。この技術では、各基板の主面側に金属電極及び絶縁層を形成し、2枚の基板同士を貼り合わせて金属電極同士を接合している。
しかしながら、2枚の基板同士を接合する界面の特性は必ずしも十分なものではなかった。
特開2013−33900号公報
基板間の良好な界面特性を有する半導体装置を提供する。
実施形態に係る半導体装置は、第1の基板と、第2の基板と、第1の界面層と、第2の界面層とを備える。前記第1の基板は、第1の金属元素を含有する第1の金属層と、第1の元素及び酸素(O)を含有する第1の絶縁層とを含む。前記第2の基板は、第2の金属元素を含有する第2の金属層と、第2の元素及び酸素(O)を含有する第2の絶縁層とを含む。前記第1の界面層は、第1の金属層と前記第2の金属層との界面に設けられ、前記第1の金属元素及び前記第2の金属元素の少なくとも一方と第3の金属元素とを含有し、導電性を有する。前記第2の界面層は、前記第1の絶縁層と前記第2の絶縁層との界面に設けられ、前記第1の元素及び前記第2の元素の少なくとも一方と前記第3の金属元素と酸素(O)とを含有し、絶縁性を有する。
実施形態に係る半導体装置の構成を模式的に示した断面図である。 実施形態に係る半導体装置の製法方法の一部を示した断面図である。 実施形態に係る半導体装置の製法方法の一部を示した断面図である。
以下、図面を参照して実施形態を説明する。
図1は、実施形態に係る半導体装置1の構成を模式的に示した断面図である。
半導体装置1は、基板10(第1の基板)、基板20(第2の基板)、第1の界面層41、第2の界面層42、第3の界面層43、及び第4の界面層44を備える。
基板10は、下部構造11、金属電極12(第1の金属層)、バリアメタル層12a(第1のバリアメタル層)、及び絶縁層13(第1の絶縁層)を有する。
下部構造11は、例えば、半導体基板とトランジスタ等を含む回路とを有する。
金属電極12は、基板10の主面側表面に所定のパターンで形成されている。金属電極12は第1の金属元素を主成分として含有する。例えば、第1の金属元素は銅(Cu)である。以下の説明においては、第1の金属元素は銅(Cu)であるとして説明する。
バリアメタル層12aは、金属電極12と絶縁層13の間に形成されており、金属電極12に含まれる金属元素(銅(Cu))が絶縁層13に拡散するのを防止するために設けられている。バリアメタル層12aは、例えば、チタン(Ti)、タンタル(Ta)、ルテニウム(Ru)又はそれらの窒化物(窒化チタン(TiN)、窒化タンタル(TaN)、窒化ルテニウム(RuN))で形成される。また、金属電極12は、基板10中の図示せぬ配線と接続している。
絶縁層13は、金属電極12同士を絶縁するための層間絶縁膜として機能する。絶縁層13は少なくとも第1の元素及び酸素(O)を含有する。例えば、第1の元素は、シリコン(Si)である。絶縁層13は、酸化膜であり、例えば、シリコン酸化物(SiO)、又はシリコン炭素酸化物(SiOC)などを主成分とする。以下の説明では、第1の元素は、シリコン(Si)であり、絶縁層13は、シリコン酸化物(SiO)で形成されているとして説明する。
基板20は、下部構造21、金属電極22(第2の金属層)、バリアメタル層22a(第2のバリアメタル層)、及び絶縁層23(第2の絶縁層)を有する。
下部構造21は、例えば、半導体基板とセンサ等とを含む。
金属電極22は、基板20の主面側表面に所定のパターンで形成される。金属電極22は第2の金属元素を主成分として含有する。例えば、第2の金属元素は、第1の金属元素と同様、銅(Cu)である。以下の説明においては、第2の金属元素は、第1の金属元素と同様、銅(Cu)であるとして説明する。
バリアメタル層22aは、金属電極22と絶縁層23の間に形成されている。バリアメタル層22aは、金属電極22に含まれる金属元素(銅(Cu))が絶縁層23に拡散するのを防止するために設けられている。バリアメタル層22aの主成分はバリアメタル層12aと同様である。また、金属電極22は、基板20中の図示せぬ配線と接続している。
絶縁層23は金属電極22同士を絶縁するための層間絶縁膜として機能する。絶縁層23は少なくとも第2の元素及び酸素(O)を含有する。例えば、第2の元素は第1の元素と同様、シリコン(Si)である。絶縁層23は酸化膜であり、例えば、シリコン酸化物(SiO)、又はシリコン炭素酸化物(SiOC)などを主成分とする。以下の説明では、第2の元素は、シリコン(Si)であり、絶縁層23は、シリコン酸化物(SiO)で形成されているとして説明する。
基板10及び基板20は、金属電極12、22同士が対向するように、主面同士を向い合せて貼り合わされている。基板10及び基板20の間には、第1の界面層41、第2の界面層42、第3の界面層43、及び第4の界面層44が形成されている。
第1の界面層41は、金属電極12と金属電極22との界面に設けられている。第1の界面層41は、第1の金属元素及び第2の金属元素の少なくとも一方と第3の金属元素とを含有する。第3の金属元素は、例えばマンガン(Mn)である。また、上述したように、第1の金属元素及び第2の金属元素が銅(Cu)である場合、第1の界面層41には、Cu(銅)及びMn(マンガン)が含有されている。また、第1の界面層41は導電性を有しており、第1の界面層41を介した金属電極12、22間の導通を実現できる。
第2の界面層42は、絶縁層13と絶縁層23との界面に設けられている。第2の界面層42は、第1の元素及び第2の元素の少なくとも一方と第3の金属元素と酸素(O)とを含有する。上述したように、第1の元素及び第2の元素はシリコン(Si)であり、第3の金属元素は、マンガン(Mn)であることから、第2の界面層42は、マンガン(Mn)、及びシリコン(Si)が含有された酸化物で形成されている。
第2の界面層42は絶縁性を有する。また、第2の界面層42により、金属電極12、金属電極22、第1の界面層41、後述する第3の界面層43及び第4の界面層44に含まれる第1及び第2の金属元素(ここでは、銅(Cu))が、互いに隣り合う金属電極12間、及び互いに隣り合う金属電極22間で拡散することを抑制することができる。
このように、第2の界面層42により、基板10内の金属電極12同士の間、及び基板20内の金属電極22同士の間の漏れ電流を抑制することができる。
基板10の金属電極12の位置は基板20の金属電極22の位置と一致することが理想である。しかしながら、基板10と基板20とを貼り合わせる場合、基板10の金属電極12の位置と基板20の金属電極22の位置とがずれてしまう場合がある。このような場合、それらの界面には、第3の界面層43、及び第4の界面層44が形成される。
第3の界面層43は、基板10の金属電極12と基板20の絶縁層23との界面に設けられている。第3の界面層43は、第1の部分43aと第2の部分43bとを有する。第1の部分43aは、第1の金属元素(銅(Cu))と第3の金属元素(マンガン(Mn))とを含有する。第1の部分43aは、第3の界面層43における金属電極12側に設けられている。第2の部分43bは、第2の元素(シリコン(Si))と第3の金属元素(マンガン(Mn))と酸素(O)とを含有する。また、第2の部分43bは、第3の界面層43における絶縁層23側に設けられている。
第4の界面層44は、基板10の絶縁層13と基板20の金属電極22との界面に設けられている。第4の界面層44は、第1の部分44aと第2の部分44bとを有している。
第1の部分44aは、第2の金属元素(銅(Cu))と第3の金属元素(Mn(マンガン))とを含有する。また、第1の部分44aは、第4の界面層44における金属電極22側に設けられている。第2の部分44bは、第1の元素(シリコン(Si))と第3の金属元素(マンガン(Mn))と酸素(O)とを含有する。また、第2の部分44bは、第4の界面層44における絶縁層13側に設けられている。
第3の界面層43の第2の部分43bは、基板10の金属電極12、第1の界面層41及び第3の界面層43の第1の部分43aから銅(Cu)が基板20の絶縁層23に拡散することを抑制できる。同様に、第4の界面層44の第2の部分44bは、基板20の金属電極22、第1の界面層41及び第4の界面層44の第1の部分44aから銅(Cu)が基板10の絶縁層13に拡散することを抑制できる。
次に、実施形態に係る半導体装置1の製法方法を図2及び図3を用いて説明する。
まず、図2に示すような構造を形成する。なお、以下の説明では、便宜上、基板10の工程と基板20の工程とを並列に記述しているが、基板10の工程と基板20の工程とはそれぞれ独立して行われる。
図2に示すように、基板10においては下部構造11を形成し、基板20においては下部構造21を形成する。
次に、基板10の下部構造11上に絶縁層13を、基板20の下部構造21上に絶縁層23を形成する。絶縁層13及び絶縁層23は、CVD法等を用いて形成される。
次に、基板10においてはバリアメタル層12aを、基板20においてはバリアメタル層22aを形成する。ここでは、基板10の絶縁層13上にレジスト膜を形成し、そのレジスト膜をマスクとしてドライエッチング処理を行うことで、絶縁層13に溝を形成し、その形成された溝の側面及び底面と絶縁層13表面にバリアメタル層12aを形成する。バリアメタル層12aは、チタン(Ti)、タリウム(Ta)、ルテニウム(Ru)、又はそれらの窒化物(窒化チタン(TiN)、TaN(窒化タリウム)、窒化ルテニウム(RuN))などをAr/N雰囲気中でスパッタリングすることで生成される。バリアメタル層22aも同様にして、基板20に形成される。
次に、基板10においてはバリアメタル層12aが形成された溝に金属電極12を形成し、基板20においてはバリアメタル層22aが形成された溝に金属電極22を形成する。金属電極12及び金属電極22は電解メッキ法により、銅(Cu)で形成される。
さらに、基板10においては金属電極12及びバリアメタル層12aを、基板20においては金属電極22及びバリアメタル層22aをCMP等によって研磨して平坦化することで図2に示す状態になる。即ち、基板10の表面に金属電極12、バリアメタル層12a、及び絶縁層13が露出した状態になる。同様に、基板20の表面に金属電極22、バリアメタル層22a、及び絶縁層23が露出した状態になる。
次に、図3に示すように、スパッタ法を用いて、基板10においては金属電極12上及び絶縁層13上にMn層30aを形成し、基板20においては金属電極22上及び絶縁層23上にMn層30bを形成する。この際のMn層30a及びMn層30bの厚さは、例えば2nmである。
次に、基板10及び基板20の表面に対して、1分程度Nプラズマ処理を行う。このNプラズマ処理は、例えば、高周波電源の出力が250W、高周波電源の周波数が350kHz、Nの流量が35sccm、時間が1分(60秒)間という条件で行われる。ここでは、Nプラズマ処理を行うとしたが、Mn層30a、30b表面の不純物等を取り除くために追加で水洗処理を行ってもよい。水洗処理に限らず、薬液を用いた処理を行ってもよい。
次に、図1に示すように、基板10の主面と基板20の主面とを向い合せて、金属電極12の位置と金属電極22の位置とが対応するように基板10と基板20とを貼り合わせる。このとき、金属電極12の位置と金属電極22の位置とが完全に一致せず、金属電極12の一部に対向する位置に絶縁層23が位置し、金属電極22の一部に対向する位置に絶縁層13が位置する場合がある。図1は、このような場合について示している。
基板10及び基板20を貼り合わせた後、基板10と基板20とに熱処理を行う。このとき、例えば、基板10及び基板20は、N雰囲気、大気圧で、1時間、250℃で加熱される。
プラズマ処理及び熱処理を行うことで、金属電極12及び金属電極22に含まれる銅(Cu)が拡散し、Mn層30a及びMn層30b中に導入される。そして、金属電極12及び金属電極22の界面には、マンガン(Mn)と銅(Cu)とを含む第1の界面層41が形成される。
また、Nプラズマ処理及び熱処理を行うことで、絶縁層13及び絶縁層23に含まれるシリコン(Si)及び酸素(O)がMn層30a及びMn層30b中に導入される。これにより、絶縁層13及び絶縁層23の界面には、マンガン(Mn)、シリコン(Si)及び酸素(O)を含む第2の界面層42が形成される。
なお、第2の界面層42に含まれる酸素(O)は、絶縁層13及び絶縁層23から導入されたもの、基板10、20同士の貼り合わせ前にMn層30a及びMn層30b表面の酸化よってMn層30a及びMn層30aに含まれるに至ったもの、Mn層30a及びMn層30bの成膜以降の熱工程中に、基板10及び基板20上の絶縁層13及び絶縁層23に含有された水分によってMn層30a及びMn層30bが酸化されることで導入されたものがある。
また、上述した貼り合わせ工程により、金属電極12の位置と、金属電極22の位置とが一致していない部分には、第3の界面層及び第4の界面層が形成される。
基板10及び基板20表面にMn層を形成しないで、基板10及び基板20を貼り合わせる場合、即ち、基板10の金属電極12と基板20の金属電極22とを直接を接合する場合、貼り合わせずれが生じることで以下の問題が生じる。貼り合わせずれとは、基板10の金属電極12と基板20の絶縁層23とが接触する部分、基板20の金属電極22と基板10の絶縁層13とが接触する部分が生じることである。
貼り合わせずれの部分では、一方の基板の金属電極を構成する銅(Cu)が、他方の基板の絶縁層中に拡散してしまう。これにより、半導体装置1の電気特性、信頼性が低下するおそれがある。また、絶縁層13及び絶縁層23同士の接合界面はバルクの絶縁層と異なり微小な欠陥が存在すると、金属電極12及び22を構成する銅(Cu)が拡散しやすいため、金属電極12及び金属電極22を構成する銅(Cu)が界面を拡散し得る。この場合、同じ基板内の金属電極間でショートしたり、金属電極間のTDDB劣化が生じる。
また、基板10の表面は、金属電極(銅(Cu))12と絶縁層(シリコン酸化物(SiO))13とバリアメタル層12aとで構成されている。即ち、基板10表面は異なる材料で構成された複数の層が露出している。このため、基板10及び基板20を接合する前の処理を最適化することが難しい。例えば、絶縁層13を接合に適した状態にするためにプラズマ処理、洗浄などを実行した場合、金属電極12表面が酸化してしまう。基板20についても同様である。
また、基板10及び基板20表面にMn層を形成しない場合、基板10及び基板20の表面の金属電極部分に凹みを有する状態で基板10及び基板20を貼り合わせ、熱処理を行うことで、金属電極12、22を膨張させて基板10の金属電極12と基板20の金属電極22とを接合していた。この場合、貼り合わせずれ部分において隙間が生じることがあり、基板10、20同士を強固に貼り付けることが難しい。
これに対して、本実施形態における半導体装置1は、基板10及び基板20の表面にそれぞれMn層30a、30bを形成した後、基板10、20同士の接合前処理(Nプラズマ処理)、基板10、20同士の貼り合わせ、接合後処理(熱処理)を行うことで、上述したように、基板10及び基板20の界面に、絶縁性を有し、金属元素(銅(Cu))の拡散を抑制する性質を有する第2の界面層42が形成される。このため、基板10及び基板20を接合した後において、同一基板内の金属電極間における漏れ電流を抑制することができる。よって、同一基板内での金属電極間でのショート、金属電極間のTDDB劣化を抑制できる。
また、基板10及び基板20の界面には、導電性を有する第1の界面層41が形成されるため、基板10の金属電極12と基板20の金属電極22間の導通を確保できる。
さらに基板10と基板20との貼り合わせずれの部分には、第3の界面層43と第4の界面層44が形成されるため、金属電極12、22を構成する金属元素(Cu)が、他方の基板の絶縁層中へ拡散することを抑制できる。
また、基板10及び基板20の接合界面全面がマンガン(Mn)を主成分とする層から構成されるため、接合前処理の最適化が容易となる。例えば、Nプラズマ処理、水洗処理による金属電極の酸化を防止できる。
また、第1〜第4の界面層41、42、43、44は、高い密着性を有しており、基板10と基板20とを強固に接合することが可能である。
したがって、上述した基板10の金属電極12と基板20の金属電極22との貼り合わせずれが生じる場合の問題点を改善できる。
なお、金属電極12に含まれる第1の金属元素として、銅(Cu)の代わりにタングステン(W)が用いられてもよい。金属電極22に含まれる第2の金属元素についても同様、銅(Cu)の代わりにタングステン(W)が用いられてもよい。
また、第1〜第4の界面層41、42、43、44の主成分である第3の金属元素はマンガン(Mn)であるとして説明したが、第1〜第4の界面層41、42、43、44には主成分として、Mn(マンガン)、アルミニウム(Al)、バナジウム(V)、亜鉛(Zn)、ニオブ(Nb)、ジルコニウム(Zr)、クロム(Cr)、イットリウム(Y)、テクネチウム(Tc)及びレニウム(Re)から選択された金属元素が含まれればよい。
なお、上述した説明において、図3に示すMn層を形成する工程において、基板10及び基板20にそれぞれMn層30a,30bを形成するとしたが、一方の基板のみにMn層を形成し、基板10と基板20とを貼り合わせてもよい。
また、第1の界面層41にはさらに酸素(O)が含有されていてもよい。即ち、図3に示す、基板10及び基板20それぞれにMn層30a及びMn層30bを形成することに替えて、マンガン酸化物(MnO)層を形成してもよい。
以上、本実施形態によれば、基板間の良好な界面特性を有する複数の基板同士が接合された半導体装置を提供できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体装置 10…基板 11…下部構造 12…金属電極
12a…バリアメタル層 13…絶縁層 20…基板 21…下部構造
22…金属電極 22a…バリアメタル層 23…絶縁層
30a,30b…Mn層 41…第1の界面層 42…第2の界面層
43…第3の界面層 43a…第1の部分 43b…第2の部分
44…第4の界面層 44a…第1の部分 44b…第2の部分

Claims (7)

  1. 第1の金属元素を含有する第1の金属層と、第1の元素及び酸素(O)を含有する第1の絶縁層とを含む第1の基板と、
    第2の金属元素を含有する第2の金属層と、第2の元素及び酸素(O)を含有する第2の絶縁層とを含む第2の基板と、
    前記第1の金属層と前記第2の金属層との界面に設けられ、前記第1の金属元素及び前記第2の金属元素の少なくとも一方と第3の金属元素とを含有し、導電性を有する第1の界面層と、
    前記第1の絶縁層と前記第2の絶縁層との界面に設けられ、前記第1の元素及び前記第2の元素の少なくとも一方と前記第3の金属元素と酸素(O)とを含有し、絶縁性を有する第2の界面層と
    前記第1の金属層と前記第2の絶縁層との界面に設けられ、前記第1の金属元素と前記第3の金属元素とを含有し且つ前記第1の金属層側に設けられた第1の部分と、前記第2の元素と前記第3の金属元素と酸素(O)とを含有し且つ前記第2の絶縁層側に設けられた第2の部分とを含む第3の界面層と
    を備えることを特徴とする半導体装置。
  2. 第1の金属元素を含有する第1の金属層と、第1の元素及び酸素(O)を含有する第1の絶縁層とを含む第1の基板と、
    第2の金属元素を含有する第2の金属層と、第2の元素及び酸素(O)を含有する第2の絶縁層とを含む第2の基板と、
    前記第1の金属層と前記第2の金属層との界面に設けられ、前記第1の金属元素及び前記第2の金属元素の少なくとも一方と第3の金属元素とを含有し、導電性を有する第1の界面層と、
    前記第1の絶縁層と前記第2の絶縁層との界面に設けられ、前記第1の元素及び前記第2の元素の少なくとも一方と前記第3の金属元素と酸素(O)とを含有し、絶縁性を有する第2の界面層と、
    前記第2の金属層と前記第1の絶縁層との界面に設けられ、前記第2の金属元素と前記第3の金属元素とを含有し且つ前記第2の金属層側に設けられた第1の部分と、前記第1の元素と前記第3の金属元素と酸素(O)とを含有し且つ前記第1の絶縁層側に設けられた第2の部分とを含む第4の界面層
    を備えることを特徴とする半導体装置
  3. 前記第1の金属元素は、銅(Cu)及びタングステン(W)から選択され、
    前記第2の金属元素は、銅(Cu)及びタングステン(W)から選択されることを特徴とする請求項1又は2記載の半導体装置。
  4. 前記第1の元素及び前記第2の元素はシリコン(Si)であることを特徴とする請求項1又は2記載の半導体装置。
  5. 前記第3の金属元素は、マンガン(Mn)、アルミニウム(Al)、バナジウム(V)、亜鉛(Zn)、ニオブ(Nb)、ジルコニウム(Zr)、クロム(Cr)、イットリウム(Y)、テクネチウム(Tc)及びレニウム(Re)から選択されることを特徴とする請求項1又は2記載の半導体装置。
  6. 第1の金属元素を含有する第1の金属層と、第1の元素及び酸素(O)を含有する第1の絶縁層とを含む第1の基板と、
    第2の金属元素を含有する第2の金属層と、第2の元素及び酸素(O)を含有する第2の絶縁層とを含む第2の基板と、
    前記第1の金属層と前記第2の金属層との界面に設けられ、前記第1の金属元素及び前記第2の金属元素の少なくとも一方と第3の金属元素とを含有し、導電性を有する第1の界面層と、
    前記第1の絶縁層と前記第2の絶縁層との界面に設けられ、前記第1の元素及び前記第2の元素の少なくとも一方と前記第3の金属元素と酸素(O)とを含有し、絶縁性を有する第2の界面層と
    を備え、
    前記第1の界面層は、銅(Cu)、マンガン(Mn)及び酸素(O)を含有することを特徴とする半導体装置
  7. 前記第2の界面層は、シリコン(Si)、酸素(O)及びマンガン(Mn)を含有することを特徴とする請求項1記載の半導体装置。
JP2018166985A 2018-09-06 2018-09-06 半導体装置 Active JP6903612B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018166985A JP6903612B2 (ja) 2018-09-06 2018-09-06 半導体装置
CN201910137521.4A CN110880452A (zh) 2018-09-06 2019-02-25 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018166985A JP6903612B2 (ja) 2018-09-06 2018-09-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2020043120A JP2020043120A (ja) 2020-03-19
JP6903612B2 true JP6903612B2 (ja) 2021-07-14

Family

ID=69727529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018166985A Active JP6903612B2 (ja) 2018-09-06 2018-09-06 半導体装置

Country Status (2)

Country Link
JP (1) JP6903612B2 (ja)
CN (1) CN110880452A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022095359A (ja) 2020-12-16 2022-06-28 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4589835B2 (ja) * 2005-07-13 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP2007103546A (ja) * 2005-10-03 2007-04-19 Nec Electronics Corp 半導体装置およびその製造方法
US8377822B2 (en) * 2010-05-21 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP5994274B2 (ja) * 2012-02-14 2016-09-21 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP2015079901A (ja) * 2013-10-18 2015-04-23 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2016219660A (ja) * 2015-05-22 2016-12-22 ソニー株式会社 半導体装置、製造方法、固体撮像素子、および電子機器
KR102505856B1 (ko) * 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체

Also Published As

Publication number Publication date
CN110880452A (zh) 2020-03-13
JP2020043120A (ja) 2020-03-19

Similar Documents

Publication Publication Date Title
JP6212720B2 (ja) 半導体装置及びその製造方法
JP6330151B2 (ja) 半導体装置及びその製造方法
JP5304536B2 (ja) 半導体装置
JP6031765B2 (ja) 半導体装置、電子機器、及び、半導体装置の製造方法
TWI701741B (zh) 半導體裝置之製造方法
JP2011054637A (ja) 半導体装置およびその製造方法
TWI712140B (zh) 半導體裝置及半導體裝置的製造方法
JP2006019325A (ja) 半導体装置及びその製造方法
KR20070009524A (ko) 반도체장치 및 그 제조방법
US20190244856A1 (en) Semiconductor device
JP6903612B2 (ja) 半導体装置
KR20070009966A (ko) 반도체장치 및 그 제조방법
JP2018125325A (ja) 半導体装置及びその製造方法
JP4910560B2 (ja) 半導体装置およびその製造方法
JP2005150280A (ja) 半導体装置の製造方法及び半導体製造装置
JP2600593B2 (ja) 半導体装置およびその製造方法
JP2005203680A (ja) インターポーザキャパシタの製造方法
JP2019114607A (ja) 半導体装置およびその製造方法
JP2015002219A (ja) 半導体ウエハにおける成膜方法
KR20140038564A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR100622637B1 (ko) 반도체 소자의 금속배선 구조 및 그 형성방법
JP2018060885A (ja) 半導体装置の製造方法
JP4007317B2 (ja) 半導体装置及びその製造方法
TW202414562A (zh) 基板接合方法及接合基板
JP2009054646A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210525

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210623

R151 Written notification of patent or utility model registration

Ref document number: 6903612

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151