JP2007103546A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 銅配線の信頼性を高める。
【解決手段】 半導体装置100は、半導体基板150と、半導体基板150上に形成された下層絶縁膜102と、下層絶縁膜102表面に形成された凹部を埋め込んで設けられ、銅を主成分として含む配線金属膜106と、下層絶縁膜102上に形成された上層絶縁膜110と、下層絶縁膜102と上層絶縁膜110との間に形成され、銅とは異なる金属を含む金属含有層108とを含む。金属含有層108は、配線金属膜106と接する第1の領域108aと、下層絶縁膜102と接するとともに第1の領域108aと組成の異なる第2の領域108bとを含み、少なくとも第1の領域108aにおいて窒素を実質的に含まない。
【選択図】 図1

Description

本発明は、半導体装置およびその製造方法に関する。
近年、半導体装置において、配線での信号伝搬の遅延が素子動作を律速している。配線での遅延定数は配線抵抗と配線間容量の積で表される。そのため、配線抵抗を下げて素子動作を高速化するために、層間絶縁膜としては、従来のSiOよりも比誘電率の小さい材料が用いられるようになってきている。また、配線材料として比抵抗値の小さい銅が用いられるようになっている。
銅多層配線は、以下に説明するダマシンプロセス(damascene process)で形成される。まず、半導体基板上に層間絶縁膜を形成する。その後、層間絶縁膜に配線溝またはビアホールを形成する。次いで、配線溝またはビアホールにバリアメタル膜を形成し、さらに銅膜で配線溝またはビアホールを埋め込む。その後、配線溝またはビアホール外に露出した余剰のバリアメタルおよび銅を化学機械研磨(CMP:Chemical Mechanical Polishing)により除去する。この工程を繰り返すことにより、銅多層配線が形成される。
ところで、近年、銅配線の信頼性を向上させるため、CMP後の銅配線表面にキャップメタル膜を形成する手法が検討されている。ここで、銅配線間の絶縁性を確保するため、キャップメタル膜を銅配線表面に選択的に成長させる手法が検討されてきた。このような選択成長としては、たとえば無電解めっきによりCoWPを形成する例がある。しかしながら、このような選択成長は、選択性の確保が難しいという課題があった。
非特許文献1には、ALD(Atomic Layer Deposition)により、銅配線上と低誘電率膜上とで特性の異なるTaNフィルムを形成する技術が開示されている。これにより、銅配線のエレクトロマイグレーション耐性が高まるとされている。
特許文献1には、所定の元素を含む銅配線上に、配線の酸化を防止するための酸化防止バリアが形成された半導体装置が開示されている。ここで、酸化防止バリアは、銅配線に含まれる所定の元素の酸化物により構成される。
特開平11−186273号公報 Hsien-Ming Lee、"High Performance Cu interconnects capped with Full-Coverage ALD TaNx layer for Cu/Low-k Metallization"、International Interconnect Technology Conference、2004年6月7〜9日
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
本発明者等は、キャップメタル膜として、非特許文献1に記載のようなTaNフィルムを用いた場合、銅膜とキャップメタル膜との密着性が悪くなるという課題を見出した。
本発明によれば、
半導体基板と、
前記半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜の表面部に形成された凹部を埋め込んで設けられ、銅を主成分として含む銅含有金属膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、銅とは異なる金属元素を含む金属含有層と、
を含み、
前記金属含有層は、前記銅含有金属膜と接する第1の領域と、前記第1の絶縁膜と接するとともに前記第1の領域と組成の異なる第2の領域とを含み、少なくとも前記第1の領域において窒素を実質的に含まない半導体装置が提供される。
本発明によれば、
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の表面部に凹部を形成する工程と、
前記凹部内を銅を主成分として含む銅含有金属膜で埋め込む工程と、
前記凹部外に露出した余剰銅含有金属膜を除去する工程と、
前記第1の絶縁膜上の全面に、銅とは異なる金属元素を含むとともに窒素を実質的に含まない金属層を形成する工程と、
前記金属層の上に、第2の絶縁膜を形成する工程と、
熱処理により、前記金属層に、前記銅含有金属膜と接する第1の領域と、前記第1の絶縁膜と接するとともに前記第1の領域と組成の異なる第2の領域とを形成する工程と、
を含む半導体装置の製造方法が提供される。
本発明において、金属含有層は、第1の絶縁膜上の全面に、金属元素を含むとともに窒素を実質的に含まない金属層を形成し、熱処理により、当該金属層と接する材料に含まれる元素を当該金属層中に拡散させることにより形成することができる。すなわち、金属層が第1絶縁膜、第2絶縁膜または銅含有金属膜と接する領域において、これらに含まれる元素が金属層中に拡散される。これにより、たとえば、第2の領域において、金属含有層が、第1絶縁膜や第2絶縁膜に含まれる元素を含むようにすることができ、金属含有層が絶縁性を示すようにすることができる。また、第1の領域において、金属含有層が銅含有金属膜や第2絶縁膜に含まれる元素を含むようにすることができ、金属含有層が銅含有金属膜のキャップ膜として機能するようにすることができる。
また、金属含有層は、銅含有金属膜上に形成された第1の領域において、窒素を実質的に含まないため、金属含有層と銅含有金属膜との密着性を高めることができる。これにより、半導体装置の信頼性を高めることができる。なお、金属含有層は、第1の領域においても、製造工程中に意図せず導入された微量の窒素を含んでいてもよい。
本発明によれば、銅配線の信頼性を高めることができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、本発明の実施の形態における半導体装置の構成を模式的に示す断面図である。
まず、図1(a)に示すように、トランジスタ152等の素子および素子分離領域154が形成された半導体基板150および層間絶縁膜156上に、下層絶縁膜102(第1の絶縁膜)と、下層絶縁膜102の表面部に形成された凹部を埋め込んで設けられ、銅を主成分として含む配線金属膜106(銅含有金属膜)と、下層絶縁膜102上に形成された上層絶縁膜110(第2の絶縁膜)と、下層絶縁膜102と上層絶縁膜110との間に形成され、銅とは異なる金属元素Mを含むとともに窒素を実質的に含まない金属層134とが形成された半導体装置100を準備する。ここで、図示していないが、凹部内にはバリアメタル膜が形成されてよい。この状態で、半導体基板全面に熱処理を行うことにより、図1(b)に示した構成の半導体装置100が得られる。ここで、配線金属膜106が第1層配線である場合を例として示すが、配線金属膜106は他の層に設けられてもよい。
図1(b)に示すように、熱処理により、金属層134は、配線金属膜106と接する第1の領域108aと、下層絶縁膜102と接するとともに第1の領域108aと組成の異なる第2の領域108bとを含む金属含有層108とされる。ここで、金属含有層108は、少なくとも第1の領域108aにおいて窒素を実質的に含まない構成とされる。本実施の形態において、第2の領域108bは絶縁性を示す材料により構成され、第1の領域108aは配線金属膜106のキャップ膜として機能するように構成される。
図2は、本発明の実施の形態における半導体装置100の製造手順を示すフローチャートである。以下、図1も参照して説明する。
本実施の形態において、まず、半導体基板150および層間絶縁膜156上に下層絶縁膜102を形成する(S10)。つづいて、下層絶縁膜102に凹部を形成する(S12)。次いで、凹部内にバリアメタル膜を形成する(S14)。その後、凹部内に銅膜を形成して凹部を埋め込む(S16)。凹部外の余剰の銅膜およびバリアメタル膜をCMPにより除去する(S18)。これにより、配線金属膜106が形成される。
次いで、半導体基板全面に銅とは異なる金属元素Mを含むとともに窒素を実質的に含まない金属層134を形成する(S20)。その後、金属層134上に上層絶縁膜110を形成する(S22)。つづいて、半導体基板全面を熱処理する(S24)。
本実施の形態において、ステップS24の熱処理工程において、金属層134に、これと接する下層絶縁膜102、上層絶縁膜110、または配線金属膜106に含まれる元素を拡散させることにより、第1の領域108aおよび第2の領域108bを有する金属含有層108を形成する。
本実施の形態において、下層絶縁膜102および上層絶縁膜110は、金属層134に導入されることにより、金属層134が第2の領域108bにおいて絶縁性を有し、第1の領域108aにおいて配線金属膜106のキャップ膜として機能し得る金属含有層108に変換されるような元素を含む材料により構成することができる。また、金属層134に含まれる金属元素Mは、下層絶縁膜102や上層絶縁膜110に含まれる上記元素を取り込み可能な金属とすることができる。
たとえば、下層絶縁膜102は、ケイ素および酸素を含む材料により構成することができる。また、金属元素Mは、下層絶縁膜102に含まれる酸素により、酸化され得る金属とすることができる。このような構成とすると、ステップS24における熱処理時に、下層絶縁膜102と接している第2の領域108bの金属層134中の金属元素Mが下層絶縁膜102中の酸素により酸化されやすくなる。これにより、金属含有層108が第2の領域108bにおいて絶縁性を示すようにすることができる。
また、本実施の形態において、上層絶縁膜110も、ケイ素および酸素を含む材料により構成することができる。このような構成とすると、ステップS24における熱処理時に、上層絶縁膜110と接している第1の領域108aおよび第2の領域108bの金属層134中の金属元素Mが上層絶縁膜110中の酸素により酸化される。これにより、金属含有層108が第2の領域108bにおいて絶縁性を示すようにすることができる。これにより、金属含有層108が第1の領域108aにおいて、配線金属膜106のキャップ膜として機能するようにすることができる。
このような金属元素Mとして、たとえばMn、Ta、AlおよびTiからなる群から選択された金属を用いることができる。
本実施の形態において、下層絶縁膜102および上層絶縁膜110は、たとえば、比誘電率が3.3以下、より好ましくは2.9以下の低誘電率膜とすることができる。また、下層絶縁膜102および上層絶縁膜110は、窒素を含まない材料により構成することができる。下層絶縁膜102および上層絶縁膜110は、たとえば、SiOC(SiOCH)、メチルシルセスキオキサン(MSQ)、水素化メチルシルセスキオキサン(MHSQ)、有機ポリシロキサンまたはこれらの膜をポーラス化したもの等により構成することができる。下層絶縁膜102および上層絶縁膜110は、同じ材料により構成することもでき、異なる材料により構成することもできる。
また、金属元素Mは、シリサイドを形成可能なシリサイド形成金属とすることもできる。上述したように、下層絶縁膜102や上層絶縁膜110がケイ素を含む材料により構成された場合、下層絶縁膜102や上層絶縁膜110と接した領域において、金属含有層108の金属元素Mがシリサイド化される。これにより、金属層134を変性させることができ、第2の領域108bにおける絶縁性および第1の領域108aにおけるキャップ膜としての機能をより高めることができる。
このような金属元素Mとして、たとえばMn、AlおよびTiからなる群から選択された金属を用いることができる。また、たとえば、金属元素Mは、酸化シリコンの生成自由エネルギーと同程度またはそれより小さい生成エネルギーで、酸素および/またはケイ素と化合物を生成可能な金属とすることができる。
また、金属元素Mが、配線金属膜106を構成する銅と合金を形成する材料の場合、第1の領域108aにおいて、銅と金属元素Mとの合金が形成される。これにより、配線金属膜106のエレクトロマイグレーション耐性を高めることもできる。このような金属元素Mとして、たとえばMn、AlおよびTiからなる群から選択された金属を用いることができる。
なお、以上の説明では、ステップS24で熱処理を行う例を示したが、熱処理は、ステップS20の金属層134形成時またはその後、ステップS22の上層絶縁膜110形成時またはその後等にも適宜行うことができる。これにより、第2の領域108bにおいて金属含有層108が絶縁性を示すようにするとともに、第1の領域108aにおいて金属含有層108が配線金属膜106のキャップ膜として機能するようにすることができる。
以上の処理により、配線金属膜106と接する第1の領域108aと、下層絶縁膜102と接するとともに第1の領域108aと組成の異なる第2の領域108bとを含む金属含有層108が形成される。
ここで、金属含有層108は、窒素を実質的に含まない材料により構成される。そのため、本実施の形態において、金属含有層108とその下層の配線金属膜106との密着性を良好にすることができる。
(第1の実施の形態)
本実施の形態において、金属含有層108は、金属元素Mを含む。本実施の形態において、金属元素Mは、酸化物を形成可能な金属とすることができる。また、本実施の形態において、金属元素Mは、シリサイドを形成可能なシリサイド形成金属とすることができる。さらに、本実施の形態において、金属元素Mは、銅と合金を形成可能な金属とすることができる。本実施の形態において、金属元素Mは、Mn、AlおよびTiからなる群から選択された金属とすることができる。
図3は、本実施の形態における半導体装置100の製造手順を示す工程断面図である。
まず、図1に示したのと同様に、トランジスタ等の素子が形成された半導体基板(不図示)上に下層絶縁膜102を形成する。つづいて、下層絶縁膜102に配線溝を形成し、配線溝をバリアメタル膜104および配線金属膜106で埋め込む。バリアメタル膜104は、たとえば、Ta/TaN、Ti、TiN、TiSiN、Ta、TaN、またはTaSiN等とすることができる。配線金属膜106は、銅を主成分として含む銅含有金属膜により構成することができる。その後、配線溝外部に露出した余剰の配線金属膜106およびバリアメタル膜104をCMPにより除去する。これにより、図3(a)に示した配線構造が得られる。
つづいて、下層絶縁膜102上に、PVD(Physical Vapor Deposition)法により、金属元素Mを含むとともに、窒素を実質的に含まない金属層134を形成する。金属層134の膜厚は、たとえば約1〜5nmとすることができる。
次いで、金属層134上に上層絶縁膜110を形成する(図3(c))。本実施の形態において、下層絶縁膜102および上層絶縁膜110は、図1を参照して説明したような低誘電率膜により構成することができる。上層絶縁膜110は、たとえばCVD(Chemical Vapor Deposition)法により、約100〜400℃の温度で形成することができる。
上層絶縁膜110形成時に半導体基板全面に熱が加えられ、下層絶縁膜102および上層絶縁膜110の間に介在する金属層134には、これらの絶縁膜のケイ素(Si)および酸素(O)が導入される。これにより、M−Si−O含有層132が形成される。また、配線金属膜106上に形成された金属層134は、一部が銅配線中に拡散してCu−M含有層130aを形成する。また、配線金属膜106上に形成された金属層134の上層絶縁膜110と接する部分には、上層絶縁膜110中のケイ素および酸素が導入され、M−Si−O含有層130bとなる。ここで、金属元素Mがシリサイドを形成可能なシリサイド形成金属の場合、M−Si−O含有層132およびM−Si−O含有層130bにおいて、金属元素Mのシリサイドが形成される。また、金属元素Mが銅と合金を形成可能な金属の場合、Cu−M含有層130aにおいて、銅と金属元素Mの合金が形成される。
つづいて、上層絶縁膜110にビアホールを形成する。このとき、ビアホール底部のM−Si−O含有層130bも除去され、ビアホール底部にCu−M含有層130aが露出するようにする。つづいて、ビアホール内をバリアメタル膜116およびビア118で埋め込む。ビア118は、銅を主成分として含む銅含有金属膜により構成することができる。ビア118は、めっき法により形成することができる。めっき後、約150〜400℃でNアニールを行う。これにより、さらに半導体基板全面に熱が加えられ、M−Si−O含有層132中の酸素およびケイ素含有量が高くなり、M−Si−O含有層132が絶縁性を示すようにすることができる。また、M−Si−O含有層130b中の酸素およびケイ素含有量も高くなり、M−Si−O含有層130bも絶縁性を示すようにすることができる。このとき、Cu−M含有層130aは、導電性を有するため、配線金属膜106およびビア118は電気的に接続される。この後、ビアホール外部に露出した余剰のビア118およびバリアメタル膜116をCMPにより除去する。これにより、図3(d)に示した構成の半導体装置100が得られる。
以上のように、本実施の形態における半導体装置100によれば、半導体基板上全面に形成した金属層134を、絶縁膜と接する領域で絶縁性を示すように形成することができる。また、金属含有層108が窒素を実質的に含まないため、配線金属膜106と金属含有層108との密着性を良好にすることができる。また、配線金属膜106表面にCu−M含有層130aが形成されるため、配線金属膜106のエレクトロマイグレーション耐性を高めることができる。さらに、金属含有層108がケイ素を含み、金属元素Mがシリサイド化される場合、M−Si−O含有層132やM−Si−O含有層130bの絶縁性を高めることができる。さらに、金属元素Mが銅と合金を形成する場合、Cu−M含有層130aによる配線金属膜106のエレクトロマイグレーション耐性をより高めることができる。
図4は、本実施の形態における半導体装置100の製造手順の他の例を示す図である。
本例において、金属層134をALD法またはCVD法により形成する点で、図3に示した例と異なる。
図3(a)を参照して説明したのと同様の手順で、図4(a)に示した配線構造を形成する。つづいて、下層絶縁膜102上に、ALD法またはCVD法により、約100〜250℃の温度で金属層134を形成する。金属層134は、図3を参照して説明したのと同様の金属元素Mを含むとともに、窒素を実質的に含まない。このとき、金属層134の形成時に熱が加わっているため、金属層134において、下層絶縁膜102と接する領域にM−Si−O含有層132が形成される。また、金属層134が配線金属膜106と接する領域にCu−M含有層130aが形成される。また、Cu−M含有層130aの上部およびバリアメタル膜104上にはM含有層130dが形成される。
つづいて、金属層134上に上層絶縁膜110を形成する。上層絶縁膜110は、たとえばCVD法により、約100〜400℃の温度で形成することができる。これにより、半導体基板全面に熱が加えられ、上層絶縁膜110中の酸素およびケイ素もM−Si−O含有層132およびM含有層130dに入り込む。これにより、M−Si−O含有層132中の酸素およびケイ素含有量が高くなる。また、M含有層130dがM−Si−O含有層130bとなる。
その後、図3(d)を参照して説明したのと同様に、上層絶縁膜110にビア118およびバリアメタル膜116を形成する(図4(d))。ビア118形成時に、半導体基板全面に熱が加わるため、下層絶縁膜102または上層絶縁膜110と接しているM−Si−O含有層132およびM−Si−O含有層130b中の酸素およびケイ素含有量がさらに高くなり、これらが絶縁性を示すようにすることができる。
なお、以上では、上層絶縁膜110形成時およびビア118形成時の熱処理により、金属層134を金属含有層108に変化させる例を示した。しかし、たとえば下層絶縁膜102上に金属層134を形成した後や、上層絶縁膜110を形成した後等に、別途熱処理を加えることにより、金属含有層108を形成するようにすることもできる。
一例として、たとえば、金属元素Mは、Mnとすることができる。この場合、図3(a)に示したように、たとえばSiOC膜等の低誘電率膜からなる下層絶縁膜102に銅含有金属膜により構成された配線金属膜106を形成する。配線金属膜106をCMPにより平坦化除去した後、PVD法により、Mn(約1〜5nm)を下層絶縁膜102に形成する。この後、半導体基板全面に100〜400℃で熱処理を行う。これにより、下層絶縁膜102上の第2の領域108bでは、下層絶縁膜102からの元素の拡散により、MnSixOy膜が形成される。また、配線金属膜106上の第1の領域108aでは、CuMn合金が形成される。
以上のように、本実施の形態によれば、下層絶縁膜102上には絶縁性を有するM−Si−O含有層132が形成され、配線金属膜106上には、Cu−M含有層130aおよびM−Si−O含有層130bが形成される。また、金属含有層108は、窒素を含まないため、金属含有層108と配線金属膜106との密着性を良好にすることができる。これにより、半導体装置100の信頼性を高めることができる。
(第2の実施の形態)
本実施の形態において、金属含有層108が含む金属が第1の実施の形態と異なる。本実施の形態において、金属含有層108は、金属元素Mを含む。本実施の形態において、金属元素Mは、シリサイドを形成しない金属とすることができる。本実施の形態において、金属元素Mは、たとえばTaとすることができる。
図5は、本実施の形態における半導体装置100の製造手順を示す図である。
まず、第1の実施の形態において図3(a)を参照して説明したのと同様の手順で、図5(a)に示した配線構造を形成する。つづいて、下層絶縁膜102上に、PVD法により、金属元素Mを含むとともに、窒素を実質的に含まない金属層135を形成する(図5(b))。金属層135の膜厚は、たとえば約1〜5nmとすることができる。
次いで、金属層135上に上層絶縁膜110を形成する(図5(c))。上層絶縁膜110は、たとえばCVD法により、約100〜400℃の温度で形成することができる。このとき、半導体基板全面に熱が加えられ、下層絶縁膜102および上層絶縁膜110の間に介在する金属層135はM−O含有層138となる。また、配線金属膜106の金属層135は、上層絶縁膜110と接する領域がM−O含有層136bに変換され、そのままの状態のM含有層136a上に形成される。
その後、第1の実施の形態において図3(d)を参照して説明したのと同様に、上層絶縁膜110にビア118およびバリアメタル膜116を形成する(図5(d))。ビア118形成時に、半導体基板全面に熱が加わるため、下層絶縁膜102または上層絶縁膜110と接しているM−O含有層138およびM−O含有層136b中の酸素含有量が高くなり、これらが絶縁性を示すようにすることができる。ここで、M−O含有層138は、上層および下層がそれぞれ下層絶縁膜102および上層絶縁膜110と接しているため、酸素含有量が、M−O含有層136b中の酸素含有量よりも高くなる。
図6は、本実施の形態における半導体装置100の製造手順の他の例を示す図である。
本例において、金属層135をALD法またはCVD法により形成する点で、図5に示した例と異なる。
第1の実施の形態において図3(a)を参照して説明したのと同様の手順で、図6(a)に示した配線構造を形成する。つづいて、下層絶縁膜102上に、ALD法またはCVD法により、約100〜250℃の温度で金属層135を形成する。金属層135は、図5を参照して説明したのと同様の金属元素Mを含むとともに、窒素を実質的に含まない。このとき、金属層135の形成時に熱が加わっているため、金属層135において、下層絶縁膜102と接する領域にM−O含有層138が形成され、配線金属膜106と接する領域にM含有層136aが形成される。
つづいて、金属層135上に上層絶縁膜110を形成する。上層絶縁膜110は、たとえばCVD法により、約100〜400℃の温度で形成することができる。これにより、半導体基板全面に熱が加えられ、上層絶縁膜110中の酸素もM−O含有層138およびM含有層136aに入り込む。これにより、M−O含有層138中の酸素含有量が高くなる。また、上層絶縁膜110と接するM含有層136aの一部がM−O含有層136bとなる。
その後、第1の実施の形態において図3(d)を参照して説明したのと同様に、上層絶縁膜110にビア118およびバリアメタル膜116を形成する(図6(d))。ビア118形成時に、半導体基板全面に熱が加わるため、下層絶縁膜102または上層絶縁膜110と接しているM−O含有層138およびM−O含有層136b中の酸素含有量がさらに高くなり、これらが絶縁性を示すようにすることができる。
以上のように、本実施の形態によれば、下層絶縁膜102上には絶縁性を有するM−O含有層138が形成され、配線金属膜106上には、M含有層136aおよびM−O含有層136bが形成される。また、金属含有層108は、窒素を含まないため、金属含有層108と配線金属膜106との密着性を良好にすることができる。これにより、半導体装置100の信頼性を高めることができる。
(第3の実施の形態)
本実施の形態において、金属含有層が、多層配線構造の最上層部分に形成される点で、第1の実施の形態と異なる。本実施の形態において、金属含有層は、第1の実施の形態で説明したのと同様、金属元素Mを含むとともに窒素を実質的に含まない。
図7は、本実施の形態における半導体装置100の製造手順を示す図である。
まず、図1に示したのと同様に、トランジスタ等の素子が形成された半導体基板(不図示)上に下層絶縁膜202を形成する。つづいて、下層絶縁膜202に配線溝を形成し、配線溝をバリアメタル膜204および配線金属膜206で埋め込む。バリアメタル膜204および配線金属膜206は、それぞれ、第1の実施の形態で説明したバリアメタル膜104および配線金属膜106と同様の材料により構成することができる。また、下層絶縁膜202は、第1の実施の形態で説明した下層絶縁膜102と同様の材料により構成することができる。
その後、配線溝外部に露出した余剰の配線金属膜206およびバリアメタル膜204をCMPにより除去する。これにより、図7(a)に示した配線構造が得られる。
つづいて、下層絶縁膜202上に、PVD法により、金属元素Mを含むとともに、窒素を実質的に含まない金属層234を形成する(図7(b))。
つづいて、金属層234上に上層絶縁膜210を形成する。上層絶縁膜210は、たとえばCVD法により、約100〜400℃の温度で形成することができる。
ここで、上層絶縁膜210は、第1の実施の形態で説明した上層絶縁膜110と同様の材料により構成することができる。また、上層絶縁膜210は、たとえばSiO膜により構成することもできる。このとき、半導体基板全面に熱が加えられ、下層絶縁膜202および上層絶縁膜210の間に介在する金属層234はM−Si−O含有層232となる。また、配線金属膜206上に形成された金属層234は、一部が銅配線中に拡散してCu−M含有層230aを形成する。また、配線金属膜206上に形成された金属層234の上層絶縁膜210と接する部分はM−Si−O含有層230bとなる(図7(c))。
さらに、本実施の形態において、上層絶縁膜210は、酸素を含まない材料により構成することもできる。上層絶縁膜210は、たとえばSiC膜により構成することができる。この場合も、上層絶縁膜210形成時に、半導体基板全面に熱が加えられ、加熱により、下層絶縁膜202と接する金属層234には、下層絶縁膜202中の酸素およびケイ素が拡散してM−Si−O含有層232が形成される。このとき、上層絶縁膜210からもケイ素がM−Si−O含有層232中に拡散する。また、配線金属膜206上に形成された金属層234は、一部が銅配線中に拡散してCu−M含有層230aが形成される。また、配線金属膜206上に形成された金属層234の上層絶縁膜210と接する領域において、M−Si含有層230dが形成される(図7(d))。
図8は、本実施の形態における半導体装置100の製造手順の他の例を示す図である。
本例において、金属層234をALD法またはCVD法により形成する点で、図7に示した例と異なる。
図7(a)を参照して説明したのと同様の手順で、図8(a)に示した配線構造を形成する。つづいて、下層絶縁膜202上に、ALD法またはCVD法により、約100〜250℃の温度で、金属元素Mを含むとともに窒素を実質的に含まない金属層234を形成する。
このとき、金属層234の形成時に熱が加わっているため、金属層234において、下層絶縁膜202と接する領域にM−Si−O含有層232が形成され、配線金属膜106と接する領域にCu−M含有層230aが形成される。また、Cu−M含有層230aの上部およびバリアメタル膜204上にはM含有層230eが形成される。
つづいて、金属層234上に上層絶縁膜210を形成する。上層絶縁膜210は、たとえばCVD法により、約100〜400℃の温度で形成することができる。
ここで、上層絶縁膜210は、第1の実施の形態で説明した上層絶縁膜110と同様の材料、またはSiO膜により構成することができる。このとき、半導体基板全面に熱が加えられ、加熱により、上層絶縁膜210中の酸素およびケイ素もM−Si−O含有層232およびM含有層230eに入り込む。これにより、M−Si−O含有層232の中の酸素およびケイ素含有量が高くなる。また、M含有層230eがM−Si−O含有層230bとなる(図8(c))。
また、上層絶縁膜210は、酸素を含まない材料により構成することもできる。上層絶縁膜210は、たとえばSiC膜により構成することができる。この場合も、上層絶縁膜210形成時に、半導体基板全面に熱が加えられ、加熱により、下層絶縁膜202と接するM−Si−O含有層232中には、下層絶縁膜202中の酸素およびケイ素がさらに拡散する。このとき、上層絶縁膜210からもケイ素がM−Si−O含有層232中に拡散する。また、配線金属膜206上に形成されたM含有層230e中には、上層絶縁膜210中のケイ素が拡散し、M−Si含有層230dが形成される(図8(d))。
本実施の形態における半導体装置100においても、第1の実施の形態と同様の効果が得られる。
(第4の実施の形態)
本実施の形態において、金属含有層が、多層配線構造の最上層部分に形成される点で、第2の実施の形態と異なる。本実施の形態において、金属含有層は、第2の実施の形態で説明したのと同様、金属元素Mを含むとともに窒素を実質的に含まない。
図9は、本実施の形態における半導体装置100の製造手順を示す図である。
まず、第3の実施の形態において図7(a)を参照して説明したのと同様の手順で、図9(a)に示した配線構造を形成する。つづいて、下層絶縁膜202上に、PVD法により、金属元素Mを含むとともに窒素を実質的に含まない金属層235を形成する(図9(b))。
次いで、金属層235上に上層絶縁膜210を形成する(図9(c))。上層絶縁膜210は、たとえばCVD法により、約100〜400℃の温度で形成することができる。
ここで、上層絶縁膜210は、ケイ素および酸素を含む材料により構成することができる。上層絶縁膜210は、第1の実施の形態で説明した上層絶縁膜110と同様の材料またはSiO膜により構成することができる。このとき、半導体基板全面に熱が加えられ、加熱により、下層絶縁膜202および上層絶縁膜210の間に介在する金属層235はM−O含有層238となる。また、配線金属膜206上に形成された金属層235は、上層絶縁膜210と接する領域において、上層絶縁膜210中の酸素が拡散し、金属の酸化物が形成され、M−O含有層236bが形成される。配線金属膜206上に形成された金属層235の配線金属膜206およびバリアメタル膜204と接する領域は、M含有層236aのままである。
また、他の例として、上層絶縁膜210は、酸素を含まない材料により構成することもできる。上層絶縁膜210は、たとえばSiC膜により構成することができる。この場合も、上層絶縁膜210形成時に、半導体基板全面に熱が加えられ、加熱により、下層絶縁膜202と接する金属層235中には、下層絶縁膜202中の酸素が拡散する。これにより、M−O含有層238が形成される。また、配線金属膜206上に形成された金属層235は、そのままM含有層236aとなる(図9(d))。
図10は、本実施の形態における半導体装置100の製造手順の他の例を示す図である。
本例において、金属層235をALD法またはCVD法により形成する点で、図9に示した例と異なる。
第3の実施の形態において図7(a)を参照して説明したのと同様の手順で、図10(a)に示した配線構造を形成する。つづいて、下層絶縁膜202上に、ALD法またはCVD法により、約100〜250℃の温度で、金属元素Mを含むとともに窒素を実質的に含まない金属層235を形成する。ここで、金属元素Mは、第2の実施の形態で説明した金属層134に含まれる金属元素Mと同様とすることができる。
このとき、金属層235の形成時に熱が加わっているため、金属層235において、下層絶縁膜202と接する領域にM−O含有層238が形成される。また、金属層235が配線金属膜206およびバリアメタル膜204と接する領域にはそのままの状態のM含有層236aが形成される。
つづいて、金属層235上に上層絶縁膜210を形成する。上層絶縁膜210は、たとえばCVD法により、約100〜400℃の温度で形成することができる。
ここで、上層絶縁膜210は、第1の実施の形態で説明した上層絶縁膜110と同様の材料またはSiO膜により構成することができる。このとき、半導体基板全面に熱が加えられ、加熱により、下層絶縁膜202および上層絶縁膜210の間に介在するM−O含有層238はさらに酸化され、酸素の含有量が高くなる。また、配線金属膜206上に形成されたM含有層236aの上層絶縁膜210と接する領域において、上層絶縁膜210に含まれる酸素によりM含有層236aが酸化され、M−O含有層236bが形成される。金属層235の配線金属膜206およびバリアメタル膜204と接する領域は、M含有層236aのままである(図10(c))。
また、上層絶縁膜210は、酸素を含まない材料により構成することもできる。上層絶縁膜210は、たとえばSiC膜により構成することができる。この場合も、上層絶縁膜210形成時に、半導体基板全面に熱が加えられ、加熱により、下層絶縁膜202と接するM−O含有層238はさらに酸化される。また、配線金属膜206上に形成された金属層235は、M含有層236aのままである(図10(d))。
本実施の形態における半導体装置100においても、第2の実施の形態と同様の効果が得られる。
表1に、金属層134として、Taを用いた場合とTaNを用いた場合の配線金属膜106との銅−金属M界面の付着力を測定した結果を示す。付着力は、4点曲げ試験(4 point bending)により測定した。
Figure 2007103546
表1に示すように、金属層134がTaの場合の方が、TaNの場合に比べて、付着力が向上することが示された。
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
以上の第1〜第4の実施の形態において、金属含有層108および金属含有層208を構成する各層を模式的に図示するとともに説明したがこれらは、最も生じやすいと考えられる構成を例示したものであり、熱処理の条件等により、異なる組成を有する構成とすることもできる。また各層において、含有する元素の組成は均一でなくてもよい。たとえば、第1の実施の形態において図3(d)を参照して説明したM−Si−O含有層132は、表面においてSiおよびOの濃度が高く、中心部分では、金属元素Mの濃度が高くなるような構成とすることができる。他の層についても同様である。
本発明は、配線金属膜に表面処理を施す種々の形態に適用することができる。たとえば、以上の実施の形態においては、シングルダマシンプロセスにより多層配線構造を形成する例を示したが、デュアルダマシンプロセスで多層配線構造を形成する例に適用することもできる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示すフローチャートである。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
符号の説明
100 半導体装置
102 下層絶縁膜
104 バリアメタル膜
106 配線金属膜
108 金属含有層
108a 第1の領域
108b 第2の領域
110 上層絶縁膜
116 バリアメタル膜
118 ビア
130a Cu−M含有層
130b M−Si−O含有層
130d M含有層
132 M−Si−O含有層
134 金属層
135 金属層
136a M含有層
136b M−O含有層
138 M−O含有層
202 下層絶縁膜
204 バリアメタル膜
206 配線金属膜
208 金属含有層
210 上層絶縁膜
230a Cu−M含有層
230b M−Si−O含有層
230d M−Si含有層
230e M含有層
232 M−Si−O含有層
234 金属層
235 金属層
236a M含有層
236b M−O含有層
238 M−O含有層

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に形成された第1の絶縁膜と、
    前記第1の絶縁膜の表面部に形成された凹部を埋め込んで設けられ、銅を主成分として含む銅含有金属膜と、
    前記第1の絶縁膜上に形成された第2の絶縁膜と、
    前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、銅とは異なる金属元素を含む金属含有層と、
    を含み、
    前記金属含有層は、前記銅含有金属膜と接する第1の領域と、前記第1の絶縁膜と接するとともに前記第1の領域と組成の異なる第2の領域とを含み、少なくとも前記第1の領域において窒素を実質的に含まない半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記金属元素は、Mn、Ta、AlおよびTiからなる群から選択された半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記金属元素は、シリサイドを形成可能なシリサイド形成金属である半導体装置。
  4. 請求項1から3いずれかに記載の半導体装置において、
    前記金属含有層は、少なくとも前記第2の領域において前記金属元素およびケイ素を構成元素として含む半導体装置。
  5. 請求項1から4いずれかに記載の半導体装置において、
    前記第1の絶縁膜または前記第2の絶縁膜の少なくとも一方が酸素を含み、
    前記金属含有層は、少なくとも前記第2の領域において前記金属元素の酸化物を含む半導体装置。
  6. 請求項1から5いずれかに記載の半導体装置において、
    前記金属含有層は、前記第1の領域において前記金属元素および銅を構成元素として含む半導体装置。
  7. 請求項1から6いずれかに記載の半導体装置において、
    前記金属含有層は、前記第1の領域においてMnおよび銅を構成元素として含み、前記第2の領域においてMn、ケイ素および酸素を構成元素として含む半導体装置。
  8. 請求項1から7いずれかに記載の半導体装置において、
    前記金属含有層は、前記第1の領域において前記銅含有金属膜のキャップ膜として機能する半導体装置。
  9. 半導体基板上に第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜の表面部に凹部を形成する工程と、
    前記凹部内を銅を主成分として含む銅含有金属膜で埋め込む工程と、
    前記凹部外に露出した余剰銅含有金属膜を除去する工程と、
    前記第1の絶縁膜上の全面に、銅とは異なる金属元素を含むとともに窒素を実質的に含まない金属層を形成する工程と、
    前記金属層の上に、第2の絶縁膜を形成する工程と、
    熱処理により、前記金属層に、前記銅含有金属膜と接する第1の領域と、前記第1の絶縁膜と接するとともに前記第1の領域と組成の異なる第2の領域とを形成する工程と、
    を含む半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050190A (ja) * 2008-08-20 2010-03-04 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
JP2011525697A (ja) * 2008-03-21 2011-09-22 プレジデント アンド フェロウズ オブ ハーバード カレッジ 配線用セルフアライン(自己整合)バリア層
JP2013168419A (ja) * 2012-02-14 2013-08-29 Sony Corp 半導体装置、半導体装置の製造方法、及び、電子機器
KR20140020203A (ko) * 2012-08-08 2014-02-18 도쿄엘렉트론가부시키가이샤 Cu 배선의 형성 방법 및 기억매체
KR101770537B1 (ko) * 2009-10-23 2017-08-22 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 상호 접속부를 위한 자기―정렬 배리어 및 캡핑 층

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
JP6903612B2 (ja) * 2018-09-06 2021-07-14 株式会社東芝 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234560A (en) * 1989-08-14 1993-08-10 Hauzer Holdings Bv Method and device for sputtering of films
US7153774B2 (en) * 2002-06-06 2006-12-26 Intel Corporation Method of making a semiconductor device that has copper damascene interconnects with enhanced electromigration reliability
US7247946B2 (en) * 2005-01-18 2007-07-24 International Business Machines Corporation On-chip Cu interconnection using 1 to 5 nm thick metal cap

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011525697A (ja) * 2008-03-21 2011-09-22 プレジデント アンド フェロウズ オブ ハーバード カレッジ 配線用セルフアライン(自己整合)バリア層
KR20120020035A (ko) * 2008-03-21 2012-03-07 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 상호접속부를 위한 자기정렬 배리어 층
KR101649714B1 (ko) 2008-03-21 2016-08-30 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 상호접속부를 위한 자기정렬 배리어 층
KR101803221B1 (ko) 2008-03-21 2017-11-29 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 상호접속부를 위한 자기정렬 배리어 층
JP2010050190A (ja) * 2008-08-20 2010-03-04 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
KR101770537B1 (ko) * 2009-10-23 2017-08-22 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 상호 접속부를 위한 자기―정렬 배리어 및 캡핑 층
JP2013168419A (ja) * 2012-02-14 2013-08-29 Sony Corp 半導体装置、半導体装置の製造方法、及び、電子機器
KR20140020203A (ko) * 2012-08-08 2014-02-18 도쿄엘렉트론가부시키가이샤 Cu 배선의 형성 방법 및 기억매체
JP2014036109A (ja) * 2012-08-08 2014-02-24 Tokyo Electron Ltd Cu配線の形成方法
KR101662369B1 (ko) * 2012-08-08 2016-10-04 도쿄엘렉트론가부시키가이샤 Cu 배선의 형성 방법 및 기억매체

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