JP4007317B2

JP4007317B2 - 半導体装置及びその製造方法

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Publication number: JP4007317B2
Application number: JP2003403979A
Authority: JP
Inventors: 俊一澁木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-12-03
Filing date: 2003-12-03
Publication date: 2007-11-14
Anticipated expiration: 2023-12-03
Also published as: JP2005166966A

Description

本発明は、半導体チップをパッケージ基板に実装した構成の半導体装置とその製造方法に関する。

半導体装置のパッケージ形態の一つとして、１つ又は複数の半導体チップ（半導体素子）をパッケージ基板に実装したものが知られている。このようなパッケージ形態は、例えば、半導体チップの配線のファインピッチ化への対応として、半導体チップ上にファインピッチで配置されたパッドを、それよりも広いピッチで再配線する場合や、ＳＩＰ(System in Package)に代表される半導体装置の多機能化などの目的で採用されている。

上述したパッケージ形態に用いられるパッケージ基板の配線構造として、当該パッケージ基板の厚み方向に貫通するビアを有するものが公知となっている（例えば、特許文献１及び特許文献２参照）。また、この種のパッケージ基板の基材にシリコン基板を用い、配線材料に銅（Ｃｕ）を用いたものがある。一般に銅は二酸化シリコン（ＳｉＯ₂）等の絶縁膜中に拡散しやすいため、この拡散を防止する目的で絶縁膜と銅配線材料との間にバリア層が設けられている。バリア層の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）などの金属材料（バリアメタル）が用いられる。

パッケージ基板に貫通状態でビアを形成するにあたっては、パッケージ基板の製造工程で、パッケージ基板に非貫通状態で所定深さのビアホールを形成した後、このビアホールの内壁を覆うように絶縁膜及びバリア層を順に形成する。次いで、配線材料となる銅をパッケージ基板上に積層してビアホールを銅で埋め込むことにより、ビアを形成する。続いて、パッケージ基板上に積層した余分な配線材料（銅）を研磨によって除去した後、パッケージ基板の裏面を研磨してビアの一端部を露出させることにより、ビアを貫通状態に形成する。

特開２０００−１０２４７９号公報特表２００３−５０３８５５号公報

しかしながら従来においては、パッケージ基板の裏面を研磨してビア（銅）の一端部を露出させる場合に、研磨の過程でビアホール底部の絶縁膜及びバリア層を完全に除去することになる。そうした場合、ビアホールの底部でバリア層が消失した段階で銅が露出し、同時に、その周囲にパッケージ基板材料であるシリコンが露出した状態となる。その結果、研磨の最終段階でシリコン上に銅が付着することになる。シリコンと銅は結合性が非常に良好であるため、一旦シリコン上に銅が付着すると、これを研磨後の洗浄処理で除去することが困難になる。また、シリコン上に付着した銅を除去するために洗浄力の強い洗浄液を使用すると、銅ビアに大きなダメージを与えてしまう。

このようにシリコン上に銅が付着した状態で、例えば、パッケージ基板にバンプを形成するために加熱したり、パッケージ基板に半導体チップを実装するために加熱したりすると、この影響でシリコン中に銅が拡散し、さらにこの銅が絶縁膜へと拡散する。その結果、絶縁膜の絶縁耐圧が劣化するため、電流のリークやショートを引き起こす恐れがある。

本発明は、上記課題を解決するためになされたもので、その目的とするところは、銅を含む配線材料で貫通ビアを形成する場合に、絶縁膜への銅の拡散を確実に防止することができる半導体装置とその製造方法を提供することにある。

本発明に係る半導体装置は、半導体チップをパッケージ基板に実装してなるとともに、パッケージ基板に当該基板の厚み方向に貫通するビアを形成してなる半導体装置であって、ビアは銅を含む配線材料からなるもので、このビアの周囲に、内側と外側が一対のバリア層で挟まれた絶縁膜を有するものである。

本発明に係る半導体装置においては、パッケージ基板を貫通するビアの周囲に、内側と外側が一対のバリア層で挟まれた状態の絶縁膜を設けることにより、絶縁膜に対する内側からの銅の拡散と外側からの銅の拡散が、それぞれ内側及び外側のバリア層によって防止される。

本発明に係る半導体装置の製造方法は、半導体チップをパッケージ基板に実装してなるとともに、パッケージ基板に当該基板の厚み方向に貫通するビアを形成してなる半導体装置の製造方法であって、パッケージ基板の一面側に非貫通状態でビアホールを形成する第１の工程と、ビアホールの内壁を覆う状態でパッケージ基板上に第１のバリア層を形成する第２の工程と、第１のバリア層を覆う状態でパッケージ基板上に絶縁膜を形成する第３の工程と、絶縁膜を覆う状態でパッケージ基板上に第２のバリア層を形成する第４の工程と、ビアホールを埋め込む状態でパッケージ基板上に銅を含む配線材料を積層することにより、ビアホール内にビアを形成する第５の工程とを含むものである。

本発明に係る半導体装置の製造方法においては、パッケージ基板の一面側に形成したビアホールの内壁に第１のバリア層、絶縁膜及び第２のバリア層が順に積層されるとともに、ビアホールの中心に配線材料によってビアが形成される。そのため、ビアの周囲では、絶縁膜の内側と外側が第１のバリア層と第２のバリア層に挟まれた状態となる。したがって、絶縁膜に対する内側からの銅の拡散と外側からの銅の拡散が、第１のバリア層及び第２のバリア層によって防止される。

本発明の半導体装置及びその製造方法によれば、絶縁膜に対する内側からの銅の拡散と外側からの銅の拡散の両方を２つ（一対）のバリア層によって防止することができる。そのため、絶縁膜への銅の拡散による絶縁耐圧の劣化を確実に防止し、製品の歩留まりを向上させることができる。

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。

図１は本発明の実施形態に係る半導体装置の構成例を示す側面概略図であり、図２はその主要部を拡大した横断面図である。図示した半導体装置は、大きくは、半導体チップ１と、パッケージ基板２とを備えて構成されている。

半導体チップ１の一面（素子形成面）には複数のバンプ（突起電極）３が突状に形成されている。この半導体チップ１は、バンプ形成面を下向きにした、いわゆるフェースダウンの状態でパッケージ基板２上にフリップチップ接合により実装されている。

パッケージ基板２は、例えば、半導体チップ１を図示しない回路基板（マザー基板）に実装するための中継基板、すなわちインターポーザ基板となるものである。このパッケージ基板２は、例えばシリコン基板によって構成されている。また、パッケージ基板２には基材部分（シリコン基板部分）を厚み方向に貫通するビア４が形成されている。ビア４は銅を含む配線材料によって形成されている。さらに、パッケージ基板２のチップ実装面と反対側の面には、外部接続端子となる複数のバンプ５が形成されている。バンプ５の外径及び配列ピッチは上述したバンプ３よりも大きい寸法となっている。

また、パッケージ基板２の内部では、ビア４の周囲にバリア層６、絶縁膜７、バリア層８が順に形成されている。バリア層６，８は、ビア４を形成する配線材料（銅）の拡散を防止するためのものである。これら第１のバリア層６、絶縁膜７及び第２のバリア層８は、ビア４を取り囲む状態で当該ビア４の径方向（直径方向）に同心円状に順に配置されている。すなわち、ビア４の外側にはこれに接する状態でバリア層６が形成され、バリア層６の外側にはこれに接する状態で絶縁膜７が形成されている。また、絶縁膜７の外側にはこれに接する状態でバリア層８が形成され、バリア層８の外側にはこれに接する状態でパッケージ基板２の基材（シリコン）が配置されている。これにより、ビア４の周囲では、絶縁膜７の内側（内周側）と外側（外周側）が、ビア４の径方向で一対のバリア層６，８により挟み込まれた構成となっている。

続いて、上記構成からなる半導体装置の製造方法について説明する。半導体装置の製造工程の中には、半導体チップ１を製造するチップ製造工程と、パッケージ基板２を製造する基板製造工程と、半導体チップ１をパッケージ基板２に実装する実装工程が含まれる。このうち、本発明の半導体装置の製造方法は、特に、基板製造工程に特徴を有することから、本実施形態では基板製造工程と、この後の実装工程についてのみ説明する。

先ず、基板製造工程では、図２（Ａ）に示すように、パッケージ基板２の基材となるウエハ状態のシリコン基板にビアホール９を形成する。ビアホール９の形成は、フォトリソグラフィ技術とエッチング法を用いて行うことができる。すなわち、パッケージ基板２の一面側にフォトリソグラフィ技術によってレジストパターンを形成し、このレジストパターンをマスクとしてパッケージ基板２の一面側をエッチングすることによりビアホール９を形成する。このとき、パッケージ基板２の一面側に当該基板を貫通しないように（非貫通状態で）所定の深さでビアホール９を形成する。

次に、図２（Ｂ）に示すように、ビアホール９の内壁を覆うようにパッケージ基板（シリコン基板）２上にバリア層８を形成する。このバリア層８は、金属材料又は絶縁材料を用いて形成することができる。

さらに詳述すると、バリア層８の形成材料に金属材料を用いる場合は、Ｔａ、ＴａＮなどＴａを含む金属材料を用いることができる。この場合、バリア層８の膜厚は、例えば１０ｎｍ〜１００ｎｍ程度とする。Ｔａを含む材料を用いた場合は、膜厚が薄くてもバリア性を保つのが容易であるという利点が得られる。銅に対するバリア性を良好に保つためには、ビアホール９の底部で少なくとも３ｎｍ程度の膜厚を有するようにバリア層８を形成（成膜）することが好ましい。また、Ｔａ，ＴａＮなどの金属材料は、現在の銅を用いたＬＳＩ配線形成プロセスで一般的に使われているため、装置を共用したり、不要な装置を流用したりすることで、製造コストを低く抑えることができるほか、装置の入手も容易であるという利点がある。

また、バリア層８の形成材料には、Ｔｉ、ＴｉＮ、ＴｉＳｉＮなどＴｉを含む金属材料を用いることができる。この場合、バリア層８の膜厚は、例えば１０ｎｍ〜１００ｎｍ程度とする。Ｔｉ、ＴｉＮなどの金属材料は、現在のアルミニウムを用いたＬＳＩ配線形成プロセスで一般的に使われているため、装置を共用したり、不要な装置を流用したりすることで、製造コストを低く抑えることができるほか、装置の入手も容易であるという利点がある。また、一部のＴｉＮ、ＴｉＳｉＮは、ＣＶＤ(Chemical Vapor Deposition)法を用いて成膜することができる。ＣＶＤ法によるバリア層８の成膜は、例えばＴｉＣｌ₄などの材料ガスを用いて行う。ＣＶＤ法を用いて成膜すると、深いビアホール９の内壁を覆う際に、良好なカバレッジを得ることができる。すなわち、深いビアホール９の底部でもＣＶＤ法の採用によって十分な膜厚が確保されるため、そこで銅に対するバリア性が劣化することがない。また、ビアホール９の底部で所望の膜厚を確保するために、パッケージ基板２の一面上にバリア層８を厚く成膜する必要がない。そのため、この後の工程で、ビアホール９内のバリア層８だけを残存するように、パッケージ基板２上に成膜したバリア層８をＣＭＰ(Chemical Mechanical Polishing)法で除去する場合に、ＣＭＰ時間、ＣＭＰコストを抑制することができる。

また、バリア層８の形成材料には、ＷＮなどＷを含む金属材料を用いることができる。この場合、バリア層８の膜厚は、例えば１０ｎｍ〜１００ｎｍ程度とする。ＷＮは、スパッタ法，ＣＶＤ法を用いて成膜することができる。ＣＶＤ法を用いた場合は、上記同様の効果が得られる。また、ＷＮは、ＣＭＰで比較的研磨速度を大きくしやすい利点がある。

また、バリア層８は、上述したＴａを含む金属材料，Ｔｉを含む金属材料，Ｗを含む金属材料を用いて単層で形成してもよいし、２層以上の積層構造としてもよい。積層構造とする場合は、一方を絶縁膜７との密着性が良好な材料層で形成し、他方をカバレッジの良好な材料層で形成することが望ましい。

一方、バリア層８の形成材料に絶縁材料を用いる場合は、銅に対して拡散防止作用をなす有機材料を用いることができるが、より好ましくはシリコンを含む材料を用いる。シリコンを含む絶縁材料でバリア層８を形成した場合は、パッケージ基板２の基板材料であるシリコンとの密着性が良好になるとともに、熱膨張係数がパッケージ基板２と近いものとなるため、熱応力が小さくなるという利点がある。具体的には、シリコンを４０％（元素数比）程度以上含む材料であることが望ましい。また、シリコンを含む絶縁材料としては、例えばＳｉＮ、ＳｉＣなど、ＬＳＩ製造プロセスで標準的に使用されている材料を幅広く用いることができる。この場合、バリア層８の膜厚は、例えば３０ｎｍ〜４００ｎｍ程度とする。

また、絶縁膜７の形成材料となる絶縁材料と同じ材料を用いてバリア層８を形成してもよい。また、バリア層８は、シリコンを含む絶縁材料を用いて単層で形成してもよいし、２層以上の積層構造としてもよい。積層構造とする場合は、一方を絶縁膜７との密着性が良好な材料層で形成し、他方をカバレッジの良好な材料層で形成することが望ましい。

バリア層８を絶縁材料で形成した場合は、このバリア層８をパッケージ基板２の一面上に残したままにしても、後述するチップ実装工程で、半導体チップ１とパッケージ基板２との間に相対的な位置ずれが生じた場合に、パッケージ基板２の一面上で隣り合うビア４の間が絶縁状態に維持されるため、上記位置ずれに伴う配線の短絡を防止することができる。また、絶縁膜７とバリア層８を同じ絶縁材料で形成する場合は、それらを同一の成膜装置にて連続的に成膜することができる。これにより、成膜装置の台数を増やすことなく、絶縁膜７とバリア層８の成膜所要時間を極力短縮し、製造コストを低く抑えることができる。

このようにしてバリア層８を形成した後は、図３（Ａ）に示すように、バリア層８を覆う状態でパッケージ基板２上に絶縁膜７を形成する。ここでは、パッケージ基板２上にＣＶＤ法を用いて二酸化シリコン単層或いは二酸化シリコンと窒化シリコンの積層膜からなる絶縁膜７を形成する。

次に、図３（Ｂ）に示すように、絶縁膜７を覆う状態でパッケージ基板２上にバリア層６を形成する。このバリア層６は、上記バリア層８の形成と同様の金属材料（Ｔａ、Ｔｉ、Ｗを含む材料）を用いてＣＶＤ法により形成することができる。バリア層６の形成材料として、ＴａやＴｉを含む金属材料を用いた場合は、配線材料となる銅との密着性が良好になるという利点が得られる。

次に、図３（Ｃ）に示すように、ビアホール９を埋め込む状態でパッケージ基板２上に例えばスパッタ法と電解メッキ法の併用によって銅の配線材料を積層することにより、当該基板上に配線材料層１０を形成する。銅の配線材料形成には、スパッタ法，無電解めっき法なども使用できる。このとき、ビアホール９の内部には、このビアホール９を埋め込む配線材料、つまり銅によってビア４が形成される。ここで、本明細書において、「ビアホール」は機械的な「孔」を意味し、「ビア」は電気的な「導通路」を意味する。

次に、図４（Ａ）に示すように、パッケージ基板２上に積層した配線材料層１０をＣＭＰ法によって除去するとともに、ビアホール９内だけにバリア層６が残存するようにパッケージ基板２の一面を覆うバリア層６をＣＭＰ法によって除去し、その後、パッケージ基板２を洗浄する。このとき、パッケージ基板２の一面を覆うバリア層６と合わせて、その下層の絶縁膜７とバリア層８もＣＭＰ法によって順に除去することができる。パッケージ基板２の一面上でバリア層６、絶縁膜７及びバリア層８を除去した場合は、その後でパッケージ基板２の一面にパッシベーション膜を形成しておく。これにより、後述するチップ実装工程で、半導体チップ１とパッケージ基板２との間に相対的な位置ずれが生じた場合でも、パッケージ基板２の一面上で隣り合うビア４の間が絶縁状態に維持されるため、上記位置ずれに伴う配線の短絡を防止することができる。

次に、図４（Ｂ）に示すように、パッケージ基板２の裏面（他面）をラッピング法によって研磨することにより、パッケージ基板２の裏面にビア４の一端部を露出させる。これにより、パッケージ基板２に貫通状態でビア４が形成されることになる。パッケージ基板２の裏面をラッピング法で研磨した後は、パッケージ基板２を洗浄する。この洗浄処理により、パッケージ基板２の裏面側で、絶縁膜７上に付着した銅は簡単に除去されるものの、シリコン上に付着した銅は強く結合しているため、洗浄しても除去されずに残るケースが多い。

次に、図４（Ｃ）に示すように、パッケージ基板２の裏面にパッシベーション膜１１を形成するとともに、当該基板裏面にビア４の一端部が露出した状態となるようにパッシベーション膜１１に開口部１２を形成する。

次に、図５（Ａ）に示すように、パッケージ基板２の片面（一面又は他面）に複数のバンプ５を形成する。以上で基板製造工程が終了となる。

次に、実装工程において、図５（Ｂ）に示すように、パッケージ基板２に半導体チップ１を実装（フリップチップ実装）する。以上で図１に示す半導体装置が得られる。

このような製造方法によって得られた半導体装置においては、パッケージ基板２を貫通するビア４の周囲に、内側と外側が一対のバリア層６，８で挟まれた絶縁膜７を設けることにより、絶縁膜７に対する内側からの銅の拡散と外側からの銅の拡散が、それぞれ内側及び外側のバリア層６，８によって防止される。したがって、半導体装置の製造過程でパッケージ基板２の裏面を研磨するときにシリコン上に銅が付着し、この銅がその後の工程で加熱（熱処理）されてシリコン中に拡散したとしても、絶縁膜７の外側にバリア層８が設けられているため、シリコン中から絶縁膜７への銅の拡散が外側のバリア層８によって防止される。そのため、基板製造工程でシリコン上に付着した銅の拡散に起因する電流のリークやショートを確実に防止することができる。

また、パッケージ基板２の一面上で配線材料層１０とバリア層６をＣＭＰ法により除去する場合に、ＣＭＰの不均一性やディッシング、さらにはウエハエッジ部での研磨圧力の集中などにより、ビアホール９の一端部（開口縁部）で絶縁膜７の一部が過剰に削り取られシリコンが露出した場合でも、絶縁膜７の外側にバリア層８が存在することにより、絶縁膜７への銅の拡散を有効に防止することができる。特に、ＣＭＰの均一性に関しては、銅の膜が例えば１５μｍと非常に厚く、必要な研磨量が多いため、絶縁膜７との選択比を大きく保つ必要があり、よって一般的な半導体装置製造プロセスで用いる銅のＣＭＰ工程に比べて難易度が高くなる。また、ＣＭＰのディッシングに関しては、ビアホール径が大きいため、一般的な半導体装置製造プロセスで用いる銅のＣＭＰ工程に比べてディッシングが入りやすい構造であり、難易度が高くなる。したがって、絶縁膜７の外側にバリア層８を配置することは、ＣＭＰの不均一性やディッシングなどに起因した絶縁膜７への銅の拡散を防止するうえで非常に有益なものとなる。

本発明の実施形態に係る半導体装置の構成例を示す図である。本発明の実施形態に係る半導体装置の製造方法を説明する図（その１）である。本発明の実施形態に係る半導体装置の製造方法を説明する図（その２）である。本発明の実施形態に係る半導体装置の製造方法を説明する図（その３）である。本発明の実施形態に係る半導体装置の製造方法を説明する図（その４）である。

符号の説明

１…半導体チップ、２…パッケージ基板、４…ビア、６，８…バリア層、７…絶縁膜、９…ビアホール、１０…配線材料層

Claims

半導体チップをパッケージ基板に実装してなるとともに、前記パッケージ基板に当該基板の厚み方向に貫通するビアを形成してなる半導体装置であって、
前記ビアは銅を含む配線材料からなるもので、当該ビアの周囲に、内側と外側が一対のバリア層で挟まれた絶縁膜を有する
ことを特徴とする半導体装置。
外側のバリア層は金属材料からなる
ことを特徴とする請求項１記載の半導体装置。
外側のバリア層は絶縁材料からなる
ことを特徴とする請求項１記載の半導体装置。
前記パッケージ基板はインターポーザ基板である
ことを特徴とする請求項１記載の半導体装置。
外側のバリア層はタンタル、チタン、タングステンのうちの少なくとも１つを含む金属材料からなる
ことを特徴とする請求項２記載の半導体装置。
外側のバリア層はシリコンを含む絶縁材料からなる
ことを特徴とする請求項３記載の半導体装置。
前記インターポーザ基板はシリコン基板からなる
ことを特徴とする請求項４記載の半導体装置。
半導体チップをパッケージ基板に実装してなるとともに、前記パッケージ基板に当該基板の厚み方向に貫通するビアを形成してなる半導体装置の製造方法であって、
前記パッケージ基板の一面側に非貫通状態でビアホールを形成する第１の工程と、
前記ビアホールの内壁を覆う状態で前記パッケージ基板上に第１のバリア層を形成する第２の工程と、
前記第１のバリア層を覆う状態で前記パッケージ基板上に絶縁膜を形成する第３の工程と、
前記絶縁膜を覆う状態で前記パッケージ基板上に第２のバリア層を形成する第４の工程と、
前記ビアホールを埋め込む状態で前記パッケージ基板上に銅を含む配線材料を積層することにより、前記ビアホール内にビアを形成する第５の工程と
を含むことを特徴とする半導体装置の製造方法。
前記第５の工程の後に、前記パッケージ基板の他面を研磨することにより、当該パッケージ基板の他面に前記ビアの一端部を露出させる第６の工程を有する
ことを特徴とする請求項８記載の半導体装置の製造方法。