JP5960549B2 - 半導体装置の製造方法 - Google Patents
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まず、本実施の形態によるビア・ミドル方式によるTSV技術を採用した半導体装置の製造方法がより明確となると思われるため、本発明者らが比較検討を行った半導体装置の製造方法における課題について説明する。
≪半導体装置≫
本実施の形態によるTSVを備える半導体装置を図1及び図2を用いて説明する。図1は半導体装置の要部断面図、図2は半導体装置の要部裏面図である。
次に、本実施の形態によるビア・ミドル方式によるTSV技術を採用した半導体装置の製造方法について図3〜図14を用いて工程順に説明する。図3〜図12及び図14は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部及びTSV形成領域の一部を示している。図13(a)及び(b)は、半導体装置の製造工程中の複数の貫通電極を示す要部断面図である。また、図3〜図12及び図14の素子形成領域には、半導体素子としてnMISFETを例示する。また、半導体装置には、例えば100個以上の貫通電極が形成されるが、便宜上、図3〜図12及び図14には1個の貫通電極及びその周辺部を記載し、図13には4個の貫通電極を記載する。
まず、図3に示すように、例えば単結晶シリコン(Si)からなる半導体基板(ウエハと称する平面略円形状の半導体の薄板)SWを用意する。半導体基板SWの厚さ(第1厚さ)は、例えば700μm程度である。次に、半導体基板SWの主面(表面、第1主面)の素子分離領域に絶縁膜からなる分離部IRを形成する。続いて、nMISFETが形成される領域の半導体基板SWにp型の導電性を示す不純物をイオン注入してp型ウェルPWを形成する。
次に、図4に示すように、レジストパターンをマスクとして、TSV形成領域の層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWを順次エッチングして、層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWにビア(貫通穴、接続孔)VIを形成する。ビアVIの径は、例えば10μm程度、その深さは、例えば50μm程度である。
次に、図8に示すように、半導体基板SWの主面側に第1層目の配線M1、接続パッドMC、第2層目の配線M2、銅(Cu)バンプCB及び外部端子(はんだボール)SBを順次形成する。
次に、図9に示すように、半導体基板SWの主面側に、接着層CLを介してガラス支持体GHを貼り付ける。このガラス支持体GHに代えて、シリコン(Si)基板を支持体に用いてもよい。
B1,B2,BM,BP バリアメタル膜
CB 銅バンプ
CE 接続電極(プラグ)
CL 接着層
CN 接続孔
CP 銅めっき膜
GE ゲート電極
GH ガラス支持体
GI ゲート絶縁膜
IF1 ライナ膜(第1絶縁膜)
IF2 絶縁膜(第2絶縁膜)
IR 分離部
IL 絶縁膜
ILD,ILD1,ILD2,ILD3 層間絶縁膜
M1,M2,M3,M4,M5,M6 配線
MC 接続パッド
PW p型ウェル
RS 封止樹脂
S1 主面(表面、第1主面)
S2 裏面(第2主面)
SB 外部端子(はんだボール)
SC 半導体チップ(半導体基板)
SD n型半導体領域
SIF ストッパ絶縁膜
SL サイドウォール
SW 半導体基板
TA 溝
TB 接続孔
TE 貫通電極
TRa 配線形成用の溝
TRb 接続パッド形成用の溝
VI ビア(貫通穴、接続孔)
VO 開口部
Claims (5)
- 以下の工程を含む半導体装置の製造方法:
(a)第1厚さを有する半導体基板の第1主面に、複数のビアを形成する工程;
(b)前記複数のビアの内部に、第1絶縁膜及びバリア膜を介して複数の貫通電極を形成する工程;
(c)前記半導体基板を前記第1主面と反対側の第2主面から加工して、前記半導体基板の前記第1厚さを前記第1厚さよりも薄い第2厚さとし、前記第1絶縁膜及び前記バリア膜に被覆された前記複数の貫通電極の底部を前記半導体基板の前記第2主面から突出させる工程;
(d)前記工程(c)の後に、前記半導体基板の前記第2主面上に、前記半導体基板の前記第2主面から突出する前記複数の貫通電極の高さよりも薄い第2絶縁膜を形成する工程;
(e)前記工程(d)の後に、CMP法により、前記第2絶縁膜、前記第1絶縁膜及び前記バリア膜を研磨して、前記複数の貫通電極の底面を露出させる工程、
ここで、前記工程(e)における前記CMP法では、前記バリア膜の研磨レートが前記第2絶縁膜の研磨レートよりも5倍以上高く、前記複数の貫通電極の研磨レートが前記第2絶縁膜の研磨レートよりも2倍以上高く、前記バリア膜の研磨レートが前記複数の貫通電極の研磨レートよりも高いスラリを用いる。 - 請求項1記載の半導体装置の製造方法において、
前記工程(d)で形成される前記第2絶縁膜は、酸化シリコン膜と窒化シリコン膜との積層膜である。 - 請求項1記載の半導体装置の製造方法において、
前記半導体基板の前記第2主面から突出する前記複数の貫通電極の高さは、2〜5μmである。 - 請求項1記載の半導体装置の製造方法において、
前記複数の貫通電極が形成されていない領域における前記第2絶縁膜の研磨レートは、5nm/min以下である。 - 請求項1記載の半導体装置の製造方法において、
前記複数の貫通電極は、銅または銅を主成分とする合金膜であり、
前記バリア膜は、チタン、タンタル、コバルト、ルテニウムまたはニッケルからなる金属膜、チタン、タンタル、コバルト、ルテニウムまたはニッケルを主成分とする合金膜、金属材料が互いに異なる複数の前記金属膜からなる積層膜、金属材料が互いに異なる複数の前記合金膜からなる積層膜、あるいは金属材料が互いに異なる前記金属膜及び前記合金膜からなる積層膜であり、
前記第1絶縁膜は、酸化シリコン膜、炭素含有酸化シリコン膜または有機絶縁膜である。
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