JP4492196B2 - 半導体装置の製造方法、回路基板、並びに電子機器 - Google Patents
半導体装置の製造方法、回路基板、並びに電子機器 Download PDFInfo
- Publication number
- JP4492196B2 JP4492196B2 JP2004121647A JP2004121647A JP4492196B2 JP 4492196 B2 JP4492196 B2 JP 4492196B2 JP 2004121647 A JP2004121647 A JP 2004121647A JP 2004121647 A JP2004121647 A JP 2004121647A JP 4492196 B2 JP4492196 B2 JP 4492196B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- substrate
- electrode
- layer
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 147
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000011049 filling Methods 0.000 claims abstract description 5
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 256
- 238000009413 insulation Methods 0.000 abstract description 7
- 230000008569 process Effects 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract description 5
- 239000002346 layers by function Substances 0.000 abstract description 2
- 229910000679 solder Inorganic materials 0.000 description 26
- 239000000463 material Substances 0.000 description 19
- 238000007747 plating Methods 0.000 description 17
- 238000005530 etching Methods 0.000 description 15
- 238000002161 passivation Methods 0.000 description 14
- 230000003014 reinforcing effect Effects 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005498 polishing Methods 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 229910007637 SnAg Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 239000013585 weight reducing agent Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017750 AgSn Inorganic materials 0.000 description 1
- 229910016570 AlCu Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 229910020658 PbSn Inorganic materials 0.000 description 1
- 101150071746 Pbsn gene Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Description
本発明は、半導体装置の製造方法、回路基板、並びに電子機器に関する。
携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯型の電子機器では、小型化や軽量化への要求に伴い、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られている。例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが提供されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度となるため、高密度実装を実現している。
従って、上記電子機器では、今後益々小型化および多機能化が求められる傾向にあることから、半導体チップの実装密度をさらに高める必要がある。かかる背景の下で、近年、３次元実装技術が提案されている。この３次元実装技術は、同様の機能を有する半導体チップ同士、または異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である（例えば、特許文献１参照）。
特開２００１−５３２１８号公報
ところで、上記半導体チップには貫通孔が形成され、この貫通孔には電極が形成されており、この電極によって半導体チップ同士のそれぞれを電気的に接続し、上述した３次元実装技術を実現している。そして、この半導体チップの能動面および貫通孔には絶縁層が形成され、この絶縁層は、貫通孔内部の絶縁および半導体チップの裏面に形成される電極端子の保護膜として機能している。
しかしながら、上記半導体チップを構成する基板と基板に形成される絶縁層とは、それぞれ物理定数、すなわち、熱膨張係数および内部応力が異なる。さらに、上記絶縁層は、集積回路が形成されている能動面の一方にのみ形成されている。そのため、チップ化する場合に、基板と基板に形成される絶縁層との内部応力の差により、基板にストレス（応力）が生じ、このストレスによって基板が変形し、反りが発生する。このような基板の反りの発生によって、基板上に半導体チップを実装することが困難となる。さらに、上述したように、半導体チップ上に半導体チップを積層（３次元実装）する場合には、半導体チップの各々は、半導体チップの集積回路が形成されている能動面側または裏面側に湾曲して反るため、半導体チップを積層し、両半導体チップの電極を電気的または機械的に接続させることが困難となる場合がある。
しかしながら、上記半導体チップを構成する基板と基板に形成される絶縁層とは、それぞれ物理定数、すなわち、熱膨張係数および内部応力が異なる。さらに、上記絶縁層は、集積回路が形成されている能動面の一方にのみ形成されている。そのため、チップ化する場合に、基板と基板に形成される絶縁層との内部応力の差により、基板にストレス（応力）が生じ、このストレスによって基板が変形し、反りが発生する。このような基板の反りの発生によって、基板上に半導体チップを実装することが困難となる。さらに、上述したように、半導体チップ上に半導体チップを積層（３次元実装）する場合には、半導体チップの各々は、半導体チップの集積回路が形成されている能動面側または裏面側に湾曲して反るため、半導体チップを積層し、両半導体チップの電極を電気的または機械的に接続させることが困難となる場合がある。
本発明は、上記課題に鑑みてなされたものであり、基板と基板に形成される機能層との物理定数の差により発生する基板の反りを抑制または除去することが可能な半導体装置および半導体装置の製造方法、回路基板、並びに電子機器を提供することにある。
本発明は、上記課題を解決するために、基板を貫通する電極を有する半導体装置の製造方法であって、前記基板の能動面に凹部を形成する工程と、前記凹部の内部を含む前記基板の能動面に第１の絶縁層を形成する工程と、前記絶縁層が形成された前記凹部の内部に導電体を充填して、前記電極を形成する工程と、前記能動面の裏面側を除去し、前記能動面の裏面から前記電極と前記電極の外周部に形成された第１の絶縁層とを露出させる工程と、前記能動面の裏面に内部応力の方向が前記第１の絶縁層と同じ方向である第２の絶縁層を形成する工程と、を有することを特徴とする。
基板と基板の能動面に形成される絶縁層とは、それぞれ内部応力が異なる。チップ化する際に、この内部応力の差により、基板は、第１の基板の能動面側または裏面側に湾曲して反ることになる。本発明によれば、能動面の裏面側に内部応力が前記第１の絶縁層と同じ方向である第２の絶縁層を形成するため、第２の絶縁層の内部応力により、基板と基板の能動面に形成される第１の絶縁層との内部応力の差を、平衡または減少させることが可能となる。この結果、基板と基板の能動面に形成される第１の絶縁層と内部応力の差により発生する基板の反りの発生を除去または抑制することが可能となる。
前記第２の絶縁層は、前記第１の絶縁層と同じ材料であることを特徴とする。
このような構成によれば、第１の絶縁層の内部応力と第２の絶縁層とを同種の層で構成するため、両層の内部応力を同じ方向の内部応力にすることが可能となり、基板と第１の絶縁層との内部応力の差を平衡または減少させることが可能となる。この結果、基板と基板の能動面に形成される第１の絶縁層と内部応力の差により発生する基板の反りの発生を抑制することが可能となる。
このような構成によれば、第１の絶縁層の内部応力と第２の絶縁層とを同種の層で構成するため、両層の内部応力を同じ方向の内部応力にすることが可能となり、基板と第１の絶縁層との内部応力の差を平衡または減少させることが可能となる。この結果、基板と基板の能動面に形成される第１の絶縁層と内部応力の差により発生する基板の反りの発生を抑制することが可能となる。
または、前記第２の絶縁層を、前記第１の絶縁層の厚さとほぼ等しくすることも好ましい。
このような構成によれば、第１の絶縁層の内部応力と第２の絶縁層とを同種の層で構成するため、両層の内部応力を同じ方向の内部応力にすることが可能となる。さらに、第１の絶縁層と第２の絶縁層との層厚がほぼ等しいため、上述したように両絶縁層の内部応力を同じ方向とし、かつ、両絶縁層の内部応力の大きさをほぼ等しくすることが可能となる。この結果、第１の絶縁層と第２の絶縁層との内部応力が互いに打ち消しうことになり、基板には内部応力が作用せず、基板と基板の能動面に形成される第１の絶縁層と内部応力の差により発生する基板の反りの発生を抑制することが可能となる。
このような構成によれば、第１の絶縁層の内部応力と第２の絶縁層とを同種の層で構成するため、両層の内部応力を同じ方向の内部応力にすることが可能となる。さらに、第１の絶縁層と第２の絶縁層との層厚がほぼ等しいため、上述したように両絶縁層の内部応力を同じ方向とし、かつ、両絶縁層の内部応力の大きさをほぼ等しくすることが可能となる。この結果、第１の絶縁層と第２の絶縁層との内部応力が互いに打ち消しうことになり、基板には内部応力が作用せず、基板と基板の能動面に形成される第１の絶縁層と内部応力の差により発生する基板の反りの発生を抑制することが可能となる。
また、本発明は、基板を貫通する電極を有する半導体装置の製造方法であって、基板
の能動面に凹部を形成する工程と、前記凹部の内部を含む前記基板の能動面に第１の絶縁層を形成する工程と、前記第１の絶縁層上に内部応力の方向が前記第１の絶縁層と異なる方向である第２の絶縁層を積層する工程と、前記絶縁層が形成された前記凹部の内部に導電体を充填して、前記電極を形成する工程と、前記能動面の裏面側を除去し、前記能動面の裏面から前記電極、前記電極の外周部に形成された前記第１の絶縁層および前記第２の絶縁層を露出させる工程と、前記能動面の裏面から前記電極を露出させる工程と、を有することを特徴とする。
の能動面に凹部を形成する工程と、前記凹部の内部を含む前記基板の能動面に第１の絶縁層を形成する工程と、前記第１の絶縁層上に内部応力の方向が前記第１の絶縁層と異なる方向である第２の絶縁層を積層する工程と、前記絶縁層が形成された前記凹部の内部に導電体を充填して、前記電極を形成する工程と、前記能動面の裏面側を除去し、前記能動面の裏面から前記電極、前記電極の外周部に形成された前記第１の絶縁層および前記第２の絶縁層を露出させる工程と、前記能動面の裏面から前記電極を露出させる工程と、を有することを特徴とする。
基板と基板の能動面に形成される絶縁層とは、それぞれ内部応力が異なる。チップ化する際に、この内部応力の差により、基板は、第１の基板の能動面側または裏面側に湾曲して反ることになる。本発明によれば、基板の能動面側に形成される第１の絶縁層上に内部応力の方向が異なる第２の絶縁層を積層するため、第２の絶縁層の内部応力により、基板と基板の能動面に形成される第１の絶縁層との内部応力の差を、平衡または減少させることが可能となる。この結果、基板と基板の能動面に形成される第１の絶縁層と内部応力の差により発生する基板の反りの発生を除去または抑制することが可能となる。
また、本発明は上記半導体装置を備える回路基板であることを特徴とする。これにより、上記効果を伴った回路基板を提供することができる。さらに、本発明は上記回路基板を備える電子機器であることを特徴とする。これにより、上記効果を伴った電子機器を提供することが可能となる。
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各層および各部材を認識可能な大きさとするため、各層および各部材の縮尺を適宜変更している。
［第１実施形態］
最初に、本発明に係る半導体装置の第１実施形態である半導体チップにつき、図１を用いて説明する。図１は本実施形態に係る半導体チップの電極部分の側面断面図である。本実施形態に係る半導体チップ２は、集積回路が形成された基板１０と、基板１０の能動面１０ａから基板１０の裏面１０ｂにかけて形成された貫通孔Ｈ４の内部に、第１の絶縁層２２を介して形成された電極３４と、基板１０の裏面１０ｂに形成された第２の絶縁層２６とを有するものである。
最初に、本発明に係る半導体装置の第１実施形態である半導体チップにつき、図１を用いて説明する。図１は本実施形態に係る半導体チップの電極部分の側面断面図である。本実施形態に係る半導体チップ２は、集積回路が形成された基板１０と、基板１０の能動面１０ａから基板１０の裏面１０ｂにかけて形成された貫通孔Ｈ４の内部に、第１の絶縁層２２を介して形成された電極３４と、基板１０の裏面１０ｂに形成された第２の絶縁層２６とを有するものである。
（半導体装置）
図１に示す半導体チップ２では、Ｓｉ（ケイ素）等からなる基板１０の表面１０ａに、トランジスタ、メモリ素子、その他の電子素子からなる集積回路（図示省略）が形成されている。その基板１０の能動面１０ａには、ＳｉＯ2（酸化ケイ素）等からなる絶縁膜１２が形成されている。さらに、その絶縁膜１２の表面には、硼燐珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。
図１に示す半導体チップ２では、Ｓｉ（ケイ素）等からなる基板１０の表面１０ａに、トランジスタ、メモリ素子、その他の電子素子からなる集積回路（図示省略）が形成されている。その基板１０の能動面１０ａには、ＳｉＯ2（酸化ケイ素）等からなる絶縁膜１２が形成されている。さらに、その絶縁膜１２の表面には、硼燐珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。
その層間絶縁膜１４の表面の所定部分には、電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、およびＴｉＮ等からなる第４層（キャップ層）１６ｄを、順に積層して形成されている。なお、電極パッド１６の構成材料は、電極パッド１６に必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更してもよい。すなわち、集積回路の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、電気抵抗の低いＣｕのみを用いて電極パッド１６を形成してもよい。
この電極パッド１６は、平面視において半導体チップ２の周辺部に並んで形成されている。なお、電極パッド１６は、半導体チップ２の周辺部に並んで形成される場合と、中央部に並んで形成される場合とがある。周辺部に形成される場合には、半導体チップ２の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。そして、各電極パッド１６は、上述した集積回路と、図示しない箇所で電気的に接続されている。なお、電極パッド１６の下方には集積回路が形成されていない点に注意されたい。
その電極パッド１６を覆うように、層間絶縁膜１４の表面にパッシベーション膜１８が形成されている。パッシベーション膜１８は、ＳｉＯ2（酸化ケイ素）やＳｉＮ（窒化ケイ素）、ポリイミド樹脂等からなり、例えば１μｍ程度の厚さに形成されている。
そして、電極パッド１６の中央部には、パッシベーション膜１８の開口部Ｈ１および電極パッド１６の開口部Ｈ２が形成されている。なお、開口部Ｈ２の直径は、開口部Ｈ１の径よりも小さく、例えば６０μｍ程度に設定されている。また、電極パッド１６における第４層１６ｄは、開口部Ｈ１と同径に開口されている。一方、パッシベーション膜１８の表面並びに開口部Ｈ１および開口部Ｈ２の内面には、ＳｉＯ2（酸化ケイ素）等からなる絶縁膜２０が形成されている。
そして、電極パッド１６の中央部に、絶縁膜２０、層間絶縁膜１４、絶縁膜１２および基板１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の直径は、開口部Ｈ２の直径より小さく、例えば３０μｍ程度に形成されている。なお、孔部Ｈ３は、平面視円形に限られず、平面視矩形に形成してもよい。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板の能動面から裏面に貫通する貫通孔Ｈ４が形成される。
絶縁層２２は、上記貫通孔Ｈ４の内壁面に沿って形成され、さらに、貫通孔Ｈ４の内壁面から、基板１０に形成される絶縁膜２０上に延在して形成されている。上記貫通孔Ｈ４の内部および貫通孔Ｈ４の開口部Ｈ１の直径より若干大きい領域には、後述する電極３４が形成される。従って、その他の電極３４が形成される領域以外は、絶縁層２２が露出した状態となっている。また、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０および絶縁層２２は、開口部Ｈ２の周縁に沿って一部除去され、電極パッド１６と電極３４とが電気的に接続されるようになっている。この絶縁層２２は、電流リークの発生、酸素および水分等による浸食等を防止するものである。さらに、絶縁層２２は、上記貫通孔Ｈ４の内壁面から基板１０の裏面１０ｂへ突出して形成され、基板１０の裏面に電極端子を形成する場合の保護膜として機能する。上記絶縁層２２は、例えば、伸び側方向の内部応力を有しており、層厚としては、３μｍ程度の厚さに形成されている。
その貫通孔Ｈ４の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁層２２が形成されている。この絶縁層２２は、電流リークの発生、酸素および水分等による浸食等を防止するものであり、例えば、３μｍ程度の厚さに形成されている。また、この絶縁層２２は伸び側の内部応力を有している。また、絶縁層２２は、基板１０の裏面１０ｂから突出形成されている。一方、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０および絶縁層２２は、開口部Ｈ２の周縁に沿って一部除去されている。
これによって露出した電極パッド１６の第３層１６ｃの表面と、残された絶縁層２２の表面には、下地膜２４が形成されている。この下地膜２４は、絶縁層２２等の表面に形成されたバリヤ層（バリヤメタル）と、バリヤ層の表面に形成されたシード層（シード電極）とによって構成されている。バリヤ層は、後述する電極３４の構成材料が基板１０に拡散するのを防止するものであり、ＴｉＷ（チタンタングステン）やＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）等からなる。一方、シード層は、後述する電極３４をメッキ処理によって形成する際の電極になるものであり、ＣｕやＡｕ、Ａｇ等からなる。
そして、この下地膜２４の内側に、電極３４が形成されている。この電極３４は、ＣｕやＷ等の電気抵抗の低い導電材料からなる。なお、ｐｏｌｙ−Ｓｉ（ポリシリコン）にＢやＰ等の不純物をドープした導電材料により電極３４を形成すれば、基板１０への拡散を防止する必要がなくなるので、上述したバリヤ層が不要となる。そして、貫通孔Ｈ４に電極３４を形成することにより、電極３４のプラグ部３６が形成される。なお、プラグ部３６と電極パッド１６とは、図１中のＰ部において下地膜２４を介して電気的に接続されている。また、プラグ部３６の下端面は外部に露出している。一方、パッシベーション膜１８の上方であって開口部Ｈ１の周縁部にも電極３４を延設することにより、電極３４のポスト部３５が形成される。このポスト部３５は、平面視円形に限られず、平面視矩形に形成してもよい。
一方、基板１０の裏面１０ｂには、第２の絶縁層２６が形成されている。絶縁層２６は、ＳｉＯ２（酸化ケイ素）やＳｉＮ（窒化ケイ素）などの無機物や有機物等からなる。第２の絶縁層２６の層厚としては、例えば、第１の絶縁層２２と同じ層厚である３μｍである。また、この絶縁層２６は伸び側の内部応力を有しており、上述した第１の絶縁層２２とは、同じ方向の内部応力を有している。また、絶縁層２６は、電極３４のプラグ部３６の下端面を除いて、基板１０の裏面１０ｂの全面に形成されている。
なお、第１の実施の形態では、基板１０の裏側における電極３４のプラグ部３６の先端面が、絶縁層２６の表面から突出形成されている。プラグ部３６の突出高さは、例えば、１０μｍ〜２０μｍ程度とされている。これにより、複数の半導体チップを積層する際に、半導体チップ相互の間隔を確保できるので、各半導体チップの隙間にアンダーフィル等を容易に充填することができる。なお、プラグ部３６の突出高さを調整することにより、積層された半導体チップ相互の間隔を調整することができる。また、積層後にアンダーフィル等を充填する代わりに、積層前に半導体チップ２の裏面１０ｂに熱硬化性樹脂等を塗布する場合でも、突出したプラグ部３６を避けて熱硬化性樹脂等を塗布することができるので、半導体チップの配線接続を確実に行うことができる。
一方、電極３４のポスト部３５の上面には、ハンダ層４０が形成されている。このハンダ層４０は、一般的なＰｂＳｎ合金等で形成してもよいが、ＡｇＳｎ合金等の鉛フリーのハンダ材料で形成するのが環境面等から好ましい。なお、軟蝋材であるハンダ層４０の代わりに、ＳｎＡｇ合金等からなる硬蝋材（溶融金属）層や、Ａｇペースト等からなる金属ペースト層を形成してもよい。この硬蝋材層や金属ペースト層も、鉛フリーの材料で形成するのが環境面等から好ましい。本実施形態に係る半導体チップ２は、以上のように構成されている。
本実施の形態によれば、基板１０の裏面側に内部応力が第１の絶縁層２２と同じ方向である第２の絶縁層２６を形成するため、第２の絶縁層２６の内部応力により、基板１０と基板１０の能動面に形成される第１の絶縁層２２との内部応力の差を、平衡または減少させることが可能となる。この結果、基板１０と基板１０の能動面に形成される第１の絶縁層２２と内部応力の差により発生する基板の反りの発生を除去または抑制することが可能となる。
なお、第１の実施の形態において、基板１０の能動面に形成する絶縁層２２および基板１０の裏面に形成する絶縁層２６の層厚、またはこのそれぞれの層を構成する材料を適宜変更することも好ましい。具体的には、第１の絶縁層２２および第２の絶縁層２６をＳｉＯ２で構成してそれぞれの層種を同じくし、第１の絶縁層２２と第２の絶縁層２６との層厚を異ならせることも好ましい。このときの層厚としては、例えば、第１の絶縁層２２の層厚を３μｍ、第２の絶縁層２６の層厚を２μｍである。このように、第１の絶縁層２２と第２の絶縁層２８との層厚が異なるため、基板１０に作用する内部応力を除去すことはできないが、両絶縁層は層種が同種であるため、内部応力の方向が同じとなり、基板１０と第１の絶縁層２２との内部応力の差を減少させることができ、基板の反りの発生を抑制することが可能となる。
また、第１の絶縁層２２をＳｉＯ２で構成し、第２の絶縁層２６を第１の絶縁層２２とは構成する材料が異なり層種を異にするが、内部応力の方向が等しいＳｉＮで構成し、さらに第１の絶縁層２２と第２の絶縁層２６との層厚を異ならせることも好ましい。このときの層厚としては、第１の絶縁層２２の層厚が３μｍ、第２の絶縁層２６の層厚が２μｍである。これにより、第１の絶縁層２２と第２の絶縁層２８との層種および層厚は異なるが、両絶縁層の内部応力の方向は同じであるため、基板１０と第１の絶縁層２２との内部応力の差を減少させることができ、基板の反りの発生を抑制することが可能となる。
また、第１の絶縁層２２をＳｉＯ２で構成し、第２の絶縁層２６を第１の絶縁層２２とは構成する材料が異なり層種を異にするが、内部応力の方向が等しいＳｉＮで構成し、さらに第１の絶縁層２２と第２の絶縁層２６との層厚を異ならせ、チップ化時に問題のない反りの発生が生じる程度に第２の絶縁層２６をエッチング等により除去し、薄くすることも好ましい。このときの層厚としては、第１の絶縁層２２の層厚が３μｍ、第２の絶縁層２６の層厚が０．５μｍである。これにより、第１の絶縁層２２と第２の絶縁層２８との層種および層厚は異なるが、両絶縁層の内部応力の方向は同じであるため、基板１０と第１の絶縁層２２との内部応力の差を減少させることができ、基板の反りの発生を抑制することが可能となる。
（製造方法）
次に、本実施形態に係る半導体チップの製造方法につき、図２〜図６を用いて説明する。図２〜図６は、本実施形態に係る半導体チップの製造方法の説明図である。なお以下には、基板における多数の半導体チップ形成領域に対して同時に処理を行う場合を例にして説明するが、個々の半導体チップに対して以下に示す処理を行ってもよい。
次に、本実施形態に係る半導体チップの製造方法につき、図２〜図６を用いて説明する。図２〜図６は、本実施形態に係る半導体チップの製造方法の説明図である。なお以下には、基板における多数の半導体チップ形成領域に対して同時に処理を行う場合を例にして説明するが、個々の半導体チップに対して以下に示す処理を行ってもよい。
まず、図２（ａ）に示すように、基板１０の表面に、絶縁膜１２および層間絶縁膜１４を形成する。そして、層間絶縁膜１４の表面に電極パッド１６を形成する。具体的には、まず層間絶縁膜１４上の全面に、電極パッド１６の第１層から第４層の被膜を順次形成する。なお、各被膜の形成はスパッタリング等によって行う。次に、その表面にレジスト等を塗布する。さらに、フォトリソグラフィー技術により、レジストに電極パッド１６の最終形状をパターニングする。そして、パターニングされたレジストをマスクとしてエッチングを行い、電極パッドを所定形状（例えば、矩形形状）に形成する。その後、電極パッド１６の表面にパッシベーション膜１８を形成する。
次に、パッシベーション膜１８に対して開口部Ｈ１を形成する。その具体的な手順は、まずパッシベーション膜の全面にレジスト等を塗布する。レジストは、フォトレジストや電子線レジスト、Ｘ線レジスト等の何れであってもよく、ポジ型またはネガ型の何れであってもよい。また、レジストの塗布は、スピンコート法、ディッピング法、スプレーコート法等によって行う。なお、レジストを塗布した後にプリベークを行う。そして、開口部Ｈ１のパターンが形成されたマスクを用いてレジストに露光処理を行い、さらに現像処理を行うことによってレジストに開口部Ｈ１の形状をパターニングする。なお、レジストのパターニング後にポストベークを行う。
そして、パターニングされたレジストをマスクとして、パッシベーション膜１８をエッチングする。なお本実施形態では、パッシベーション膜１８とともに電極パッド１６の第４層もエッチングする。エッチングには、ウエットエッチングを採用することもできるが、ドライエッチングを採用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。なお、パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液によって剥離する。以上により、図２（ａ）に示すように、パッシベーション膜１８に開口部Ｈ１が形成されて、電極パッド１６が露出する。
次に、図２（ｂ）に示すように、電極パッド１６に対して開口部Ｈ２を形成する。その具体的な手順は、まず露出した電極パッド１６およびパッシベーション膜１８の全面にレジスト等を塗布して、開口部Ｈ２の形状をパターニングする。
次に、パターニングされたレジストをマスクとして、電極パッド１６をドライエッチングする。なお、ドライエッチングにはＲＩＥを用いることができる。その後、レジストを剥離すれば、図２（ｂ）に示すように、電極パッド１６に開口部Ｈ２が形成される。
次に、パターニングされたレジストをマスクとして、電極パッド１６をドライエッチングする。なお、ドライエッチングにはＲＩＥを用いることができる。その後、レジストを剥離すれば、図２（ｂ）に示すように、電極パッド１６に開口部Ｈ２が形成される。
次に、図２（ｃ）に示すように、基板１０の上方の全面に絶縁膜２０を形成する。この絶縁膜２０は、ドライエッチングにより基板１０に孔部Ｈ３を穿孔する際に、マスクとして機能するものである。なお、絶縁膜２０の膜厚は、基板１０に穿孔する孔部Ｈ３の深さにより、例えば２μｍ程度に設定する。本実施形態では、絶縁膜２０としてＳｉＯ2を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いてもよい。また、絶縁膜２０には、ＰＥＣＶＤ（Plasma EnhancedChemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）すなわちＰＥ−ＴＥＯＳ、またはオゾンを用いた熱ＣＶＤであるＯ3−ＴＥＯＳ、またはＣＶＤを用いて形成した酸化シリコンなどを用いることができる。
次に、絶縁膜２０に孔部Ｈ３の形状をパターニングする。その具体的な手順は、まず絶縁膜２０の全面にレジスト等を塗布して、孔部Ｈ３の形状をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２０、層間絶縁膜１４および絶縁膜１２をドライエッチングする。その後、レジストを剥離すれば、絶縁膜２０等に孔部Ｈ３の形状がパターニングされて、基板１０が露出する。
次に、高速ドライエッチングにより、基板１０に孔部Ｈ３を穿孔する。なお、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。その際、上述したように絶縁膜２０（ＳｉＯ2）をマスクとして用いるが、絶縁膜２０の代わりにレジストをマスクとして用いてもよい。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。すなわち、半導体チップを最終的な厚さまでエッチングした後に、孔部Ｈ３の内部に形成した電極の先端部が基板１０の裏面に露出し得るように、孔部Ｈ３の深さを設定する。以上により、図２（ｃ）に示すように、基板１０に孔部Ｈ３が形成される。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板１０の能動面から内部にかけて凹部Ｈ０が形成される。
次に、図３（ａ）に示すように、凹部Ｈ０の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁層２２を形成する。この絶縁層２２は、例えばＰＥ−ＴＥＯＳまたはＯ３−ＴＥＯＳなどからなり、例えばプラズマＴＥＯＳなどにより、表面層厚が３μｍ程度となるように形成する。
次に、絶縁層２２および絶縁膜２０に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお本実施形態では、開口部Ｈ２の周辺に沿って電極パッド１６の表面の一部を露出させる。その具体的な手順は、まず絶縁層２２の全面にレジスト等を塗布して、露出させる部分をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁層２２および絶縁膜２０を異方性エッチングする。この異方性エッチングには、ＲＩＥ等のドライエッチングを用いることが好適である。以上により、図３（ａ）に示す状態となる。
次に、図３（ｂ）に示すように、露出させた電極パッド１６の表面と、残された絶縁層２２の表面に、下地膜２４を形成する。下地膜２４として、まずバリヤ層を形成し、その上にシード層を形成する。バリヤ層およびシード層は、例えば真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法や、ＣＶＤ法、ＩＭＰ（イオンメタルプラズマ）法、無電解メッキ法などを用いて形成する。
次に、図４（ａ）に示すように、電極３４を形成する。その具体的な手順は、まず基板１０の上方の全面にレジスト３２を塗布する。レジスト３２として、メッキ用液体レジストまたはドライフィルムなどを採用することができる。なお、半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジストまたは絶縁性を有する樹脂レジストを用いることもできるが、後述の工程で用いるメッキ液およびエッチング液に対して耐性を持つことが前提である。
レジスト３２の塗布は、スピンコート法やディッピング法、スプレーコート法などによって行う。ここで、レジスト３２の厚さは、形成すべき電極３４のポスト部３５の高さにハンダ層４０の厚さを加えたものと同程度に設定する。なお、レジスト３２を塗布した後にプリベークを行う。
次に、形成すべき電極３４のポスト部３５の平面形状をレジストにパターニングする。具体的には、所定のパターンが形成されたマスクを用いて露光処理および現像処理を行うことにより、レジスト３２をパターニングする。ここで、ポスト部３５の平面形状が矩形であれば、レジスト３２に矩形形状の開口部をパターニングする。開口部の大きさは、半導体チップにおける電極３４のピッチなどに応じて設定するが、例えば１２０μｍ四方または８０μｍ四方の大きさに形成する。なお、パターニング後にレジスト３２の倒れが生じないように、開口部の大きさを設定する。
なお、以上には、電極３４のポスト部３５を取り囲むようにレジスト３２を形成する方法について説明した。しかしながら、必ずしもポスト部３５の全周を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図４（ａ）の紙面の左右方向にのみ隣接して電極３４が形成される場合には、同紙面の奥行き方向にはレジスト３２を形成しなくてもよい。このように、レジスト３２はポスト部３５の外形形状の少なくとも一部に沿って形成される。
なお、以上には、フォトリソグラフィー技術を用いてレジスト３２を形成する方法について説明した。しかしながら、この方法でレジスト３２を形成すると、レジストを全面に塗布する際にその一部が孔部Ｈ３内に入り込んで、現像処理を行っても孔部Ｈ３内に残渣として残るおそれがある。そこで、例えばドライフィルムを用いることにより、またスクリーン印刷等の印刷法を用いることにより、パターニングされた状態でレジスト３２を形成するのが好ましい。また、インクジェット装置等の液滴吐出装置を用いて、レジストの液滴をレジスト３２の形成位置のみに吐出することにより、パターニングされた状態でレジスト３２を形成してもよい。これにより、孔部Ｈ３内にレジストが入り込むことなく、レジスト３２を形成することができる。
次に、このレジスト３２をマスクとして電極材料を凹部Ｈ０に充填し、電極３４を形成する。電極材料の充填は、メッキ処理やＣＶＤ法等によって行う。メッキ処理には、例えば電気化学プレーティング（ＥＣＰ）法を用いる。なお、メッキ処理における電極として、下地膜２４を構成するシード層を用いる。また、メッキ装置としてカップ式メッキ装置を用いる。カップ式メッキ装置は、カップ形状の容器からメッキ液を噴出させてメッキすることを特徴とする装置である。これにより、凹部Ｈ０の内部に電極材料が充填されて、プラグ部３６が形成される。また、レジスト３２に形成された開口部にも電極材料が充填されて、ポスト部３５が形成される。
次に、電極３４の上面にハンダ層４０を形成する。ハンダ層４０の形成は、ハンダメッキ法やスクリーン印刷等の印刷法などによって行う。なお、ハンダメッキの電極として、下地膜２４を構成するシード層を用いることができる。また、メッキ装置として、カップ式メッキ装置を用いることができる。一方、ハンダ層４０の代わりに、ＳｎＡｇなどからなる硬蝋材層を形成してもよい。硬蝋材層も、メッキ法や印刷法などによって形成することができる。以上により、図４（ａ）に示す状態となる。
次に、図４（ｂ）に示すように、剥離液等を用いてレジスト３２を剥離（除去）する。なお、剥離液にはオゾン水等を用いることができる。続けて、基板１０の上方に露出している下地膜２４を除去する。その具体的な手順は、まず基板１０の上方の全面にレジスト等を塗布し、電極３４のポスト部３５の形状をパターニングする。次に、パターニングされたレジストをマスクとして、下地膜２４をドライエッチングする。なお、ハンダ層４０の代わりに硬蝋材層を形成した場合には、その硬蝋材層をマスクとして下地膜２４をエッチングすることができる。この場合、フォトリソグラフィー工程が不要となるので、製造工程を簡略化することができる。
次に、図５（ａ）に示すように、基板１０を上下反転させた上で、基板１０の下方に補強部材５０を装着する。補強部材５０として、保護フィルム等を採用してもよいが、ガラス等の硬質材料を採用するのが好ましい。これにより、基板１０の裏面１０ｂを加工する際に、基板１０に割れ等が発生するのを防止することができる。補強部材５０は、接着剤５２等を介して基板１０に装着する。接着剤５２として、熱硬化性接着剤や光硬化性接着剤等の硬化性接着剤を使用するのが望ましい。これにより、基板１０の能動面１０ａにおける凹凸を吸収しつつ、補強部材５０を強固に装着することができる。さらに、接着剤５２として紫外線硬化性接着剤等の光硬化性接着剤を使用した場合には、補強部材５０としてガラス等の透光性材料を採用するのが好ましい。この場合、補強部材５０の外側から光を照射することによって、簡単に接着剤５２を硬化させることができる。
次に、図５（ｂ）に示すように、基板１０の裏面１０ｂの全面をエッチングして、絶縁層２２の先端部を露出させ、基板１０の裏面１０ｂより外側に電極３４の先端部を配置する。このエッチングには、ウエットエッチングまたはドライエッチングの何れを用いてもよい。なお、基板１０の裏面１０ｂを粗研磨した後に、エッチングを行って絶縁層２２の先端部を露出させるようにすれば、製造時間を短縮することができる。また、基板１０のエッチングと同時に、絶縁層２２および下地膜２４をエッチングして除去してもよい。
次に、図６（ａ）に示すように、基板１０の裏面１０ｂの全面に、第２の絶縁層２６を形成する。この第２の絶縁層２６の層厚としては、例えば、３μｍ程度である。また、絶縁層２６としてＳｉＯ２やＳｉＮなどの被膜を形成する場合には、ＣＶＤ法によって形成するのが好ましい。また、ＳＯＧを用いて絶縁層２６を形成してもよい。ＳＯＧ（Spin On Glass）は、塗布した後に４００℃程度の温度でベーキングすることによりＳｉＯ２となる液体であり、平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。具体的には、シロキサン結合を基本構造とするポリマーであって、アルコールなどが溶媒として使用されている。このＳＯＧを塗布する場合にも、スピンコート法を用いる。
なお、基板１０の裏面１０ｂの全面に絶縁層２６を形成する代わりに、基板１０の裏面１０ｂにおける電極３４の周辺のみに、選択的に絶縁層２６を形成してもよい。この場合には、インクジェット装置等の液滴吐出装置を用いて絶縁膜の材料液を電極３４の周辺のみに吐出し、乾燥・焼成して絶縁層２６を形成すればよい。
次に、図６（ｂ）に示すように、電極３４の先端部を露出させる。具体的には、電極３４の先端部を覆っている絶縁層２６、絶縁層２２および下地膜２４を除去して、電極３４の先端部を露出させる。絶縁層２６、絶縁層２２および下地膜２４の除去は、ＣＭＰ（Chemical and Mechanical Polishing）研磨等によって行う。ＣＭＰは、基板に対する研磨布による機械的研磨と、そこに供給される研磨液による化学作用との兼ね合いによって、基板の研磨を行うものである。なお、絶縁層２６、絶縁層２２および下地膜２４を研磨により除去する際に、電極３４の先端部を研磨してもよい。この場合、下地膜２４が完全に除去されるので、半導体チップの積層時における電極間の導通不良を防止することができる。
その後、溶剤等により接着剤５２を溶解して、基板１０から補強部材５０を取り外す。次に、基板１０の裏面１０ｂにダイシングテープ（図示省略）を貼り付けた上で、基板１０をダイシングすることにより、半導体チップの個片に分離する。なお、ＣＯ２レーザやＹＡＧレーザを照射して基板１０を切断してもよい。
以上により、図１に示す状態となり、本実施形態に係る半導体チップ２が完成する。
以上により、図１に示す状態となり、本実施形態に係る半導体チップ２が完成する。
（積層構造）
以上のように形成した半導体チップ２を積層して、３次元実装された半導体装置を形成する。図７は、本実施形態に係る半導体チップを積層した状態の側面断面図であり、図１３のＡ部に相当する部分における拡大図である。各半導体チップ２ａ，２ｂは、下層の半導体チップ２ｂにおける電極３４のポスト部の上面に、上層の半導体チップ２ａにおける電極３４のプラグ部の下端面が位置するように配置する。そして、ハンダ層４０を介することにより、各半導体チップ２ａ，２ｂにおける電極３４を相互に接合する。具体的には、リフローによりハンダ層４０を溶解させつつ、各半導体チップ２ａ，２ｂを相互に加圧する。これにより、ハンダ層４０と電極３４との接合部にハンダ合金が形成されて、両者が機械的および電気的に接合される。以上により、各半導体チップ２ａ，２ｂが配線接続される。なお、必要に応じて、積層した各半導体チップ相互の隙間にアンダーフィルを充填する。
以上のように形成した半導体チップ２を積層して、３次元実装された半導体装置を形成する。図７は、本実施形態に係る半導体チップを積層した状態の側面断面図であり、図１３のＡ部に相当する部分における拡大図である。各半導体チップ２ａ，２ｂは、下層の半導体チップ２ｂにおける電極３４のポスト部の上面に、上層の半導体チップ２ａにおける電極３４のプラグ部の下端面が位置するように配置する。そして、ハンダ層４０を介することにより、各半導体チップ２ａ，２ｂにおける電極３４を相互に接合する。具体的には、リフローによりハンダ層４０を溶解させつつ、各半導体チップ２ａ，２ｂを相互に加圧する。これにより、ハンダ層４０と電極３４との接合部にハンダ合金が形成されて、両者が機械的および電気的に接合される。以上により、各半導体チップ２ａ，２ｂが配線接続される。なお、必要に応じて、積層した各半導体チップ相互の隙間にアンダーフィルを充填する。
ところで、溶解したハンダ層４０は、上層の半導体チップ２ａにおける電極のプラグ部３６の外周に沿って上方に変形するので、上層の半導体チップ２ａの裏面１０ｂに当接する場合がある。なお、ハンダ層４０には信号線が接続され、半導体チップ２ａの裏面１０ｂにはグランドが接続されているので、両者の短絡を防止する必要がある。この点、本実施形態では、半導体チップ２ａの裏面１０ｂに絶縁層２６が形成されているので、半導体チップを積層する際に、ハンダ層４０と半導体チップ２ａの裏面１０ｂとの短絡を防止することが可能となる。従って、信号線とグランドとの短絡を防止しつつ、３次元実装を行うことができる。
近年では、半導体装置に対する小型化および軽量化の要求により、基板の裏面を大幅にエッチングして、半導体チップを非常に薄く形成する。そのため、裏面エッチング後の基板を加工すると、基板が割れるなど破損する場合がある。そこで、裏面エッチング後の基板には、必要最小限度の加工を施すことしかできなかった。従って、基板の裏面に絶縁膜を形成するという発想に至ることはなかった。しかし最近になって、基板の裏面をエッチングする前に、基板の能動面に補強部材を装着することにより、裏面エッチング後の基板を自由に加工する技術が開発された。この補強部材の装着技術は、基板の能動面における凹凸を吸収しつつ補強部材を装着し、また基板の加工後には自由に補強部材を取り外すことができるというものである。これにより、初めて基板の裏面に絶縁膜を形成するという本発明を想到するに至ったのである。
（再配置配線）
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。まず、再配線について簡単に説明する。図８は、半導体チップの再配線の説明図である。図８（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。まず、再配線について簡単に説明する。図８は、半導体チップの再配線の説明図である。図８（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。
図８（ｂ）は、再配線を行った半導体チップの平面図である。半導体チップ６１の表面中央部には、円形状の複数の電極パッド６３がマトリクス上に配列形成されている。各電極パッド６３は、再配線６４により1個または複数個の電極６２に接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて、広ピッチ化されている。
図９は、図８（ｂ）のＡ−Ａ線における側面断面図である。上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ６１の底面中央部には、ソルダーレジスト６５が形成されている。そして、電極６２のポスト部からソルダーレジスト６５の表面にかけて、再配線６４が形成されている。再配線６４のソルダーレジスト６５側の端部には電極パッド６３が形成され、その電極パッドの表面にバンプ７８が形成されている。バンプ７８は、例えばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ６１の底面全体には、補強用の樹脂６６等が成型されている。
（回路基板）
図１０は、回路基板の斜視図である。図１０では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Flip Chip Bonding）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。
図１０は、回路基板の斜視図である。図１０では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Flip Chip Bonding）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。
［第２実施形態］
図１１は、本実施の形態における半導体チップ２の断面図である。上述した第１の実施の形態においては、第２の絶縁層２８は、基板１０の裏面に形成したのに対して、本実施の形態においては、第１の絶縁層２２上に第２の絶縁層２８を積層して形成している点において異なる。以下に、第１の実施の形態と異なる構成について図１１を参照して説明する。なお、第１の実施の形態と同様の構成については説明を省略する。
第１の絶縁層２２は、上述したようにＳｉＯ２等から構成され、絶縁膜２０上に形成されている。そして、第２の絶縁層２８は、図１１に示すように、この第１の絶縁層２２上に積層されている。この第２の絶縁層２２は、第１の絶縁層２２とは内部応力の方向が異なるＰＩ（ポリイミド）等から形成されている。すなわち、上記第１の絶縁層２２は、伸び側方向の内部応力を有し、第２の絶縁層２８は、第１の絶縁層２２の内部応力とは反対の圧縮側方向の内部応力を有する。上記第１の絶縁層２２の層厚としては、例えば３μｍ程度であり、第２の絶縁層２８の層厚としては、例えば１０μｍ程度である。なお、上述した第１の絶縁層２２上に第２の絶縁層２８が積層されている以外は、第１の実施の形態の図１において説明した半導体チップ２の構成と同様である。
図１１は、本実施の形態における半導体チップ２の断面図である。上述した第１の実施の形態においては、第２の絶縁層２８は、基板１０の裏面に形成したのに対して、本実施の形態においては、第１の絶縁層２２上に第２の絶縁層２８を積層して形成している点において異なる。以下に、第１の実施の形態と異なる構成について図１１を参照して説明する。なお、第１の実施の形態と同様の構成については説明を省略する。
第１の絶縁層２２は、上述したようにＳｉＯ２等から構成され、絶縁膜２０上に形成されている。そして、第２の絶縁層２８は、図１１に示すように、この第１の絶縁層２２上に積層されている。この第２の絶縁層２２は、第１の絶縁層２２とは内部応力の方向が異なるＰＩ（ポリイミド）等から形成されている。すなわち、上記第１の絶縁層２２は、伸び側方向の内部応力を有し、第２の絶縁層２８は、第１の絶縁層２２の内部応力とは反対の圧縮側方向の内部応力を有する。上記第１の絶縁層２２の層厚としては、例えば３μｍ程度であり、第２の絶縁層２８の層厚としては、例えば１０μｍ程度である。なお、上述した第１の絶縁層２２上に第２の絶縁層２８が積層されている以外は、第１の実施の形態の図１において説明した半導体チップ２の構成と同様である。
以下に、本実施の形態に係る半導体チップの製造方法を図１２を参照して説明する。なお、上述した第１の実施の形態と同様の工程を用いる場合には説明を省略する。
まず、第１の実施の形態における図２（ａ）〜（ｃ）、図３（ａ）に示すように、基板１０に凹部Ｈ０を形成し、第１の絶縁層２２を形成する。次に、第２の絶縁層２８を、ポリイミド樹脂等を溶媒に溶解し、スピンコート法、ディップコート法などの各種塗布法により溶解したポリイミド樹脂等を第１の絶縁層２２上に塗布して形成する。その後、この塗布した第２の絶縁層２８を乾燥・焼成することも好ましい。そして、図１２に示すように、絶縁膜２０、第１の絶縁層２２および第２の絶縁層２８に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお、本実施の形態では、開口部Ｈ２の周辺に沿って電極パッド１６の表面の一部を露出させる。このようにして、露出させた電極パッド１６と電極３４とを電気的に接続させるている。
続けて、図３（ｂ）〜図６（ａ）、（ｂ）に示すように、第１の実施の形態と同様の工程が行われる。このような工程を経て半導体チップ２が形成される。
まず、第１の実施の形態における図２（ａ）〜（ｃ）、図３（ａ）に示すように、基板１０に凹部Ｈ０を形成し、第１の絶縁層２２を形成する。次に、第２の絶縁層２８を、ポリイミド樹脂等を溶媒に溶解し、スピンコート法、ディップコート法などの各種塗布法により溶解したポリイミド樹脂等を第１の絶縁層２２上に塗布して形成する。その後、この塗布した第２の絶縁層２８を乾燥・焼成することも好ましい。そして、図１２に示すように、絶縁膜２０、第１の絶縁層２２および第２の絶縁層２８に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお、本実施の形態では、開口部Ｈ２の周辺に沿って電極パッド１６の表面の一部を露出させる。このようにして、露出させた電極パッド１６と電極３４とを電気的に接続させるている。
続けて、図３（ｂ）〜図６（ａ）、（ｂ）に示すように、第１の実施の形態と同様の工程が行われる。このような工程を経て半導体チップ２が形成される。
基板１０と基板１０の能動面に形成される第１の絶縁層２２とは、それぞれ内部応力が異なる。チップ化する際に、この内部応力の差により、基板１０は、第１の基板の能動面側または裏面側に湾曲して反ることになる。本実施の形態によれば、基板１０の裏面側に基板１０に対する内部応力が前記第１の絶縁層とは反対方向である第２の絶縁層２８を第１の絶縁層２２上に形成する。そのため、第２の絶縁層２８の内部応力により、基板１０と基板１０の能動面に形成される第１の絶縁層２２との内部応力の差を、第２の絶縁層２８の内部応力により平衡または減少させることが可能となる。この結果、基板１０と基板１０の能動面に形成される第１の絶縁層２２と内部応力の差により発生する基板の反りの発生を除去または抑制することが可能となる。
なお、上記第２の実施の形態においては、第２の絶縁層２８を第１の絶縁層２２上に形成したが、基板の凹部Ｈ０に電極３４を形成し、この電極３４の上面にハンダ層４０を形成した後に、このハンダ層４０上を含む基板１０に第２の絶縁層２８を形成することも好ましい。この場合には、ハンダ層４０を含む第１の絶縁層の全面にレジストを塗布し、露光処理、現像処理により所定の形状にレジストをパターニングする。その後、パターニングしたレジストをマスクとしてエッチングを行い、ハンダ層４０上面に形成されている第２の絶縁層２８を除去し、電極３４の外周部に形成されている第２の絶縁層２８を残留させる。また、基板１０上に絶縁膜１２を形成した後に、第２の絶縁層２８を積層することも好ましい。
（電子機器）
次に、上述した半導体装置を備えた電子機器の例について、図１２を用いて説明する。図１２は、携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。
（電子機器）
次に、上述した半導体装置を備えた電子機器の例について、図１２を用いて説明する。図１２は、携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリュームおよびヒューズなどを挙げることができる。
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
２…半導体チップ、 １０…基板、 ２２…第１の絶縁層、 ２４…下地膜、
２６、２８…第２の絶縁層、 ３４…電極
２６、２８…第２の絶縁層、 ３４…電極
Claims (3)
- 基板を貫通する電極を有する半導体装置の製造方法であって、
基板の能動面に凹部を形成する工程と、
前記凹部の内部を含む前記基板の能動面に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に内部応力の方向が前記第１の絶縁層と異なる方向である第２の絶縁層を積層する工程と、
前記第２の絶縁層が形成された前記凹部の内部に導電体を充填して、前記電極を形成する工程と、
前記能動面の裏面側を除去し、前記能動面の裏面から前記電極、前記電極の外周部に形成された前記第１の絶縁層および前記第２の絶縁層を露出させる工程と、を有することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法により製造された半導体装置を備えることを特徴とする回路基板。
- 請求項２に記載の回路基板を備えることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004121647A JP4492196B2 (ja) | 2004-04-16 | 2004-04-16 | 半導体装置の製造方法、回路基板、並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004121647A JP4492196B2 (ja) | 2004-04-16 | 2004-04-16 | 半導体装置の製造方法、回路基板、並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005310817A JP2005310817A (ja) | 2005-11-04 |
| JP4492196B2 true JP4492196B2 (ja) | 2010-06-30 |
Family
ID=35439273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004121647A Expired - Fee Related JP4492196B2 (ja) | 2004-04-16 | 2004-04-16 | 半導体装置の製造方法、回路基板、並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4492196B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
| US7091124B2 (en) | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
| US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
| US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
| US7083425B2 (en) | 2004-08-27 | 2006-08-01 | Micron Technology, Inc. | Slanted vias for electrical circuits on circuit boards and other substrates |
| US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
| US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US7946331B2 (en) | 2005-06-14 | 2011-05-24 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
| US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| CN101356637B (zh) * | 2005-11-08 | 2012-06-06 | Nxp股份有限公司 | 使用临时帽层产生受到覆盖的穿透衬底的通道 |
| US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
| US7344959B1 (en) * | 2006-07-25 | 2008-03-18 | International Business Machines Corporation | Metal filled through via structure for providing vertical wafer-to-wafer interconnection |
| JP5045028B2 (ja) * | 2006-08-16 | 2012-10-10 | 富士通セミコンダクター株式会社 | 表面形状センサとその製造方法 |
| US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
| US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
| KR100830581B1 (ko) | 2006-11-06 | 2008-05-22 | 삼성전자주식회사 | 관통전극을 구비한 반도체 소자 및 그 형성방법 |
| JP2010515275A (ja) * | 2006-12-29 | 2010-05-06 | キューファー アセット リミテッド． エル．エル．シー． | スルーチップ接続を有するフロントエンドプロセス済ウェハ |
| SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
| US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| JP2010056266A (ja) * | 2008-08-28 | 2010-03-11 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP2011171567A (ja) | 2010-02-19 | 2011-09-01 | Elpida Memory Inc | 基板構造物の製造方法及び半導体装置の製造方法 |
| JP5419167B2 (ja) * | 2010-08-10 | 2014-02-19 | 国立大学法人東北大学 | 半導体装置の製造方法および半導体装置 |
| JP5960549B2 (ja) * | 2012-08-23 | 2016-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR101936405B1 (ko) * | 2013-06-11 | 2019-04-03 | 에스케이하이닉스 주식회사 | 적층 반도체 패키지 및 이의 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170904A (ja) * | 2000-12-04 | 2002-06-14 | Dainippon Printing Co Ltd | Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール |
| JP2003197855A (ja) * | 2001-12-27 | 2003-07-11 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2004
- 2004-04-16 JP JP2004121647A patent/JP4492196B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170904A (ja) * | 2000-12-04 | 2002-06-14 | Dainippon Printing Co Ltd | Ｃｓｐタイプの半導体装置とその作製方法、および半導体モジュール |
| JP2003197855A (ja) * | 2001-12-27 | 2003-07-11 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005310817A (ja) | 2005-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4492196B2 (ja) | 半導体装置の製造方法、回路基板、並びに電子機器 | |
| US7214615B2 (en) | Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus | |
| US7208838B2 (en) | Semiconductor device, circuit board, and electronic instrument suitable for stacking and having a through hole | |
| JP2004297019A (ja) | 半導体装置、回路基板及び電子機器 | |
| JP4967340B2 (ja) | 半導体装置、半導体装置の製造方法、及び電子機器 | |
| US7141493B2 (en) | Semiconductor device, method of manufacturing three-dimensional stacking type semiconductor device, circuit board, and electronic instrument | |
| JP2005183689A (ja) | 支持基板、搬送体、半導体装置の製造方法、半導体装置、回路基板、並びに電子機器 | |
| US20050230805A1 (en) | Semiconductor device, method for producing the same, circuit board, and electronic apparatus | |
| JP4155154B2 (ja) | 半導体装置、回路基板、及び電子機器 | |
| JP3951944B2 (ja) | 半導体装置の製造方法 | |
| JP2006041148A (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| JP2004281793A (ja) | 半導体装置の製造方法、半導体装置、回路基板および電子機器 | |
| JP4165256B2 (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| JP4706180B2 (ja) | 半導体装置の製造方法 | |
| JP4304905B2 (ja) | 半導体装置の製造方法 | |
| JP4509486B2 (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| JP2006041218A (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| JP4292748B2 (ja) | 半導体装置の製造方法 | |
| JP4019985B2 (ja) | 半導体装置の製造方法、回路基板、及び電子機器 | |
| JP4085972B2 (ja) | 半導体装置の製造方法 | |
| JP4127095B2 (ja) | 半導体装置の製造方法 | |
| JP2005174990A (ja) | 半導体装置の製造方法、半導体装置、回路基板および電子機器 | |
| JP2003273108A (ja) | 半導体装置の製造方法及び半導体装置並びに回路基板及び電子機器 | |
| JP2005191170A (ja) | 半導体装置の製造方法、半導体装置の製造装置、半導体装置、回路基板および電子機器 | |
| JP2004296894A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090918 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090918 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100223 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100329 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4492196 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |