JP2005174990A - 半導体装置の製造方法、半導体装置、回路基板および電子機器 - Google Patents

Abstract

【課題】 製造プロセスを簡略化して、スループットを向上させることが可能な、半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０の裏面１０ｂをブラスト処理して、基板１０を構成する脆性材料を除去し、電極３４の先端部を露出させる。またブラスト処理では、基板１０を構成する脆性材料の除去速度より、電極３４を構成する延性材料の除去速度が小さくなるので、基板１０の裏面１０ｂから所定高さｈに電極３４の先端部を突出させることができる。このブラスト処理は、エッチングに比べて加工速度が速いので、スループットを向上させることができる。
【選択図】 図８

Description

本発明は、半導体装置の製造方法、半導体装置、回路基板および電子機器に関するものである。

携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯型の電子機器には、小型化および軽量化が要求されている。これにともなって、上述した電子機器における半導体チップの実装スペースも極めて制限され、半導体チップの高密度実装が課題となっている。そこで、３次元実装技術が案出されている。３次元実装技術は、半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。（たとえば、特許文献１参照）

図１２は半導体チップを積層した状態の側面断面図であり、図１３は図１２のＡ部における拡大図である。図１２に示すように、３次元実装技術に用いる各半導体チップ２には、複数の電極３４が形成されている。電極３４は、半導体チップ２の能動面１０ａに形成された電極パッド（図示省略）から、半導体チップ２の裏面１０ｂにかけて、半導体チップ２を貫通するように形成されている。この電極３４のうち、半導体チップ２の貫通孔の内部に充填されている部分をプラグ部といい、半導体チップ２の表面に突出した部分をポスト部という。なお、信号線とグランドとの短絡を防止するため、図１３に示すように、半導体チップ２ａにおける貫通孔３３の内面には、絶縁膜２２が形成されている。

電極３４を形成するには、まず半導体チップ２ａの能動面１０ａから内部にかけて凹部を形成し、その内部に絶縁膜２２を形成し、さらにその内側に導電材料を充填する。そして、半導体チップ２ａの裏面１０ｂをエッチングして、絶縁膜２２の先端部を露出させる。このエッチングには、ドライエッチングまたはウエットエッチングのいずれを用いることも可能である。その後、電極３４の先端部を覆っている絶縁膜２２を研磨等により除去して、電極３４の先端部を露出させる。なお、半導体チップ２ａの裏面１０ｂのエッチングと同時に、絶縁膜２２をエッチングして除去してもよい。このようにして、半導体チップ２ａを貫通する電極３４が形成される。
特開２００２−２５９４８号公報

しかしながら、ドライエッチングまたはウエットエッチングにより電極３４の先端部を露出させる場合には、エッチングする素材に応じてエッチングガスまたはエッチング液を選択する必要があり、製造プロセスが複雑化するという問題がある。また、エッチングレートの向上には限界があり、スループットが低いという問題がある。なお、フッ素系のエッチングガスを用いる場合には、環境への悪影響も懸念される。一方、研磨等により電極３４の先端部を露出させる場合にも、製造プロセスが複雑化するという問題がある。そして、以上のような諸問題により、半導体装置のコストが上昇することになる。

本発明は、上記課題を解決するためになされたものであり、製造プロセスを簡略化することが可能な、半導体装置の製造方法の提供を目的とする。
また、低コストの半導体装置、回路基板および電子機器の提供を目的とする。

上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板を貫通する電極を有する半導体装置の製造方法であって、集積回路が形成された前記半導体基板の能動面から内部にかけて凹部を形成する工程と、前記凹部の内部に第１導電材料を充填して前記電極を形成する工程と、前記半導体基板の裏面をブラスト処理して、前記電極の先端部を露出させる工程と、を有することを特徴とする。
ブラスト処理により、基板を構成する脆性材料を除去することができるので、電極の先端部を露出させることができる。またブラスト処理では、基板を構成する脆性材料の除去速度より、電極を構成する延性材料の除去速度が小さくなるので、基板の裏面から所定高さに電極の先端部を突出させることができる。さらにブラスト処理は、エッチングに比べて加工速度が速いので、スループットを向上させることができる。また、エッチング液やエッチングガスを使用しないので、製造プロセスを簡略化することができる。なお、周囲の環境に悪影響を及ぼすおそれも少ない。

また、前記凹部の内部に第１導電材料を充填する工程の前に、前記凹部の内面に第１絶縁層を形成する工程を有することが望ましい。
この構成によれば、半導体装置における電流リークの発生や、酸素または水分等による浸食などを防止することができる。

なお、前記半導体基板の裏面をブラスト処理する工程は、前記電極の形成領域をマスクしてブラスト処理する工程を含んでいてもよい。
電極の形成領域をマスクしてブラスト処理することにより、基板の裏面における電極の形成領域とそれ以外の領域との間に段差が形成される。さらに、基板の裏面全体をブラスト処理することにより、電極の先端部を露出させるとともに、電極の先端部を基板の裏面から突出させることができる。したがって、電極の先端部を荒らすことなく、電極の先端部を突出させることができる。また、電極の先端部を基板の裏面から任意の高さに突出させることができる。

なお、前記半導体基板の裏面をブラスト処理する工程では、前記電極の先端部における先端面および側面を露出させてもよい。
この構成によれば、上下に積層された半導体装置の電極を接合する際に、電極の先端面に加えて側面にも接合部材を収容することが可能になる。これにより、機械的および電気的な接合信頼性を向上させることができる。

また、前記半導体基板の裏面に、第２絶縁層を形成する工程を有することが望ましい。
この構成によれば、半導体装置を積層する際に電極間の接合部材が変形しても、その接合部材と半導体基板の裏面との短絡を防止することが可能となる。したがって、信号線とグランドとの短絡を防止することができる。

また、前記凹部の底部に、前記第１導電材料より酸化されにくい第２導電材料からなる電極キャップを形成し、前記半導体基板の裏面をブラスト処理する工程では、前記電極キャップの少なくとも先端部を露出させることが望ましい。
この構成によれば、半導体装置の電極が酸化されて濡れ性が低下するのを防止することができる。したがって、半導体装置の形成から長時間の経過後に当該半導体装置を積層する場合でも、電極相互の接合が可能になるので、電極相互の導通不良を回避することができる。

一方、本発明の半導体装置は、上述した半導体装置の製造方法を使用して製造したことを特徴とする。
この構成によれば、低コストの半導体装置を提供することができる。

また、上述した半導体装置が複数積層され、上下に隣接する前記半導体装置の電極が電気的に接続されている構成としてもよい。
この構成によれば、高密度実装された小型の半導体装置を低コストで提供することができる。

一方、本発明の回路基板は、上述した半導体装置が実装されていることを特徴とする。
この構成によれば、低コストの回路基板を提供することができる。

一方、本発明の電子機器は、上述した半導体装置を備えたことを特徴とする。
この構成によれば、低コストの電子機器を提供することができる。

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

［第１実施形態］
最初に、本発明に係る半導体装置の第１実施形態である半導体チップにつき、図１を用いて説明する。
図１は本実施形態に係る半導体チップの電極部分の側面断面図である。本実施形態に係る半導体チップ２は、集積回路が形成された半導体基板１０と、半導体基板１０の能動面１０ａから半導体基板１０の裏面１０ｂにかけて形成された貫通孔Ｈ４の内部に、第１の絶縁層である絶縁膜２２を介して形成された電極３４と、半導体基板１０の裏面１０ｂに形成された第２の絶縁層である絶縁膜２６とを有するものである。

［半導体装置］
図１に示す半導体チップ２では、Ｓｉ（ケイ素）等からなる半導体基板１０の能動面１０ａに、トランジスタ、メモリ素子、その他の電子素子からなる集積回路（図示省略）が形成されている。その半導体基板１０の能動面１０ａには、ＳｉＯ₂（酸化ケイ素）等からなる絶縁膜１２が形成されている。さらに、その絶縁膜１２の表面には、硼燐珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。

その層間絶縁膜１４の表面の所定部分には、電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、およびＴｉＮ等からなる第４層（キャップ層）１６ｄを、順に積層して形成されている。なお、電極パッド１６の構成材料は、電極パッド１６に必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更してもよい。すなわち、集積回路の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、電気抵抗の低いＣｕのみを用いて電極パッド１６を形成してもよい。

この電極パッド１６は、平面視において半導体チップ２の周辺部に並んで形成されている。なお、電極パッド１６は、半導体チップ２の周辺部に並んで形成される場合と、中央部に並んで形成される場合とがある。周辺部に形成される場合には、半導体チップ２の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。そして、各電極パッド１６は、上述した集積回路と、図示しない箇所で電気的に接続されている。なお、電極パッド１６の下方には集積回路が形成されていない点に注意されたい。

その電極パッド１６を覆うように、層間絶縁膜１４の表面にパッシベーション膜１８が形成されている。パッシベーション膜１８は、ＳｉＯ₂（酸化ケイ素）やＳｉＮ（窒化ケイ素）、ポリイミド樹脂等からなり、例えば１μｍ程度の厚さに形成されている。

そして、電極パッド１６の中央部には、パッシベーション膜１８および電極パッド１６の第４層１６ｄを貫通する開口部Ｈ１と、残りの電極パッド１６、層間絶縁膜１４および絶縁膜１２を貫通する開口部Ｈ２とが形成されている。なお、開口部Ｈ２の直径は、開口部Ｈ１の径よりも小さく、例えば６０μｍ程度に設定されている。一方、パッシベーション膜１８の表面ならびに開口部Ｈ１および開口部Ｈ２の内面には、ＳｉＯ₂（酸化ケイ素）等からなる絶縁膜２０が形成されている。この絶縁膜２０は、次述する孔部Ｈ３を形成する際にマスクとして機能するものである。

そして、電極パッド１６の中央部に、半導体基板１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の直径は、開口部Ｈ２の直径より小さく、例えば３０μｍ程度に形成されている。なお、孔部Ｈ３は、平面視円形に限られず、平面視矩形に形成してもよい。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、半導体基板の能動面から裏面に貫通する貫通孔Ｈ４が形成される。

その貫通孔Ｈ４の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２が形成されている。この絶縁膜２２は、電流リークの発生や、酸素または水分等による浸食などを防止するものであり、ＳｉＯ_２やＳｉＮ等の電気絶縁性材料によって、１μｍ程度の厚さに形成されている。また、絶縁膜２２は、半導体基板１０の裏面１０ｂから突出形成されている。一方、絶縁膜２０および絶縁膜２２は、電極パッド１６の第３層１６ｃの表面のＰ部において、一部除去されている。

これによって露出した電極パッド１６の第３層１６ｃの表面と、残された絶縁膜２２の表面には、下地膜２４が形成されている。この下地膜２４は、絶縁膜２２等の表面に形成されたバリヤ層（バリヤメタル）と、バリヤ層の表面に形成されたシード層（シード電極）とによって構成されている。バリヤ層は、後述する電極３４の構成材料が基板１０に拡散するのを防止するものであり、ＴｉＷ（チタンタングステン）やＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）等からなる。一方、シード層は、後述する電極３４をメッキ処理によって形成する際の電極になるものであり、ＣｕやＡｕ、Ａｇ等からなる。

そして、この下地膜２４の内側に、電極３４が形成されている。この電極３４は、ＣｕやＷ等の電気抵抗の低い導電材料からなる。なお、ｐｏｌｙ−Ｓｉ（ポリシリコン）にＢやＰ等の不純物をドープした導電材料により電極３４を形成すれば、基板１０への拡散を防止する必要がなくなるので、上述したバリヤ層が不要となる。そして、貫通孔Ｈ４に電極３４を形成することにより、電極３４のプラグ部３６が形成される。なお、プラグ部３６の下端面は外部に露出している。一方、電極パッド１６の上方にも電極３４を延設することにより、電極３４のポスト部３５が形成される。このポスト部３５は、平面視円形に限られず、平面視矩形に形成してもよい。なお、ポスト部３５と電極パッド１６とは、図１中のＰ部において下地膜２４を介して電気的に接続されている。

また、電極３４のポスト部３５の上面には、ハンダ層４０が形成されている。このハンダ層４０は、一般的なＰｂＳｎ合金等で形成してもよいが、ＡｇＳｎ合金等の鉛フリーのハンダ材料で形成するのが環境面等から好ましい。なお、軟蝋材であるハンダ層４０の代わりに、ＳｎＡｇ合金等からなる硬蝋材（溶融金属）層や、Ａｇペースト等からなる金属ペースト層を形成してもよい。この硬蝋材層や金属ペースト層も、鉛フリーの材料で形成するのが環境面等から好ましい。

一方、半導体基板１０の裏面１０ｂには、第２の絶縁層である絶縁膜２６が形成されている。絶縁膜２６は、ＳｉＯ_２（酸化ケイ素）やＳｉＮ（窒化ケイ素）などの無機物や、ＰＩ（ポリイミド）などの有機物からなる。絶縁膜２６は、電極３４のプラグ部３６の下端面を除いて、半導体基板１０の裏面１０ｂの全面に形成されている。なお、半導体基板１０の裏面１０ｂにおける電極３４の先端部の周辺のみに、選択的に絶縁膜２６を形成してもよい。

また、基板１０の裏側における電極３４のプラグ部３６の先端面は、絶縁膜２６の表面から突出形成されている。プラグ部３６の突出高さは、たとえば１０μｍ〜２０μｍ程度とされている。これにより、複数の半導体チップを積層する際に、半導体チップ相互の間隔を確保できるので、各半導体チップの隙間にアンダーフィル等を容易に充填することができる。なお、プラグ部３６の突出高さを調整することにより、積層された半導体チップ相互の間隔を調整することができる。また、積層後にアンダーフィル等を充填する代わりに、積層前に半導体チップ２の裏面１０ｂに熱硬化性樹脂等を塗布する場合でも、突出したプラグ部３６を避けて熱硬化性樹脂等を塗布することができるので、半導体チップの配線接続を確実に行うことができる。
本実施形態に係る半導体チップ２は、以上のように構成されている。

図２は、第１実施形態に係る半導体チップの変形例の電極部分における側面断面図である。図２に示すように、基板１０の裏側における電極３４のプラグ部３６の先端部に、電極キャップ３８を形成してもよい。この電極キャップ３８は、電極３４の構成材料より酸化されにくい導電材料からなり、たとえばイオン化傾向が小さい金属からなる。具体的には、ＡｕやＡｇ、Ｐｔ（白金）、Ｐｄ（パラジウム）等によって電極キャップ３８が形成されている。この電極キャップ３８は、プラグ部３６の先端面全体を覆うように形成されている。これにより、プラグ部３６の先端面が酸化されるのを防止することができる。なお電極キャップは、プラグ部３６の先端面の一部を覆うように形成してもよい。この場合でも、電極キャップの形成部分においてプラグ部３６の酸化を防止することができるので、半導体チップの積層時に電極相互を接合することができる。したがって、電極相互の導通不良を回避することができる。

［製造方法］
次に、本実施形態に係る半導体チップの製造方法につき、図３〜図１２を用いて説明する。図３〜図７は、本実施形態に係る半導体チップの製造方法の説明図である。本実施形態に係る半導体チップの製造方法は、半導体基板１０の能動面から内部にかけて凹部Ｈ０を形成する工程と、凹部Ｈ０の内面に絶縁膜２２を形成する工程と、絶縁膜２２の内側に第１導電材料を充填して電極３４を形成する工程と、半導体基板１０の裏面１０ｂをブラスト処理して、電極３４の先端部を露出させる工程とを有するものである。なお以下には、半導体基板における多数の半導体チップ形成領域に対して同時に処理を行う場合を例にして説明するが、個々の半導体チップに対して以下に示す処理を行ってもよい。

まず、図３（ａ）に示すように、半導体基板１０の表面に、絶縁膜１２および層間絶縁膜１４を形成する。そして、層間絶縁膜１４の表面に電極パッド１６を形成する。具体的には、まず層間絶縁膜１４上の全面に、電極パッド１６の第１層から第４層の被膜を順次形成する。なお、各被膜の形成はスパッタリング等によって行う。次に、その表面にレジスト等を塗布する。さらに、フォトリソグラフィ技術により、レジストに電極パッド１６の最終形状をパターニングする。そして、パターニングされたレジストをマスクとしてエッチングを行い、電極パッドを所定形状（例えば、矩形形状）に形成する。その後、電極パッド１６の表面にパッシベーション膜１８を形成する。

次に、パッシベーション膜１８に対して開口部Ｈ１を形成する。その具体的な手順は、まずパッシベーション膜の全面にレジスト等を塗布する。レジストは、フォトレジストや電子線レジスト、Ｘ線レジスト等の何れであってもよく、ポジ型またはネガ型の何れであってもよい。また、レジストの塗布は、スピンコート法、ディッピング法、スプレーコート法等によって行う。なお、レジストを塗布した後にプリベークを行う。そして、開口部Ｈ１のパターンが形成されたマスクを用いてレジストに露光処理を行い、さらに現像処理を行うことによってレジストに開口部Ｈ１の形状をパターニングする。なお、レジストのパターニング後にポストベークを行う。

そして、パターニングされたレジストをマスクとして、パッシベーション膜１８をエッチングする。なお本実施形態では、パッシベーション膜１８とともに電極パッド１６の第４層もエッチングする。エッチングには、ウエットエッチングを採用することもできるが、ドライエッチングを採用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。なお、パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液によって剥離する。以上により、図３（ａ）に示すように、パッシベーション膜１８に開口部Ｈ１が形成されて、電極パッド１６が露出する。

次に、図３（ｂ）に示すように、電極パッド１６、層間絶縁膜１４および絶縁膜１２に対して開口部Ｈ２を形成する。その具体的な手順は、まず露出した電極パッド１６およびパッシベーション膜１８の全面にレジスト等を塗布して、開口部Ｈ２の形状をパターニングする。次に、パターニングされたレジストをマスクとして、電極パッド１６をドライエッチングする。なお、ドライエッチングにはＲＩＥを用いることができる。その後、レジストを剥離すれば、図３（ｂ）に示すように、電極パッド１６に開口部Ｈ２が形成される。

次に、図３（ｃ）に示すように、基板１０の上方の全面に絶縁膜２０を形成する。この絶縁膜２０は、ドライエッチングにより基板１０に孔部Ｈ３を穿孔する際に、マスクとして機能するものである。なお、絶縁膜２０の膜厚は、基板１０に穿孔する孔部Ｈ３の深さにより、例えば２μｍ程度に設定する。本実施形態では、絶縁膜２０としてＳｉＯ₂を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いてもよい。また、絶縁膜２０には、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ₂Ｈ₅）₄：以下、ＴＥＯＳという）すなわちＰＥ−ＴＥＯＳ、またはオゾンを用いた熱ＣＶＤであるＯ₃−ＴＥＯＳ、またはＣＶＤを用いて形成した酸化シリコンなどを用いることができる。

次に、絶縁膜２０に孔部Ｈ３の形状をパターニングする。その具体的な手順は、まず絶縁膜２０の全面にレジスト等を塗布して、孔部Ｈ３の形状をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２０をドライエッチングする。その後、レジストを剥離すれば、絶縁膜２０に孔部Ｈ３の形状がパターニングされて、基板１０が露出する。

次に、高速ドライエッチングにより、基板１０に孔部Ｈ３を穿孔する。なお、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。その際、上述したように絶縁膜２０（ＳｉＯ₂）をマスクとして用いるが、絶縁膜２０の代わりにレジストをマスクとして用いてもよい。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。すなわち、半導体チップを最終的な厚さまでエッチングした後に、孔部Ｈ３の内部に形成した電極の先端部が基板１０の裏面に露出し得るように、孔部Ｈ３の深さを設定する。以上により、図３（ｃ）に示すように、基板１０に孔部Ｈ３が形成される。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板１０の能動面から内部にかけて凹部Ｈ０が形成される。

次に、図４（ａ）に示すように、凹部Ｈ０の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２を形成する。この絶縁膜２２は、例えばＰＥ−ＴＥＯＳ又はＯ_３−ＴＥＯＳなどからなり、例えばプラズマＴＥＯＳなどにより、表面膜厚が１μｍ程度となるように形成する。

次に、図４（ｂ）に示すように、絶縁膜２２および絶縁膜２０に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお本実施形態では、開口部Ｈ２の周縁部において、電極パッド１６の表面の一部を露出させる。その具体的な手順は、まず絶縁膜２２の全面にレジスト等を塗布して、露出させる部分をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２２および絶縁膜２０を異方性エッチングする。この異方性エッチングには、ＲＩＥ等のドライエッチングを用いることが好適である。

次に、露出させた電極パッド１６の表面と、残された絶縁膜２２の表面に、下地膜２４を形成する。下地膜２４として、まずバリヤ層を形成し、その上にシード層を形成する。バリヤ層およびシード層は、例えば真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法や、ＣＶＤ法、ＩＭＰ（イオンメタルプラズマ）法、無電解メッキ法などを用いて形成する。

次に、図５（ａ）に示すように、電極３４を形成する。その具体的な手順は、まず基板１０の上方の全面にレジスト３２を塗布する。レジスト３２として、メッキ用液体レジストまたはドライフィルムなどを採用することができる。なお、半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジストまたは絶縁性を有する樹脂レジストを用いることもできるが、後述の工程で用いるメッキ液およびエッチング液に対して耐性を持つことが前提である。

レジスト３２の塗布は、スピンコート法やディッピング法、スプレーコート法などによって行う。ここで、レジスト３２の厚さは、形成すべき電極３４のポスト部３５の高さにハンダ層４０の厚さを加えたものと同程度に設定する。なお、レジスト３２を塗布した後にプリベークを行う。

次に、形成すべき電極３４のポスト部３５の平面形状をレジストにパターニングする。具体的には、所定のパターンが形成されたマスクを用いて露光処理および現像処理を行うことにより、レジスト３２をパターニングする。ここで、ポスト部３５の平面形状が矩形であれば、レジスト３２に矩形形状の開口部をパターニングする。開口部の大きさは、半導体チップにおける電極３４のピッチなどに応じて設定するが、例えば１２０μｍ四方または８０μｍ四方の大きさに形成する。なお、パターニング後にレジスト３２の倒れが生じないように、開口部の大きさを設定する。

なお以上には、電極３４のポスト部３５を取り囲むようにレジスト３２を形成する方法について説明した。しかしながら、必ずしもポスト部３５の全周を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図５（ａ）の紙面の左右方向にのみ隣接して電極３４が形成される場合には、同紙面の奥行き方向にはレジスト３２を形成しなくてもよい。このように、レジスト３２はポスト部３５の外形形状の少なくとも一部に沿って形成される。

なお以上には、フォトリソグラフィ技術を用いてレジスト３２を形成する方法について説明した。しかしながら、この方法でレジスト３２を形成すると、レジストを全面に塗布する際にその一部が孔部Ｈ３内に入り込んで、現像処理を行っても孔部Ｈ３内に残渣として残るおそれがある。そこで、例えばドライフィルムを用いることにより、またスクリーン印刷等の印刷法を用いることにより、パターニングされた状態でレジスト３２を形成するのが好ましい。また、インクジェット装置等の液滴吐出装置を用いて、レジストの液滴をレジスト３２の形成位置のみに吐出することにより、パターニングされた状態でレジスト３２を形成してもよい。これにより、孔部Ｈ３内にレジストが入り込むことなく、レジスト３２を形成することができる。

次に、このレジスト３２をマスクとして電極材料を凹部Ｈ０に充填し、電極３４を形成する。電極材料の充填は、メッキ処理やＣＶＤ法等によって行う。メッキ処理には、例えば電気化学プレーティング（ＥＣＰ）法を用いる。なお、メッキ処理における電極として、下地膜２４を構成するシード層を用いる。また、メッキ装置としてカップ式メッキ装置を用いる。カップ式メッキ装置は、カップ形状の容器からメッキ液を噴出させてメッキすることを特徴とする装置である。これにより、凹部Ｈ０の内部に電極材料が充填されて、プラグ部３６が形成される。また、レジスト３２に形成された開口部にも電極材料が充填されて、ポスト部３５が形成される。

次に、電極３４の上面にハンダ層４０を形成する。ハンダ層４０の形成は、ハンダメッキ法やスクリーン印刷等の印刷法などによって行う。なお、ハンダメッキの電極として、下地膜２４を構成するシード層を用いることができる。また、メッキ装置として、カップ式メッキ装置を用いることができる。一方、ハンダ層４０の代わりに、ＳｎＡｇなどからなる硬蝋材層を形成してもよい。硬蝋材層も、メッキ法や印刷法などによって形成することができる。以上により、図５（ａ）に示す状態となる。

次に、図５（ｂ）に示すように、剥離液等を用いてレジスト３２を剥離（除去）する。なお、剥離液にはオゾン水等を用いることができる。続けて、基板１０の上方に露出している下地膜２４を除去する。その具体的な手順は、まず基板１０の上方の全面にレジスト等を塗布し、電極３４のポスト部３５の形状をパターニングする。次に、パターニングされたレジストをマスクとして、下地膜２４をドライエッチングする。なお、ハンダ層４０の代わりに硬蝋材層を形成した場合には、その硬蝋材層をマスクとして下地膜２４をエッチングすることができる。この場合、フォトリソグラフィが不要となるので、製造工程を簡略化することができる。

次に、図６（ａ）に示すように、基板１０を上下反転させた上で、基板１０の下方に補強部材５０を装着する。補強部材５０として、保護フィルム等を採用してもよいが、ガラス等の硬質材料を採用するのが好ましい。これにより、基板１０の裏面１０ｂを加工する際に、基板１０に割れ等が発生するのを防止することができる。補強部材５０は、接着剤５２等を介して基板１０に装着する。接着剤５２として、熱硬化性接着剤や光硬化性接着剤等の硬化性接着剤を使用するのが望ましい。これにより、基板１０の能動面１０ａにおける凹凸を吸収しつつ、補強部材５０を強固に装着することができる。さらに、接着剤５２として紫外線硬化性接着剤等の光硬化性接着剤を使用した場合には、補強部材５０としてガラス等の透光性材料を採用するのが好ましい。この場合、補強部材５０の外側から光を照射することによって、簡単に接着剤５２を硬化させることができる。

次に、図６（ｂ）に示すように、基板１０の裏面１０ｂにブラスト処理を施して、電極３４の先端部を露出させるとともに、基板１０の裏面１０ｂから所定高さに電極３４を突出させる。その詳細な方法については後述する。なお、基板１０の裏面１０ｂをグラインダ等で粗研磨した後に、基板１０の裏面１０ｂにブラスト処理を施すようにすれば、半導体チップの製造時間を短縮することができる。

次に、図７に示すように、基板１０の裏面１０ｂにおける電極３４の形成領域以外の領域に、第２の絶縁層である絶縁膜２６を形成する。具体的には、電極３４の形成領域をレジスト等によりマスクして、それ以外の領域に絶縁膜２６を形成し、最後にマスクを除去すればよい。絶縁膜２６としてＳｉＯ_２やＳｉＮなどの被膜を形成する場合には、ＣＶＤ法によって形成するのが好ましい。また、絶縁膜２６としてＰＩなどの被膜を形成する場合には、液状の被膜材料をスピンコート法によって塗布し、乾燥・焼成して形成するのが好ましい。また、ＳＯＧを用いて絶縁膜２６を形成してもよい。ＳＯＧ（Spin On Glass）は、塗布した後に４００℃程度の温度でベーキングすることによりＳｉＯ_２となる液体であり、平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。具体的には、シロキサン結合を基本構造とするポリマーであって、アルコールなどが溶媒として使用されている。このＳＯＧを塗布する場合にも、スピンコート法を用いる。

なお、基板１０の裏面１０ｂの全面に絶縁膜２６を形成する代わりに、基板１０の裏面１０ｂにおける電極３４の周辺のみに、選択的に絶縁膜２６を形成してもよい。この場合には、インクジェット装置等の液滴吐出装置を用いて絶縁膜の材料液を電極３４の周辺のみに吐出し、乾燥・焼成して絶縁膜２６を形成すればよい。

その後、溶剤等により接着剤５２を溶解して、基板１０から補強部材５０を取り外す。次に、基板１０の裏面１０ｂにダイシングテープ（図示省略）を貼り付けた上で、基板１０をダイシングすることにより、半導体チップの個片に分離する。なお、ＣＯ_２レーザやＹＡＧレーザを照射して基板１０を切断してもよい。
以上により、図１に示す状態となり、本実施形態に係る半導体チップ２が完成する。

（電極先端部の露出方法）
ここで図６（ｂ）に示すように、電極３４の先端部を露出させて、基板１０の裏面１０ｂから所定高さに電極３４を突出させる方法について説明する。この作業は、基板１０の裏面１０ｂにブラスト処理を施すことによって行う。

図８は、電極先端部の露出方法の説明図である。なお図８（ａ）は、図６（ａ）における電極３４の先端部周辺の拡大図である。図８（ａ）に示す基板１０の裏面１０ｂに、ブラスト処理を施す。ブラスト処理は、被加工物に対して微粒子を高速で衝突させ、被加工物の表面を除去する加工方法である。その微粒子は、基板１０を構成するＳｉや絶縁膜２２を構成するＳｉＯ_２より高硬度の、Ａｌ_２Ｏ_３（酸化アルミニウム；アルミナ）やＳｉＣ（炭化ケイ素）等で構成する。また、微粒子の大きさは数μｍ〜数十μｍ程度とする。その微粒子を圧縮空気等で加速させ、噴射ノズルから高速で射出して、被加工物に衝突させる。その際、定量供給装置を介して微粒子を噴射ノズルに供給すれば、時間管理により被加工物の表面を所定厚さだけ除去することができる。

図８（ａ）に示す状態から、基板１０の裏面１０ｂにブラスト処理を行うことにより、図８（ｂ）に示すように、電極３４の先端部に形成された絶縁膜２２が露出する。さらにブラスト処理を行うことにより、図８（ｃ）に示すように、電極３４の先端部に形成された絶縁膜２２および下地膜が除去される。これにより、電極３４の先端部を露出させることができる。

ところで、基板１０を構成するＳｉや絶縁膜２２を構成するＳｉＯ_２が脆性材料であるのに対して、電極３４を構成するＣｕは延性材料である。そしてブラスト処理は、脆性材料の除去速度より、延性材料の除去速度が小さくなるという性質を有する。すなわちブラスト処理は、脆性材料および延性材料に対して選択比を有することになる。したがって、図８（ｃ）に示すように電極３４の先端部が露出した後は、脆性材料からなる基板１０の裏面１０ｂが多く除去され、延性材料からなる電極３４はほとんど除去されない。これにより、図８（ｄ）に示すように、基板１０の裏面１０ｂから所定高さｈに電極３４の先端部を突出させることができる。

以上に詳述したように、本実施形態の半導体装置の製造方法は、半導体基板の裏面をブラスト処理して、電極の先端部を露出させるとともに、基板の裏面から所定高さに電極の先端部を突出させる構成とした。ブラスト処理は、エッチングに比べて加工速度が速いので、スループットを向上させることができる。また、エッチング液やエッチングガスを使用しないので、製造プロセスが簡略化されるとともに、周囲の環境に悪影響を及ぼすおそれもない。したがって、半導体装置のコストを低減することができる。

［第２実施形態］
次に、本発明の第２実施形態に係る半導体チップの製造方法につき、図９を用いて説明する。図９は、第２実施形態に係る半導体チップの製造方法の説明図である。第２実施形態に係る半導体チップの製造方法は、半導体基板１０の裏面１０ｂをブラスト処理する際に、電極３４の形成領域をマスクしてブラスト処理する工程を含む点で、第１実施形態の半導体チップの製造方法と異なっている。これにより、電極３４の先端部を、基板１０の裏面１０ｂから任意の高さに突出させることができる。なお、第１実施形態の半導体チップの製造方法と同様の構成となる部分については、その詳細な説明を省略する。

まず、図９（ａ）に示すように、基板１０の裏面１０ｂにおける電極３４の形成領域をマスクする。そのマスクとして、フォトレジストマスクやメタルマスクを採用することが可能である。フォトレジストマスクを採用する場合には、まず基板１０の裏面１０ｂの全体に、フォトレジストの材料液を塗布してプリベークする。なお、基板１０の裏面１０ｂの全体にドライフィルムをラミネートしてもよい。次に、フォトレジストに露光処理を行い、さらに現像処理を行って、フォトレジストをパターニングする。これにより、電極３４の形成領域にフォトレジストマスク９０を形成する。

次に、図９（ｂ）に示すように、基板１０の裏面１０ｂをブラスト処理する。その具体的な条件は、第１実施形態と同様である。第２実施形態では電極３４の形成領域にマスク９０が形成されているので、電極３４の形成領域以外の領域における基板１０の裏面１０ｂがブラスト処理によって除去される。ここで、基板１０の裏面１０ｂを除去する厚さＨ′は、最終的な電極３４の突出高さＨ（図９（ｄ）参照）と同等にする。

次に、図９（ｃ）に示すように、マスク９０を除去する。なお、フォトレジストマスクを採用した場合には、レジスト剥離液を塗布してマスク９０を除去する。これにより、基板１０の裏面１０ｂにおける電極３４の形成領域とそれ以外の領域との間には、高さＨ′の段差が形成される。

次に、図９（ｄ）に示すように、基板１０の裏面１０ｂの全体をブラスト処理する。これにより、電極３４の形成領域およびそれ以外の領域における基板１０の裏面１０ｂが均等に除去される。なお電極３４の形成領域では、基板１０の裏面１０ｂに続けて絶縁膜２２および下地膜２４が除去され、電極３４の先端面が露出する。またそれ以外の領域では、電極３４の形成領域との間に高さＨ′の段差を保持したまま、基板１０の裏面１０ｂが除去される。したがって、電極３４の先端面が露出した時点で、電極３４の先端面を基板１０の裏面１０ｂから所定高さＨで突出させることができる。

なお、図９（ｂ）に示すように、電極３４の形成領域にフォトレジストマスク９０を配置してブラスト処理を行うと、マスク９０の表面もブラスト処理によって除去される。そこで、マスク９０がブラスト処理によって完全に除去された時点で、基板１０の裏面１０ｂにおける電極３４の形成領域とそれ以外の領域との間に高さＨ′の段差が形成されるように、フォトレジストマスク９０の厚さを設定してもよい。この場合、マスク９０を除去する工程を経ることなく、図９（ｃ）に示す状態を実現することができる。これにより、スループットを向上させることができる。

以上に詳述したように、本実施形態の半導体装置の製造方法は、半導体基板１０の裏面１０ｂをブラスト処理する際に、電極３４の形成領域をマスクしてブラスト処理する工程と、マスクを除去してブラスト処理する工程とを含む構成とした。マスクを施してブラスト処理することにより、基板の裏面に所定高さの段差が形成され、さらにマスクを除去してブラスト処理することにより、所定高さの段差を保持したまま電極の先端面を露出させることができる。したがって、電極の先端面が露出した時点で、基板の裏面から所定高さに電極の先端部を突出させることができる。

なお、第１実施形態では、基板を構成する脆性材料および電極を構成する延性材料に対するブラスト処理の選択比を利用して、基板の裏面から所定高さに電極の先端部を突出させた。しかしながら、この場合には、電極の先端面が露出した後にもブラスト処理を続けるので、電極の先端面が粗面となるおそれがある。この点、本実施形態では、電極の先端面が露出した時点で基板の裏面から所定高さに電極の先端部を突出させることができるので、それ以後のブラスト処理は不要となる。したがって、電極の先端面が粗面となることはなく、半導体チップの積層時における電極相互の接合不良の発生を防止することができる。

［第３実施形態］
次に、本発明の第３実施形態に係る半導体チップの製造方法につき、図１０を用いて説明する。図１０は、第３実施形態に係る半導体チップの製造方法の説明図である。第３実施形態に係る半導体チップの製造方法は、半導体基板１０の裏面１０ｂをブラスト処理する際に、電極３４の中心軸と交差する方向からのブラスト処理を含む点で、第１実施形態の半導体チップの製造方法と異なっている。これにより、電極３４の先端部に配置された絶縁膜２２が除去され、電極３４の先端部における先端面および側面を露出させることが可能になる。なお、第１実施形態の半導体チップの製造方法と同様の構成となる部分については、その詳細な説明を省略する。

図１０（ａ）は、図６（ａ）における電極３４の先端部周辺の拡大図である。図１０（ａ）に示す状態から、基板１０の裏面１０ｂをエッチングすることにより、図１０（ｂ）に示すように、電極３４の先端部に形成された絶縁膜２２を露出させる。このエッチングには、ウエットエッチングまたはドライエッチングのいずれを用いてもよい。なお、エッチングに代えてブラスト処理を行うことにより、図１０（ｂ）に示す状態としてもよい。

次に、図１０（ｃ）に示すように、基板１０の裏面１０ｂをブラスト処理して、電極３４の先端部における先端面上に配置された絶縁膜２２および下地膜２４を除去する。これにより、電極３４の先端面を露出させる。このブラスト処理は、電極３４の軸方向に沿って行う。すなわち、基板１０の裏面１０ｂに対して垂直に微粒子が衝突するようにブラスト処理を行う。

次に、図１０（ｄ）に示すように、基板１０の裏面１０ｂをブラスト処理して、電極３４の先端部における側面上に配置された絶縁膜２２および下地膜２４を除去する。これにより、電極３４の先端部における側面を露出させる。このブラスト処理は、電極３４の軸方向に加えて、電極３４の軸方向と交差する方向からも行う。すなわち、基板１０の裏面１０ｂに対して様々な角度から微粒子が衝突するようにブラスト処理を行う。これにより、電極３４の先端部に配置された絶縁膜２２および下地膜２４が除去される。なお、電極３４の先端角部もわずかに除去されて、丸面取りが施された状態となる。

図１１は、半導体チップの積層時における電極接合部の拡大図である。なお、図１１（ａ）は本実施形態により製造した半導体チップの積層状態であり、図１１（ｂ）は従来技術により製造した半導体チップの積層状態である。図１１（ｂ）に示すように、従来技術により製造した半導体チップでは、電極３４の先端部における側面が露出していないので、ハンダ層４０は電極３４の先端面のみに収容される。これに対して、図１１（ａ）に示すように、本実施形態により製造した半導体チップでは、電極３４の先端部における側面が露出しているので、先端面に加えて側面にもハンダ層４０が収容されて、その側面に乗り上げるようにハンダ層４０のフィレットが形成される。これにより、電極相互の接合面積が大きくなるので、機械的および電気的な接合信頼性を向上させることができる。

［積層構造］
以上のように形成した半導体チップを積層して、３次元実装された半導体装置を形成する。図１２は、実施形態に係る半導体チップを積層した状態の側面断面図であり、図１３は図１２のＡ部における拡大図である。各半導体チップ２ａ，２ｂは、下層の半導体チップ２ｂにおける電極３４のポスト部の上面に、上層の半導体チップ２ａにおける電極３４のプラグ部の下端面が位置するように配置する。そして、ハンダ層４０を介することにより、各半導体チップ２ａ，２ｂにおける電極３４を相互に接合する。具体的には、リフローによりハンダ層４０を溶解させつつ、各半導体チップ２ａ，２ｂを相互に加圧する。これにより、ハンダ層４０と電極３４との接合部にハンダ合金が形成されて、両者が機械的および電気的に接合される。以上により、各半導体チップ２ａ，２ｂが配線接続される。なお、必要に応じて、積層した各半導体チップ相互の隙間にアンダーフィルを充填する。

ところで、溶解したハンダ層４０は、上層の半導体チップ２ａにおける電極のプラグ部３６の外周に沿って上方に変形するので、上層の半導体チップ２ａの裏面１０ｂに当接する場合がある。なお、ハンダ層４０には信号線が接続され、半導体チップ２ａの裏面１０ｂにはグランドが接続されているので、両者の短絡を防止する必要がある。この点、本実施形態では、半導体チップ２ａの裏面１０ｂに絶縁膜２６が形成されているので、半導体チップを積層する際に、ハンダ層４０と半導体チップ２ａの裏面１０ｂとの短絡を防止することが可能となる。したがって、信号線とグランドとの短絡を防止しつつ、３次元実装を行うことができる。

［再配置配線］
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。まず、再配線について簡単に説明する。図１４は、半導体チップの再配線の説明図である。図１４（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。

図１４（ｂ）は、再配線を行った半導体チップの平面図である。半導体チップ６１の表面中央部には、円形状の複数の電極パッド６３がマトリクス上に配列形成されている。各電極パッド６３は、再配線６４により1個または複数個の電極６２に接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて、広ピッチ化されている。

図１５は、図１４（ｂ）のＡ−Ａ線における側面断面図である。上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ６１の底面中央部には、図１５に示すソルダーレジスト６５が形成されている。そして、電極６２のポスト部からソルダーレジスト６５の表面にかけて、再配線６４が形成されている。再配線６４のソルダーレジスト６５側の端部には電極パッド６３が形成され、その電極パッドの表面にバンプ７８が形成されている。バンプ７８は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ６１の底面全体には、補強用の樹脂６６等が成型されている。

［回路基板］
図１６は、回路基板の斜視図である。図１６では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Flip Chip Bonding）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。

［電子機器］
次に、上述した半導体装置を備えた電子機器の例について、図１７を用いて説明する。図１７は、携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。

なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。

なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリュームおよびヒューズなどを挙げることができる。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。

第１実施形態に係る半導体チップの電極部分における側面断面図である。 第１実施形態に係る半導体チップの変形例の側面断面図である。 第１実施形態に係る半導体チップの製造方法の説明図である。 第１実施形態に係る半導体チップの製造方法の説明図である。 第１実施形態に係る半導体チップの製造方法の説明図である。 第１実施形態に係る半導体チップの製造方法の説明図である。 第１実施形態に係る半導体チップの製造方法の説明図である。 第１実施形態における電極先端部の露出方法の説明図である。 第２実施形態における電極先端部の露出方法の説明図である。 第３実施形態における電極先端部の露出方法の説明図である。 第３実施形態に係る半導体装置の積層状態の部分断面図である。 積層された半導体装置の全体の側面断面図である。 積層された半導体装置の電極部分における側面断面図である。 再配線の説明図である。 再配線の説明図である。 回路基板の説明図である。 電子機器の一例である携帯電話の斜視図である。

符号の説明

１０半導体基板 １０ｂ裏面 ３４電極

Claims (10)

1. 半導体基板を貫通する電極を有する半導体装置の製造方法であって、
   集積回路が形成された前記半導体基板の能動面から内部にかけて凹部を形成する工程と、
   前記凹部の内部に第１導電材料を充填して前記電極を形成する工程と、
   前記半導体基板の裏面をブラスト処理して、前記電極の先端部を露出させる工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記凹部の内部に第１導電材料を充填する工程の前に、前記凹部の内面に第１絶縁層を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板の裏面をブラスト処理する工程は、前記電極の形成領域をマスクしてブラスト処理する工程を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板の裏面をブラスト処理する工程では、前記電極の先端部における先端面および側面を露出させることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。
5. 前記半導体基板の裏面に、第２絶縁層を形成する工程を有することを特徴とする請求項１ないし請求項４のいずれかに記載の半導体装置の製造方法。
6. 前記凹部の底部に、前記第１導電材料より酸化されにくい第２導電材料からなる電極キャップを形成し
   前記半導体基板の裏面をブラスト処理する工程では、前記電極キャップの少なくとも先端部を露出させることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体装置の製造方法。
7. 請求項１ないし請求項６のいずれかに記載の半導体装置の製造方法を使用して製造したことを特徴とする半導体装置。
8. 請求項７に記載の半導体装置が複数積層され、上下に隣接する前記半導体装置の電極が電気的に接続されていることを特徴とする半導体装置。
9. 請求項７または請求項８に記載の半導体装置が実装されていることを特徴とする回路基板。
10. 請求項７または請求項８に記載の半導体装置を備えたことを特徴とする電子機器。

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