JP2006041218A - 半導体装置の製造方法、半導体装置、及び電子機器 - Google Patents
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Abstract
【課題】 積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供する。
【解決手段】 半導体基板10を貫通する電極20,21を有する半導体装置の製造方法であって、集積回路が形成された半導体基板10の能動面10aから半導体基板10の内部にかけて孔部H3を形成する工程と、孔部H3の内側に導電材料を充填して第一接続端子20を形成する工程と、半導体基板10を裏面側10bから薄板化して、電極20の先端部を露出させる工程と、先端部の周辺に導電材料を配置して第二接続端子21を形成する工程と、を有する。
【選択図】 図8
【解決手段】 半導体基板10を貫通する電極20,21を有する半導体装置の製造方法であって、集積回路が形成された半導体基板10の能動面10aから半導体基板10の内部にかけて孔部H3を形成する工程と、孔部H3の内側に導電材料を充填して第一接続端子20を形成する工程と、半導体基板10を裏面側10bから薄板化して、電極20の先端部を露出させる工程と、先端部の周辺に導電材料を配置して第二接続端子21を形成する工程と、を有する。
【選択図】 図8
Description
本発明は、半導体装置の製造方法、半導体装置、及びこれを備える電子機器に関する。
現在、携帯電話機、ノート型パーソナルコンピュータ、PDA(Personal data assistance)等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。また、上記の電子機器は付加価値を高めるため高機能化が図られており内部に設けられる電子部品も高機能化及び高速化が要求されている。
高機能を有する電子部品の一つとしてシステムLSI(Large Scale Integration)があるが、システムLSIを製品化するには時間を要するため近年の電子機器の開発サイクルに間に合わない状況も生じつつある。そこで、システムLSIが有する複数の機能のうちの各々の機能を1つのIC(Integrated Circuit)に持たせ、これらのICを組み合わせて1つのパッケージングのシステムLSIを実現するSIP(System In Package)技術が案出されている。
高機能を有する電子部品の一つとしてシステムLSI(Large Scale Integration)があるが、システムLSIを製品化するには時間を要するため近年の電子機器の開発サイクルに間に合わない状況も生じつつある。そこで、システムLSIが有する複数の機能のうちの各々の機能を1つのIC(Integrated Circuit)に持たせ、これらのICを組み合わせて1つのパッケージングのシステムLSIを実現するSIP(System In Package)技術が案出されている。
SIP技術においては三次元的に複数のICを積層することで高集積化を図っているが、積層されたICをシステムLSIとして機能させるには各々の電気的接続を取る必要がある。従来は各ICに形成された電極をワイヤーボンディング技術を用いて電気的に接続していたが、ワイヤーボンディングによる接続では配線長が長くなるとともに、パッケージングの小型化に限度がある。
このため、ICの裏面に対してエッチング処理又は研磨処理を行ってICを薄板化するとともに、ICの表面と裏面とを貫通する金属からなる接続端子を形成し、積層するICに形成された接続部を接合することで、IC間の電気的接続をとる三次元実装技術が案出されてきた。この三次元実装技術の詳細については、例えば以下の特許文献1を参照されたい。
特開2002−25948号公報
このため、ICの裏面に対してエッチング処理又は研磨処理を行ってICを薄板化するとともに、ICの表面と裏面とを貫通する金属からなる接続端子を形成し、積層するICに形成された接続部を接合することで、IC間の電気的接続をとる三次元実装技術が案出されてきた。この三次元実装技術の詳細については、例えば以下の特許文献1を参照されたい。
ところで、上述した三次元実装技術を用いてICを積層して製造される電子部品は最終的には封止樹脂にて封止されており、ある程度の信頼性を確保することはできる。しかしながら、電子部品が携帯性を有する電子機器に搭載される場合には、外部からの強い振動及び衝撃が加わることが想定されるため、より高い堅牢性を確保する必要がある。このため、電子部品の更なる信頼性の向上を図るためには各ICに形成された接続端子間の接合強度を高める必要がある。
三次元実装技術を用いて製造された従来の電子部品は、ICに形成された接続端子の先端部(他のICと接合される部分)が通常平坦な形状になっているため、積層されたICの接続端子間は二次元的に接合された状態にあり、接合強度が低く信頼性が低いという問題があった。
また、半導体基板全面にエッチングを施して半導体基板の裏面に接続端子の先端を露出させるために、絶縁膜を厚膜化する等の特別な処理が必要となり、半導体装置の製造方法が煩雑化するという問題があった。
三次元実装技術を用いて製造された従来の電子部品は、ICに形成された接続端子の先端部(他のICと接合される部分)が通常平坦な形状になっているため、積層されたICの接続端子間は二次元的に接合された状態にあり、接合強度が低く信頼性が低いという問題があった。
また、半導体基板全面にエッチングを施して半導体基板の裏面に接続端子の先端を露出させるために、絶縁膜を厚膜化する等の特別な処理が必要となり、半導体装置の製造方法が煩雑化するという問題があった。
本発明は、上述した事情に鑑みてなされたもので、積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供することを目的とする。
本発明に係る半導体装置の製造方法、半導体装置、及び電子機器では、上記課題を解決するために以下の手段を採用した。
第1の発明は、集積回路が形成された半導体基板の能動面から半導体基板の内部にかけて孔部を形成する工程と、孔部の内側に導電材料を充填して第一接続端子を形成する工程と、半導体基板を裏面側から薄板化して、第一接続端子の先端部を露出させる工程と、先端部の周辺に導電材料を配置して第二接続端子を形成する工程と、を有するようにした。
この発明によれば、裏面側にも接続端子が形成されるので、裏面側に露出させる電極の露出量を容易に高くすることができる。これにより、半導体基板を複数積層した場合に各電極の接合状態を良好に維持することが可能となる。
第1の発明は、集積回路が形成された半導体基板の能動面から半導体基板の内部にかけて孔部を形成する工程と、孔部の内側に導電材料を充填して第一接続端子を形成する工程と、半導体基板を裏面側から薄板化して、第一接続端子の先端部を露出させる工程と、先端部の周辺に導電材料を配置して第二接続端子を形成する工程と、を有するようにした。
この発明によれば、裏面側にも接続端子が形成されるので、裏面側に露出させる電極の露出量を容易に高くすることができる。これにより、半導体基板を複数積層した場合に各電極の接合状態を良好に維持することが可能となる。
また、第一接続端子の形成に先立って、孔部の内面に第一絶縁膜を形成する工程と、第二接続端子の形成に先立って、半導体基板の裏面上に第一絶縁膜に連接する第二絶縁膜を形成する工程と、を有するものでは、半導体基板に導電性材料が用いられた場合であっても、半導体基板を貫通する電極を形成することができる。そして、容易に電極の露出量を高くすることができるので、第一絶縁膜の厚膜化が不要となる。
また、第一接続端子と第二接続端子とは、略同一形状に形成されるものでは、半導体基板を複数積層した場合に、各接続端子の接合状態を容易に良好にすることができる。さらに、接合時の熱上昇に対して導電材料が膨張することに起因する第一絶縁膜の破損防止が可能となる。
また、第一接続端子と第二接続端子とは、略同一形状に形成されるものでは、半導体基板を複数積層した場合に、各接続端子の接合状態を容易に良好にすることができる。さらに、接合時の熱上昇に対して導電材料が膨張することに起因する第一絶縁膜の破損防止が可能となる。
第2の発明は、半導体装置が、第1の発明の製造方法を使用して製造されるようにした。この発明によれば、半導体基板を貫通する各電極の接合状態を向上が図られる。
また、集積回路が形成された半導体基板と、半導体基板の能動面から半導体基板の裏面にかけて形成された貫通孔の内部に絶縁層を介して形成された電極と、を有してなり、電極が、能動面側と裏面側にそれぞれ略同一形状の接続端子を備えるようにした。
この発明によれば、裏面側にも電極が形成するので、裏面側に露出させる電極の露出量を容易に高くすることができる。これにより、半導体基板を複数積層した場合に各電極の接合状態を良好に維持することが可能となる。
例えば、上述した半導体装置は、複数積層され、上下に隣接する半導体装置の接続端子がハンダまたは蝋材を介して電気的に接続された形態となって使用される。
この発明によれば、裏面側にも電極が形成するので、裏面側に露出させる電極の露出量を容易に高くすることができる。これにより、半導体基板を複数積層した場合に各電極の接合状態を良好に維持することが可能となる。
例えば、上述した半導体装置は、複数積層され、上下に隣接する半導体装置の接続端子がハンダまたは蝋材を介して電気的に接続された形態となって使用される。
第3の発明は、回路基板が、第2の発明の半導体装置が実装されていることを特徴とする。これにより、上記効果をともなった回路基板を提供することができる。
第4の発明は、電子機器が、第3の発明の回路基板を備えたことを特徴とする。これにより、上記効果をともなった電子機器を提供することができる。
以下、本発明の半導体装置の製造方法、半導体装置、及び電子機器の実施形態について、図を参照して説明する。
〔半導体装置の製造方法〕
図1〜図8は、本発明の実施形態による半導体装置の製造方法を示す工程図である。
図1(a)に示すように、基板10は、例えばSi(シリコン)基板であり、その能動面10a側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線(何れも図示省略)及び電子回路の外部電極となる電極パッド14からなる電子回路が形成されている。一方、基板10の裏面10bにはこれらの電子回路は形成されていない。尚、基板10の厚みは、例えば500μm程度である。
〔半導体装置の製造方法〕
図1〜図8は、本発明の実施形態による半導体装置の製造方法を示す工程図である。
図1(a)に示すように、基板10は、例えばSi(シリコン)基板であり、その能動面10a側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線(何れも図示省略)及び電子回路の外部電極となる電極パッド14からなる電子回路が形成されている。一方、基板10の裏面10bにはこれらの電子回路は形成されていない。尚、基板10の厚みは、例えば500μm程度である。
基板10上には基板10の基本的な材料であるSiの酸化膜(SiO2)からなる絶縁膜と硼燐珪酸ガラス(BPSG)からなる層間絶縁膜とを順に形成した絶縁膜12が形成されている。また、絶縁膜12上の一部には、図示しない箇所で基板10の能動面10aに形成された電子回路と電気的に接続された電極パッド14が形成されている。この電極パッド14は、Ti(チタン)からなる第1層、TiN(窒化チタン)からなる第2層、AlCu(アルミニウム/銅)からなる第3層、及びTiNからなる第4層(キャップ層)を順に積層して形成したものである。尚、電極パッド14の下方には電子回路が形成されていない点に注意されたい。
電極パッド14は、例えばスパッタリングにより第1層〜第4層からなる積層構造を絶縁膜12上の全面に形成し、レジスト等を用いて所定の形状(例えば、円形形状)にパターニングすることにより形成される。尚、本実施形態では、電極パッド14が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド14がAlのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド14は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
また、上記絶縁膜12上には電極パッド14を覆うように、パッシベーション膜16が形成されている。このパッシベーション膜16は、SiO2(酸化珪素)、SiN(窒化珪素)、ポリイミド樹脂等により形成され、又はSiN上にSiO2を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜16の膜厚は2μm程度以上であって6μm程度以下であることが好ましい。
以上の構成の基板に対して、まず能動面10a側に形成された電極パッド14を開口するとともに基板10を穿孔して孔部H3を形成する工程が行われる。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト(図示省略)をパッシベーション膜16上の全面に塗布する。尚、このレジストは、電極パッド14上を覆っているパッシベーション膜16を開口するために用いるものであり、フォトレジスト、電子線レジスト、X線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
パッシベーション膜16上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド14の開口形状及び基板10に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図1(b)に示すように、電極パッド14を覆うパッシベーション膜16の一部をエッチングして開口部H1を形成する。なお、図1(b)は、パッシベーション膜16を開口して開口部H1を形成した状態を示す断面図である。
尚、パッシベーション膜16のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング(RIE:Reactive Ion Etching)であってもよい。また、パッシベーション膜16のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜16に形成される開口部H1の断面形状は、後述する工程で形成される電極パッド14の開口形状及び基板10に形成される孔の断面形状に応じて設定され、その径は電極パッド14に形成される開口の径及び基板10に形成される孔の径と同程度、例えば50μm程度に設定される。
以上の工程が終了すると、開口部H1を形成したパッシベーション膜16上のレジストをマスクとして、ドライエッチングにより電極パッド14を開口する。
図2(a)は、電極パッド14を開口して開口部H2を形成した状態を示す断面図である。尚、図1,図2の図中においてレジストは省略してある。図2(a)に示すように、パッシベーション膜16に形成された開口部H1の径と電極パッド14に形成された開口部H2の径は同程度となる。尚、ドライエッチングとしてはRIEを用いることができる。
図2(a)は、電極パッド14を開口して開口部H2を形成した状態を示す断面図である。尚、図1,図2の図中においてレジストは省略してある。図2(a)に示すように、パッシベーション膜16に形成された開口部H1の径と電極パッド14に形成された開口部H2の径は同程度となる。尚、ドライエッチングとしてはRIEを用いることができる。
更に、以上の工程で使用したレジストをマスクとして、次に絶縁膜12をエッチングして、図2(b)に示すように基板10を露出させる。図2(b)は、絶縁膜12をエッチングして、基板10の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜16上に形成したレジストを、剥離液或いはアッシング等により剥離する。
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド14に形成された開口部H2を開口した後レジストを剥離し、電極パッド14の最表面のTiNをマスクにして、絶縁膜12をエッチングし、図2(b)に示すように基板10を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
以上の工程が終了すると、パッシベーション膜16をマスクとして、ドライエッチングにより基板10を穿孔して孔部H3を形成する(孔部形成工程)。
基板10を穿孔する深さは例えば70μm程度であるため、製造効率の観点からは特開2002−93776号公報に開示されたSi高速エッチング法、又は米国特許USP5501893に開示されたボッシュプロセス法を用いて異方性エッチングを行うことが好ましい。Si高速エッチング法を用いる場合には、エッチングガスとしてSF6/O2の混合ガスを用いることができ、ボッシュプロセス法を用いる場合にはSF6/C4F8を用いることができる。尚、ここでは、ドライエッチングとしてRIEのほかにICP(Inductively Coupled Plasma)を用いることができる。
基板10を穿孔する深さは例えば70μm程度であるため、製造効率の観点からは特開2002−93776号公報に開示されたSi高速エッチング法、又は米国特許USP5501893に開示されたボッシュプロセス法を用いて異方性エッチングを行うことが好ましい。Si高速エッチング法を用いる場合には、エッチングガスとしてSF6/O2の混合ガスを用いることができ、ボッシュプロセス法を用いる場合にはSF6/C4F8を用いることができる。尚、ここでは、ドライエッチングとしてRIEのほかにICP(Inductively Coupled Plasma)を用いることができる。
図3(a)は、基板10を穿孔して、孔部H3を形成した状態を示す断面図である。図3(a)に示す通り、パッシベーション膜16をマスクとして基板10を穿孔しているため、基板10に形成される孔部H3の径はパッシベーション膜16に形成された開口部H1の径と同程度となる。その結果、パッシベーション膜16に形成された開口部H1の径、電極パッド14に形成された開口部H2の径、及び基板10に形成された孔部H3の径は、ほぼ同一になる。尚、孔部H3の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。また、孔部H3は異方性エッチングにより形成しているため、孔部H3の底面は平坦な(フラット)形状になる。
尚、以上は、異方性エッチングから等方性エッチングに変更する方法としてエッチングガスの成分を変更する方法について説明したが、エッチングガスの成分変更に加えてバイアス電圧を低下させ、又は、エッチングガスの高圧化を行って異方性エッチングを等方性エッチングに変更するようにしても良い。また、バイアス電圧を低下させ、又は、エッチングガスの高圧化のみによって変更しても良い。
以上の工程が終了すると、次に、パッシベーション膜16上並びに孔部H3の内壁及び底面に第一絶縁膜18を形成する(第一絶縁膜形成工程)。
図3(b)は、パッシベーション膜16上並びに孔部H3の内壁及び底面に第一絶縁膜18を形成した状態を示す断面図である。この第一絶縁膜18は、電流リークの発生、酸素及び水分等による基板10の浸食等を防止するために設けられ、PECVD(Plasma Enhanced Chemical Vapor Deposition)を用いて形成した正珪酸四エチル(Tetra Ethyl Ortho Silicate:Si(OC2H5)4:以下、TEOSという)、即ちPE−TEOS、及び、オゾンCVDを用いて形成したTEOS、即ちO3−TEOS、又はCVDを用いて形成した酸化シリコンを用いることができる。尚、第一絶縁膜18の厚みは、例えば1μmである。
図3(b)は、パッシベーション膜16上並びに孔部H3の内壁及び底面に第一絶縁膜18を形成した状態を示す断面図である。この第一絶縁膜18は、電流リークの発生、酸素及び水分等による基板10の浸食等を防止するために設けられ、PECVD(Plasma Enhanced Chemical Vapor Deposition)を用いて形成した正珪酸四エチル(Tetra Ethyl Ortho Silicate:Si(OC2H5)4:以下、TEOSという)、即ちPE−TEOS、及び、オゾンCVDを用いて形成したTEOS、即ちO3−TEOS、又はCVDを用いて形成した酸化シリコンを用いることができる。尚、第一絶縁膜18の厚みは、例えば1μmである。
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト(図示省略)を第一絶縁膜18上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド14の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、X線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
第一絶縁膜18上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド14の上方以外の部分並びに孔部H3及びその周辺部のみにレジストが残された形状、例えば孔部H3を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド14の一部を覆う第一絶縁膜18及びパッシベーション膜16を除去し、電極パッド14の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング(RIE:Reactive Ion Etching)であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド14を構成する第4層も併せて除去する。
図4(a)は、電極パッド14を覆う第一絶縁膜18及びパッシベーション膜16の一部を除去した状態を示す断面図である。図4(a)に示すように、電極パッド14の上方は開口部H4となり、電極パッド14の一部が露出した状態となる。この開口部H4によって、後の工程で形成される第一接続端子20と電極パッド14とを接続することができる。従って、開口部H4は孔部H3が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
本実施形態では、電極パッド14のほぼ中央に孔部H3(開口部H1)を形成する場合を例に挙げている。よって、開口部H4は、この孔部H3を取り囲むように、つまり電極パッド14の露出面積を大きくすることが電極パッド14と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部H3の形成場所は電極パッド14のほぼ中央でなくても良い。尚、電極パッド14を覆う第一絶縁膜18及びパッシベーション膜16の一部を除去して、電極パッド14の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
以上の工程が終了すると、次に下地膜を形成する工程が行われる。尚、この工程及び下地膜の図示は省略している。下地膜は基板10の上面全面に形成されるため、電極パッド14の露出部並びに孔部H3の内壁及び底面にも下地膜が形成される。ここで、下地膜は、バリヤ層及びシード層からなり、まずバリヤ層を形成した後で、バリヤ層上にシード層を形成することで成膜される。バリヤ層は、例えばTiWから形成され、シード層はCuから形成される。
バリヤ層及びシード層は、例えばIMP(イオンメタルプラズマ)法、又は、真空蒸着、スパッタリング、イオンプレーティング等のPVD(Physical Vapor Deposition)法いて形成される。下地膜は、電極パッド14と第一絶縁膜18との段差を十分にカバーして、電極パッド14上と第一絶縁膜18上(孔部H3の内部を含む)に連続的に形成される。尚、下地膜を構成するバリヤ層の膜厚は、例えば100nm程度であり、シード層の膜厚は、例えば数百nm程度である。
下地膜の形成が終了すると、基板10の能動面10a上にメッキレジストを塗布し、第一接続端子20を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン(図示省略)を形成する。その後、Cu電解メッキを行って基板10の孔部H3及びメッキレジストパターンの開口部にCu(銅)を埋め込み、第一接続端子20を形成する(第一接続端子形成工程)。
図4(b)は、Cu電解メッキを行って第一接続端子20を形成した状態を示す断面図である。図4(b)に示す通り、第一接続端子20は基板10の能動面10aに突出した突起状の形状である。
また、符号Cを付した箇所において、第一接続端子20は電極パッド14と電気的に接続されている。第一接続端子20が形成されると、基板10上に形成されているメッキレジストパターンを剥離する。
また、符号Cを付した箇所において、第一接続端子20は電極パッド14と電気的に接続されている。第一接続端子20が形成されると、基板10上に形成されているメッキレジストパターンを剥離する。
以上の工程が終了すると、基板10の裏面10bに処理を行って基板10を薄板化し、基板10内に埋め込み形成された第一接続端子20を露出させる工程が行われる(露出工程)。
図5(a)は、基板10の裏面10bに対してエッチングを施し、更に、第一絶縁膜18及び下地膜をエッチングした状態を示す断面図である。
基板10を薄板化するために基板10の裏面10bに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板10を薄板化する方法を例に挙げて説明する。
図5(a)は、基板10の裏面10bに対してエッチングを施し、更に、第一絶縁膜18及び下地膜をエッチングした状態を示す断面図である。
基板10を薄板化するために基板10の裏面10bに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板10を薄板化する方法を例に挙げて説明する。
基板10の裏面10bのエッチングは、基板10の厚みが50μm程度となり第一接続端子20の基板10の裏面10bからの露出量が所定量(例えば、0〜20μm程度)になるまで行う。
裏面10bからのエッチングは、ウェットエッチング、ドライエッチングのいずれであってもよい。また、ウェットエッチングとドライエッチングとを組み合わせる等のように複数のエッチング処理を施してもよい。
異なるエッチング処理を2度行うことにより、エッチングに要する時間を短縮して効率化を図るとともに、基板10の厚み及び第一接続端子20の露出量を精確に制御するためである。
裏面10bからのエッチングは、ウェットエッチング、ドライエッチングのいずれであってもよい。また、ウェットエッチングとドライエッチングとを組み合わせる等のように複数のエッチング処理を施してもよい。
異なるエッチング処理を2度行うことにより、エッチングに要する時間を短縮して効率化を図るとともに、基板10の厚み及び第一接続端子20の露出量を精確に制御するためである。
例えば、最初に行うエッチングでは、エッチング量が多いため、効率化の観点からエッチング率(レート)を高く設定する必要がある。次に行うエッチングにおいては、基板10の厚み及び第一接続端子20の露出量を精確に制御するため、第1エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。基板10の裏面をエッチングする場合には、第1、第2エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第1、第2エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。
また、第1エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸(HF(弗化水素)+HNO3(硝酸))を用いることができる。エッチング液として弗硝酸を用いる場合には、HFとHNO3との体積比を1:4.5に設定し、液温25℃に設定すると、約37.8μm/minのエッチング率が得られる。ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。スピンエッチング装置を用いる場合には枚葉処理が可能となる。
基板10に対して第1、第2エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、バッチ処理又は枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
エッチング工程を行って基板10の裏面10bのエッチングが完了すると、基板10の裏面10bから第一接続端子20が0〜20μm程度露出している状態となるのは前述した通りであるが、第一絶縁膜18及び不図示の下地膜があるため第一接続端子20そのものは露出した状態にはなっていない。このため、次工程において、基板10の裏面から露出した状態にある第一絶縁膜18及び不図示の下地膜を順にエッチングする工程が行われる。
第一絶縁膜18は酸化膜ドライエッチングでエッチングし、不図示の下地膜はメタルドライエッチング又はウェットエッチングによりエッチングする。
第一絶縁膜18は酸化膜ドライエッチングでエッチングし、不図示の下地膜はメタルドライエッチング又はウェットエッチングによりエッチングする。
これにより、図5(a)に示すように、第一接続端子20の一部が薄板化された基板10の裏面から0〜20μm程度露出した状態になる。第一接続端子20の基板10の能動面10a側に露出している部分の高さは20μm程度であり、基板10の裏面10bから露出している部分の高さは0〜20μm程度である。そして、基板10の厚みは50μm程度である。
尚、ここではエッチングにより基板10を薄板化して第一接続端子20を露出させる方法について説明したが、裏面研磨による薄板化を行うことも可能である。裏面研磨によれば、基板10の厚みを第一接続端子20の埋め込み深さ程度まで薄くして第一接続端子20を露出させるとともに、なお、裏面10bから露出している第一接続端子20の第一絶縁膜18及び下地膜を除去することができる。なお、露出している部分の高さは略0μmとなる。
尚、ここではエッチングにより基板10を薄板化して第一接続端子20を露出させる方法について説明したが、裏面研磨による薄板化を行うことも可能である。裏面研磨によれば、基板10の厚みを第一接続端子20の埋め込み深さ程度まで薄くして第一接続端子20を露出させるとともに、なお、裏面10bから露出している第一接続端子20の第一絶縁膜18及び下地膜を除去することができる。なお、露出している部分の高さは略0μmとなる。
続いて、図5(b)に示すように、基板10の裏面10bの全面に第二絶縁膜19を形成する(第二絶縁膜形成工程)。
この第二絶縁膜19は、第一絶縁膜18と同一の層であり、これにより、第一絶縁膜18と第二絶縁膜19とは、連接された一体の絶縁層となる。
更に、図6(a)に示すように、第二絶縁膜19上に孔部H3に対応した位置に、孔部H3よりも小径の開口部H5を有するレジストパターンを配置する。そして、図6(b)に示すように、開口部H5に対応した第二絶縁膜19をエッチングにより取り除いて、再び、裏面10bに第一接続端子20を露出させる。ここで、開口部H5が、孔部H3に対応した位置に孔部H3よりも小径に形成されているので、第一絶縁膜18と第二絶縁膜19とが、連接された一体の絶縁層として残り、電流リークの発生、酸素及び水分等による基板10の浸食等を防止する目的を達成することが可能となる。
この第二絶縁膜19は、第一絶縁膜18と同一の層であり、これにより、第一絶縁膜18と第二絶縁膜19とは、連接された一体の絶縁層となる。
更に、図6(a)に示すように、第二絶縁膜19上に孔部H3に対応した位置に、孔部H3よりも小径の開口部H5を有するレジストパターンを配置する。そして、図6(b)に示すように、開口部H5に対応した第二絶縁膜19をエッチングにより取り除いて、再び、裏面10bに第一接続端子20を露出させる。ここで、開口部H5が、孔部H3に対応した位置に孔部H3よりも小径に形成されているので、第一絶縁膜18と第二絶縁膜19とが、連接された一体の絶縁層として残り、電流リークの発生、酸素及び水分等による基板10の浸食等を防止する目的を達成することが可能となる。
続いて、図7(a)に示すように、開口部H5を有するレジストパターンを取り除いた後に、第二絶縁膜19上に第二接続端子21を形成するためのレジストパターンを塗布する。すなわち、図7(b)に示すように、裏面10bから露出している第一接続端子20を取り囲むようにレジストを配置する。
更に、裏面側からCu電解メッキを行って、裏面10bから露出している第一接続端子20の周辺に、第二接続端子21を形成する。なお、第二接続端子21の高さは20μm程度にして、その表面が平坦に形成される(第二接続端子形成工程)。
これにより、図8(a)に示すように、第一接続端子20と第二接続端子21とが連接されて、基板10を貫通する1つの接続端子が形成される。
なお、第二接続端子21の形成時には、第一接続端子20の形成時と同様に、バリヤ層及びシード層等の下地膜を設けてもよい。
このようにして、基板10の表面と裏面の両側に第一接続端子20,21が形成される。
更に、裏面側からCu電解メッキを行って、裏面10bから露出している第一接続端子20の周辺に、第二接続端子21を形成する。なお、第二接続端子21の高さは20μm程度にして、その表面が平坦に形成される(第二接続端子形成工程)。
これにより、図8(a)に示すように、第一接続端子20と第二接続端子21とが連接されて、基板10を貫通する1つの接続端子が形成される。
なお、第二接続端子21の形成時には、第一接続端子20の形成時と同様に、バリヤ層及びシード層等の下地膜を設けてもよい。
このようにして、基板10の表面と裏面の両側に第一接続端子20,21が形成される。
以上の工程が終了すると、第一接続端子20,21の先端部の何れか一方に無鉛ハンダ(Sn/Ag)を形成する。尚、無鉛ハンダの図示は省略している。無鉛ハンダの形成が完了すると、ウェハ状態にある基板10を切断して個々の半導体チップに分離する。ここで、基板10の切断は、予め基板10上に設定されているストリートライン(スクライブライン)に沿って行う。
次に、分離した個々の半導体チップを積層して三次元実装構造とする。
半導体チップを積層するには、まず半導体チップに形成された第一接続端子20に形成された無鉛ハンダ上に接合活性剤(フラックス)を塗布する工程が行われる。このフラックスは、半導体チップ同士を積層するときに、積層した半導体チップの位置ずれが生じないように粘着力で保持するとともに、半導体チップに形成された第一接続端子20の表面の酸化膜を遊離させるためのものである。
半導体チップを積層するには、まず半導体チップに形成された第一接続端子20に形成された無鉛ハンダ上に接合活性剤(フラックス)を塗布する工程が行われる。このフラックスは、半導体チップ同士を積層するときに、積層した半導体チップの位置ずれが生じないように粘着力で保持するとともに、半導体チップに形成された第一接続端子20の表面の酸化膜を遊離させるためのものである。
フラックスの塗布の塗布を終えると、図8(b)に示すように、半導体チップに形成された第一接続端子20,21の各々の位置が合うように、半導体チップC1と半導体チップC2との位置合わせを行って半導体チップC2上に半導体チップC1を積層する。
ここで、積層する半導体チップは、同種のもの(つまり、基板に形成されている電子回路が等しいもの)であってもよく、異種のもの(つまり、基板に形成されている電子回路が異なるもの)であってもよい。
ここで、積層する半導体チップは、同種のもの(つまり、基板に形成されている電子回路が等しいもの)であってもよく、異種のもの(つまり、基板に形成されている電子回路が異なるもの)であってもよい。
以上の工程が終了すると、積層した半導体チップC1,C2をリフロー装置内に配置して、半導体チップC1,C2に形成された第一接続端子20の先端に設けられた無鉛ハンダを溶融させ、半導体チップC1に形成された第一接続端子20と半導体チップC2に形成された第一接続端子20とを接合する。
図8(b)に示すように、半導体チップC1に形成された第二接続端子21が、第一接続端子20と略同一形状であり、無鉛ハンダの接合面積が大きいため接合強度が高まり、これによって信頼性の向上を図ることができる。
図8(b)に示すように、半導体チップC1に形成された第二接続端子21が、第一接続端子20と略同一形状であり、無鉛ハンダの接合面積が大きいため接合強度が高まり、これによって信頼性の向上を図ることができる。
尚、以上の説明においては、半導体チップC1と半導体チップC2とを積層する場合を例に挙げて説明したが、基板10を切断して得られた半導体チップをインターポーザ等の搭載基板に搭載する場合も、半導体チップ同士を積層する場合と同様の工程で搭載することができる。このときには、搭載基板に形成された接続部としての接続電極と、半導体チップに形成された第一接続端子20との位置合わせを行ってインターポーザ上に半導体チップを搭載し(搭載工程)、接続電極と接続端子とを接合する。
また、インターポーザ上に半導体チップを搭載する形態以外にもインターポーザに代えてW−CSP(Wafer level Chip Scale Package)技術を用いて処理された基板上に半導体装置を積層するようにしても良い。ここで、W−CSP技術とは、ウェハの状態において一括して再配置配線(再配線)及び樹脂封止を行ってから個々の半導体チップに分離する技術である。W−CSP技術を用いて処理された基板上に半導体装置を積層する場合には、再配置配線により形成された電極上に半導体チップを積層しても良く、ウェハ状態にある基板に対して半導体チップC1,C2に形成された第一接続端子20と同様の接続端子を形成し、この接続端子と半導体チップに形成された接続端子とを接合して積層するようにしてもよい。
〔半導体装置:再配置配線〕
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。図9は、半導体チップの再配線の説明図である。
図9(a)に示す半導体チップ61の表面には、その対辺に沿って複数の電極62が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ61を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ61の対辺に沿って形成された複数の電極62を中央部に引き出す再配線が行われている。
〔半導体装置:再配置配線〕
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。図9は、半導体チップの再配線の説明図である。
図9(a)に示す半導体チップ61の表面には、その対辺に沿って複数の電極62が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ61を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ61の対辺に沿って形成された複数の電極62を中央部に引き出す再配線が行われている。
図9(b)は、再配線を行った半導体チップの平面図である。半導体チップ61の表面中央部には、円形状の複数の電極パッド63がマトリクス上に配列形成されている。各電極パッド63は、再配線64により1個または複数個の電極62に接続されている。これにより、狭ピッチの電極62が中央部に引き出されて、広ピッチ化されている。
図10は、図9(b)のA−A線における側面断面図である。
上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ61の底面中央部には、ソルダーレジスト65が形成されている。そして、電極62のポスト部からソルダーレジスト65の表面にかけて、再配線64が形成されている。再配線64のソルダーレジスト65側の端部には電極パッド63が形成され、その電極パッドの表面にバンプ78が形成されている。バンプ78は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ61の底面全体には、補強用の樹脂66等が成型されている。
上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ61の底面中央部には、ソルダーレジスト65が形成されている。そして、電極62のポスト部からソルダーレジスト65の表面にかけて、再配線64が形成されている。再配線64のソルダーレジスト65側の端部には電極パッド63が形成され、その電極パッドの表面にバンプ78が形成されている。バンプ78は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ61の底面全体には、補強用の樹脂66等が成型されている。
図11は、回路基板の斜視図である。
図11では、半導体チップを積層して形成した半導体装置1が、回路基板1000に実装されている。具体的には、半導体装置1における最下層の半導体チップに形成されたバンプが、回路基板1000の表面に形成された電極パッドに対して、リフローやFCB(Flip Chip Bonding)等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置1を実装してもよい。
図11では、半導体チップを積層して形成した半導体装置1が、回路基板1000に実装されている。具体的には、半導体装置1における最下層の半導体チップに形成されたバンプが、回路基板1000の表面に形成された電極パッドに対して、リフローやFCB(Flip Chip Bonding)等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置1を実装してもよい。
〔電子機器〕
次に、上述した半導体装置を備えた電子機器の例について説明する。
図12は、電子機器の一例である携帯電話の斜視図である。上述した半導体装置は、携帯電話300の筐体内部に配置されている。
次に、上述した半導体装置を備えた電子機器の例について説明する。
図12は、電子機器の一例である携帯電話の斜視図である。上述した半導体装置は、携帯電話300の筐体内部に配置されている。
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)およびエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリュームおよびヒューズなどを挙げることができる。
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
10…基板(半導体基板)、 10a…能動面(表面)、 10b…裏面、 18…第一絶縁膜、 19…第二絶縁膜、 20…第一接続端子(電極)、 21…第二接続端子(電極)、 62…電極、 300…携帯電話(電子機器) 、1000…回路基板、 H3…孔部、 C1,C2,61…半導体チップ
Claims (8)
- 集積回路が形成された前記半導体基板の能動面から前記半導体基板の内部にかけて孔部を形成する工程と、
前記孔部の内側に導電材料を充填して第一接続端子を形成する工程と、
前記半導体基板を裏面側から薄板化して、前記第一接続端子の先端部を露出させる工程と、
前記先端部の周辺に導電材料を配置して第二接続端子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第一接続端子の形成に先立って前記孔部の内面に第一絶縁膜を形成する工程と、
前記第二接続端子の形成に先立って、前記半導体基板の裏面上に前記第一絶縁膜に連接する第二絶縁膜を形成する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第一接続端子と前記第二接続端子とは、略同一形状に形成されることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 請求項1から3のいずれか一項に記載の半導体装置の製造方法を使用して製造されたことを特徴とする半導体装置。
- 集積回路が形成された半導体基板と、
前記半導体基板の能動面から前記半導体基板の裏面にかけて形成された貫通孔の内部に絶縁層を介して形成された電極と、を有してなり、
前記電極は、能動面側と裏面側にそれぞれ略同一形状の接続端子を備えることを特徴とする半導体装置。 - 請求項4又は請求項5に記載の半導体装置が複数積層され、上下に隣接する前記半導体装置の前記接続端子がハンダまたは蝋材を介して電気的に接続されていることを特徴とする半導体装置。
- 請求項6に記載の半導体装置が実装されていることを特徴とする回路基板。
- 請求項7に記載の半導体装置を備えたことを特徴とする電子機器。
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-
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- 2004-07-28 JP JP2004219645A patent/JP2006041218A/ja not_active Withdrawn
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