JP2020092107A - ウェーハの加工方法 - Google Patents

ウェーハの加工方法 Download PDF

Info

Publication number
JP2020092107A
JP2020092107A JP2018226357A JP2018226357A JP2020092107A JP 2020092107 A JP2020092107 A JP 2020092107A JP 2018226357 A JP2018226357 A JP 2018226357A JP 2018226357 A JP2018226357 A JP 2018226357A JP 2020092107 A JP2020092107 A JP 2020092107A
Authority
JP
Japan
Prior art keywords
wafer
electrode
back surface
insulating film
via electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018226357A
Other languages
English (en)
Other versions
JP7139065B2 (ja
Inventor
ヨンソク キム
Yong Suk Kim
ヨンソク キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to JP2018226357A priority Critical patent/JP7139065B2/ja
Priority to US16/700,534 priority patent/US10957542B2/en
Publication of JP2020092107A publication Critical patent/JP2020092107A/ja
Application granted granted Critical
Publication of JP7139065B2 publication Critical patent/JP7139065B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02016—Backside treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】Ｖｉａ電極が埋設されたウェーハを加工してデバイスチップを製造する工程を簡略化する。【解決手段】Ｖｉａ電極が埋設され、該Ｖｉａ電極を覆う第１の絶縁膜が形成されたウェーハを加工するウェーハの加工方法であって、該第１の絶縁膜が裏面側に露出しない程度に該ウェーハの該裏面を研削する研削ステップと、該ウェーハの裏面にプラズマ化した第１のエッチングガスを供給して該第１の絶縁膜で覆われた該Ｖｉａ電極を該裏面側に突出させる電極突出ステップと、該ウェーハの該裏面を第２の絶縁膜で覆う絶縁膜形成ステップと、該Ｖｉａ電極と重なる開口を有するレジスト膜を形成した後、該ウェーハの該裏面にプラズマ化した第２のエッチングガスを供給し、該第１の絶縁膜及び該第２の絶縁膜の該開口と重なる領域を除去し、該Ｖｉａ電極を露出させるＶｉａ電極露出ステップと、露出した該Ｖｉａ電極に接続する電極を形成する電極形成ステップと、を備える。【選択図】図８

Description

本発明は、Ｖｉａ電極が埋設されたウェーハの加工方法に関する。
電子機器に搭載されるデバイスチップは、半導体等の材料から形成されるウェーハの表面に複数の交差する分割予定ラインを設定し、該分割予定ラインで区画された各領域にデバイスを形成し、該ウェーハを分割予定ラインに沿って分割することにより形成される。近年、デバイスチップの省スペース化のために薄型のデバイスチップが求められており、ウェーハは分割される前に裏面側から研削され、所定の仕上がり厚さにまで薄化される。
さらに、近年、所定の実装対象へデバイスチップを実装する際の実装面積の省面積化や、デバイスチップの高性能化が求められている。そこで、複数のデバイスチップが積層され、デバイスチップの積層体が１つのパッケージに収められたパッケージチップが製造される。
しかし、従来、該パッケージチップに含まれる複数のデバイスチップはワイヤボンディング等の方法により互いに接続されていたが、この場合、結線のための領域が必要となる分パッケージを大きくしなければならず、デバイスチップの多層化は限界に達していた。
そこで、例えば、デバイスチップを厚さ方向に貫くＶｉａ電極（貫通電極）を該デバイスチップに形成し、複数のデバイスチップ間を該Ｖｉａ電極で接続する技術が開発されている。例えば、シリコンウェーハが分割されて作製されたデバイスチップに形成されたＶｉａ電極により上下のデバイスチップを接続する技術はＴＳＶ（Through-silicon via）と呼ばれている。該Ｖｉａ電極は、ボンディングワイヤよりも短く形成できるため、ＴＳＶ技術はパッケージチップの処理の高速化にも寄与する。
Ｖｉａ電極を有するデバイスチップは、以下に説明する手順により作成される。まず、円板状のウェーハを準備し、デバイスを形成する前又は後に、分割予定ラインによって区画される各領域に表面から該デバイスチップの仕上がり厚さを超える所定の深さにまでＶｉａ電極を埋め込む。なお、Ｖｉａ電極と、ウェーハと、の間を絶縁させるために、また、Ｖｉａ電極の形成プロセスの事情により、Ｖｉａ電極を埋め込む穴（Ｖｉａホール）の内壁には酸化珪素膜等の絶縁膜が形成される。
そして、該ウェーハを裏面側から研削し、その後、Ｖｉａ電極を裏面側に露出させる。さらに、Ｖｉａ電極の露出部分に端子となる電極（バンプ）を形成し、該ウェーハを分割予定ラインに沿って分割する（特許文献１参照）。
特開２０１４−３３１６０号公報
ウェーハに埋め込まれたＶｉａ電極を裏面側に露出させる際は、まず、ウェーハを構成するシリコン等の半導体材料を透過する波長の赤外線等を該ウェーハの裏面側から照射して、Ｖｉａ電極の底部と、ウェーハの裏面と、の距離（深さ）を検出する。次に、Ｖｉａ電極を裏面側に露出させない程度にウェーハを裏面側から研削する。さらに、ウェーハの裏面側をエッチングすることにより、ウェーハをデバイスチップの仕上がり厚さにまで薄化する。すると、Ｖｉａ電極がウェーハの裏面側から突出する。
その後、金属元素等が外部からウェーハ（デバイスチップ）の内部に拡散するのを防止するゲッタリング層となる窒化珪素膜をウェーハの裏面側に形成し、さらにパッシベーション膜となる酸化珪素膜をウェーハの裏面側に形成する。その後、Ｖｉａ電極と重なるゲッタリング層と、パッシベーション膜と、該Ｖｉａ電極を覆う絶縁膜と、をＣＭＰ（Chemical Mechanical Polishing）により除去してＶｉａ電極をウェーハの裏面側に露出させる。さらに、露出したＶｉａ電極に端子となる電極（バンプ）を形成する。
このように、Ｖｉａ電極を備えるデバイスチップは多数のステップを経て形成されるため、該デバイスチップの製造コストが高くなりやすい傾向にあり、ステップの簡略化が求められている。例えば、各絶縁膜をＣＭＰにより除去する工程には大きなコストがかかるため、該デバイスチップの製造コストの削減のためにＣＭＰ工程を省略することが望まれている。
本発明はかかる問題点に鑑みてなされたものであり、その目的とするところは、Ｖｉａ電極が埋設されたウェーハを加工してＶｉａ電極を有するデバイスチップを製造する工程を簡略化し低コスト化できるウェーハの加工方法を提供することである。
本発明の一態様によると、交差する複数の分割予定ラインが表面に設定され、該分割予定ラインによって区画された各領域にデバイスが形成され、該各領域に厚さ方向に沿ったＶｉａ電極が埋設され、該Ｖｉａ電極を覆う第１の絶縁膜が形成されたウェーハを加工するウェーハの加工方法であって、該ウェーハの該表面に保護部材を配設する保護部材配設ステップと、該ウェーハの該保護部材側をチャックテーブルで保持し、該Ｖｉａ電極を覆う該第１の絶縁膜が裏面側に露出しない程度に該ウェーハの該裏面を研削する研削ステップと、研削ステップを実施した後、該ウェーハを真空チャンバーに収容し、該ウェーハの裏面にプラズマ化した第１のエッチングガスを供給して該第１の絶縁膜で覆われた該Ｖｉａ電極を該裏面側に突出させる電極突出ステップと、該電極突出ステップを実施した後、該ウェーハの該裏面を第２の絶縁膜で覆う絶縁膜形成ステップと、該絶縁膜形成ステップを実施した後、該ウェーハの該裏面に該Ｖｉａ電極と重なる開口を有するレジスト膜を形成した後、該ウェーハの該裏面にプラズマ化した第２のエッチングガスを供給し、該第１の絶縁膜及び該第２の絶縁膜の該開口と重なる領域を除去し、該Ｖｉａ電極を露出させるＶｉａ電極露出ステップと、該Ｖｉａ電極露出ステップを実施した後、露出した該Ｖｉａ電極に接続する電極を形成する電極形成ステップと、該レジスト膜を除去するレジスト除去ステップと、を備えることを特徴とするウェーハの加工方法が提供される。
好ましくは、該電極形成ステップでは、該Ｖｉａ電極露出ステップにおいて形成された該レジスト膜を用いて該Ｖｉａ電極に接続する電極をめっきにより形成する。
また、好ましくは、該電極突出ステップを実施した後、該絶縁膜形成ステップを実施する前に、該ウェーハの該裏面にプラズマ化した不活性ガスを供給し、該ウェーハの該裏面に歪み層を形成する歪み層形成ステップをさらに備える。
さらに、好ましくは、該歪み層形成ステップでは、該電極突出ステップで用いた該真空チャンバーに該ウェーハを収容したまま該真空チャンバーから該第１のエッチングガスを排気した後、該真空チャンバーにおいて該ウェーハの該裏面にプラズマ化した該不活性ガスを供給して該歪み層を形成する。
本発明の一態様に係るウェーハの加工方法では、研削ステップ及び電極突出ステップを実施することによりウェーハの裏面側に第１の絶縁膜で覆われたＶｉａ電極を突出させた後、Ｖｉａ電極露出ステップを実施してＶｉａ電極を露出させる。
Ｖｉａ電極露出ステップでは、Ｖｉａ電極に重なる開口を有するレジスト膜をウェーハの裏面側に形成し、該開口と重なる領域において該第１の絶縁膜を除去してＶｉａ電極を除去する。その後、ウェーハを分割予定ラインに沿って分割すると、Ｖｉａ電極を有する個々のデバイスチップを製造できる。
本発明の一態様に係るウェーハの加工方法では、ＣＭＰを実施することなくＶｉａ電極をウェーハの裏面側に露出できるため、Ｖｉａ電極を有するデバイスチップを製造する工程を簡略化でき、デバイスチップの製造コストを低コスト化できる。
したがって、本発明の一態様によると、Ｖｉａ電極が埋設されたウェーハを加工してＶｉａ電極を有するデバイスチップを製造する工程を簡略化し低コスト化できるウェーハの加工方法が提供される。
図１（Ａ）は、ウェーハを模式的に示す斜視図であり、図１（Ｂ）は、ウェーハを拡大して模式的に示す斜視図である。 図２（Ａ）は、保護部材配設ステップを模式的に示す斜視図であり、図２（Ｂ）は、Ｖｉａ電極の深さの測定の様子を模式的に示す断面図である。 図３（Ａ）は、研削ステップを模式的に示す断面図であり、図３（Ｂ）は、研削ステップが実施された後のウェーハを模式的に示す断面図である。 プラズマエッチング装置を模式的に示す断面図である。 図５（Ａ）は、電極突出ステップにおいてテーブルに固定されたウェーハを模式的に示す断面図であり、図５（Ｂ）は、電極突出ステップが実施された後のウェーハを模式的に示す断面図である。 図６（Ａ）は、歪み層形成ステップにおいてテーブルに固定されたウェーハを模式的に示す断面図であり、図６（Ｂ）は、歪み層形成ステップが実施された後のウェーハを模式的に示す断面図である。 図７（Ａ）は、絶縁膜形成ステップが実施されたウェーハを模式的に示す断面図であり、図７（Ｂ）は、裏面側にレジスト膜が形成されたウェーハを模式的に示す断面図であり、図７（Ｃ）は、レジスト膜に開口が形成されたウェーハを模式的に示す断面図である。 図８（Ａ）は、開口と重なる第１の絶縁膜及び第２の絶縁膜が除去されたウェーハを模式的に示す断面図であり、図８（Ｂ）は、Ｖｉａ電極に接続する電極が形成されたウェーハを模式的に示す断面図であり、図８（Ｃ）は、レジスト膜が除去されたウェーハを模式的に示す断面図である。 図９（Ａ）は、レジスト膜の開口と重なる第１の絶縁膜及び第２の絶縁膜が除去された後、さらにレジスト膜が除去されたウェーハを模式的に示す断面図であり、図９（Ｂ）は、電解めっき用の電極が形成されたウェーハを模式的に示す断面図であり、図９（Ｃ）は、Ｖｉａ電極に接続する電極を形成する際に用いられる開口が形成されたレジスト膜が形成されたウェーハを模式的に示す断面図である。 図１０（Ａ）は、Ｖｉａ電極に接続する電極が形成されたウェーハを模式的に示す断面図であり、図１０（Ｂ）は、レジスト膜が除去されたウェーハを模式的に示す断面図であり、図１０（Ｃ）は、電解めっき用の電極の不要な部分が除去されたウェーハを模式的に示す断面図である。 図１１（Ａ）は、ウェーハの加工方法の一例を示すフローチャートであり、図１１（Ｂ）は、ウェーハの加工方法の他の一例を示すフローチャートである。
添付図面を参照して、本発明の一態様に係る実施形態について説明する。まず、本実施形態に係るウェーハの加工方法における被加工物であるウェーハについて、図１（Ａ）及び図１（Ｂ）を用いて説明する。図１（Ａ）は、ウェーハ１を模式的に示す斜視図であり、図１（Ｂ）は、ウェーハ１を拡大して模式的に示す斜視図である。
ウェーハ１は、例えば、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、ＧａＮ（窒化ガリウム）、ＧａＡｓ（ヒ化ガリウム）、若しくは、その他の半導体等の材料、または、サファイア、ガラス、石英等の材料からなる略円板状の基板等である。
ウェーハ１の表面１ａには交差する複数の分割予定ライン３が設定され、該分割予定ライン３で区画された各領域にはＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated circuit）等のデバイス５が形成される。ウェーハ１を分割予定ライン３に沿って分割することで、デバイス５を備えるデバイスチップを形成できる。
近年、デバイスチップの薄型化のため、ウェーハ１は分割される前に裏面１ｂ側から加工されて所定の仕上がり厚さにまで薄化される。さらに、デバイスチップの高性能化のため、また、該デバイスチップを実装する際の実装面積の省面積化のため、複数のデバイスチップが積層され、デバイスチップの積層体が１つのパッケージに収められたパッケージチップが形成される。積層されたデバイスチップ間の電気的な接続は、例えば、それぞれのデバイスチップを厚さ方向に貫くＶｉａ電極（貫通電極）により実現される。
ウェーハ１の分割予定ライン３により区画された各領域、すなわち、デバイス５が形成される領域には、図１（Ｂ）に示す通り、ウェーハ１の厚さ方向に沿ってＶｉａ電極９が埋設され、デバイス５が備える電極７に接続される。Ｖｉａ電極９は、１枚のデバイスチップの仕上がり厚さを超える深さにまで形成される。
その後、ウェーハ１を該仕上がり厚さにまで薄化し、Ｖｉａ電極９を裏面側に露出させ、さらに、露出されたＶｉａ電極９には端子となる電極（バンプ）を形成する。次に、ウェーハ１を分割予定ライン３に沿って分割することでデバイス５を備えるデバイスチップを形成する。そして、複数の該デバイスチップを積層してパッケージチップを形成する際、Ｖｉａ電極９を通じて各デバイスチップのデバイス５を電気的に接続する。
Ｖｉａ電極９は、デバイス５よりも前または後にウェーハ１に形成される。Ｖｉａ電極９を形成する際は、まず、ウェーハ１の分割予定ライン３によって区画された各領域において所定の位置にＶｉａ電極９を埋設するためのＶｉａホールと呼ばれる凹部をウェーハ１の表面１ａ側に形成する。Ｖｉａホールは、デバイスチップの仕上がり厚さを超える深さにまで形成される。
Ｖｉａホールの底部及び内壁には、第１の絶縁膜１３（図３（Ｂ）等参照）が形成される。該第１の絶縁膜１３は、例えば、酸化珪素膜であり、ＣＶＤ（Chemical Vapor Deposition）等の方法で形成される。次に、ＶｉａホールにＣｕ、Ｗ、Ａｌまたはポリシリコン等を埋め込み、Ｖｉａ電極９とする。その後、ウェーハ１の裏面１ｂ側が加工されると、ウェーハ１が薄化されるとＶｉａ電極９が該裏面１ｂ側に露出する。
次に、本実施形態に係るウェーハの加工方法で使用するプラズマ処理装置の一例について説明する。該プラズマ処理装置は、ウェーハ１の裏面１ｂ側にプラズマ化したエッチングガスを供給することでウェーハ１の裏面１ｂ側をエッチングする。また、ウェーハ１の裏面１ｂ側にプラズマ化した不活性ガスを供給することで該ウェーハ１の裏面１ｂ側に歪み層を形成する。図４は、プラズマ処理装置１６の構成例を模式的に示す断面図である。
プラズマ処理装置１６は、処理空間１８を形成する真空チャンバー２０を備える。真空チャンバー２０は、底壁２０ａと、上壁２０ｂと、第１側壁２０ｃと、第２側壁２０ｄと、第３側壁２０ｅと、第４側壁（不図示）と、を含む直方体状に形成されており、第２側壁２０ｄには、ウェーハ１を搬入搬出するための開口２２が設けられている。
開口２２の外側には、開口２２を開閉するゲート２４が設けられている。このゲート２４は、開閉機構２６によって上下に移動する。開閉機構２６は、エアシリンダ２８と、ピストンロッド３０とを含んでいる。エアシリンダ２８はブラケット３２を介して真空チャンバー２０の底壁２０ａに固定されており、ピストンロッド３０の先端はゲート２４の下部に連結されている。
開閉機構２６でゲート２４を開くことにより、開口２２を通じてウェーハ１を真空チャンバー２０の処理空間１８に搬入し、又は、ウェーハ１を真空チャンバー２０の処理空間１８から搬出できる。真空チャンバー２０の底壁２０ａには、排気口３４が形成されている。この排気口３４は、真空ポンプ等の排気機構３６と接続されている。
真空チャンバー２０の処理空間１８には、下部電極３８と、上部電極４０と、が対向するように配置されている。下部電極３８は導電性の材料で形成されており、円盤状の保持部４２と、保持部４２の下面中央から下方に突出する円柱状の支持部４４と、を含む。
支持部４４は、真空チャンバー２０の底壁２０ａに形成された開口４６に挿通されている。開口４６内において、底壁２０ａと支持部４４との間には環状の絶縁部材４８が配置されており、真空チャンバー２０と、下部電極３８と、は絶縁されている。下部電極３８は、真空チャンバー２０の外部において高周波電源５０と接続されている。
保持部４２の上面には凹部が形成されており、この凹部には、ウェーハ１が載置されるテーブル５２が設けられている。テーブル５２には吸引路（不図示）が形成されており、この吸引路は、下部電極３８の内部に形成された流路５４を通じて吸引源５６と接続されている。
また、保持部４２の内部には、冷却流路５８が形成されている。冷却流路５８の一端は、支持部４４に形成された冷媒導入路６０を通じて冷媒循環機構６２と接続されており、冷却流路５８の他端は、支持部４４に形成された冷媒排出路６４を通じて冷媒循環機構６２と接続されている。この冷媒循環機構６２を作動させると、冷媒は、冷媒導入路６０、冷却流路５８、冷媒排出路６４の順に流れ、下部電極３８を冷却する。
上部電極４０は、導電性の材料で形成されており、円盤状のガス噴出部６６と、ガス噴出部６６の上面中央から上方に突出する円柱状の支持部６８と、を含む。支持部６８は、真空チャンバー２０の上壁２０ｂに形成された開口７０に挿通されている。開口７０内において、上壁２０ｂと、支持部６８と、の間には環状の絶縁部材７２が配置されており、真空チャンバー２０と、上部電極４０と、は絶縁されている。
上部電極４０は、真空チャンバー２０の外部において高周波電源７４と接続されている。また、支持部６８の上端部には、昇降機構７６と連結された支持アーム７８が取り付けられており、この昇降機構７６及び支持アーム７８によって、上部電極４０は上下に移動する。
ガス噴出部６６の下面には、複数の噴出口８０が設けられている。この噴出口８０は、ガス噴出部６６に形成された流路８２及び支持部６８に形成された流路８４を通じて、第１のガス供給源８６、及び第２のガス供給源８８に接続されている。第１のガス供給源８６、第２のガス供給源８８、流路８２，８４、及び噴出口８０によって、真空チャンバー２０内にガスを導入するガス導入部が構成される。なお、プラズマ処理装置１６が備えるガス導入部を構成するガス供給源は、２つに限らない。
開閉機構２６、排気機構３６、高周波電源５０、吸引源５６、冷媒循環機構６２、高周波電源７４、昇降機構７６、第１のガス供給源８６、第２のガス供給源８８等は、制御装置９０に接続されている。
排気機構３６から制御装置９０には、処理空間１８の圧力に関する情報が入力される。また、冷媒循環機構６２から制御装置９０には、冷媒の温度に関する情報（すなわち、下部電極３８の温度に関する情報）が入力される。
さらに、制御装置９０には、第１のガス供給源８６、第２のガス供給源８８から、各ガスの流量に関する情報が入力される。制御装置９０は、これらの情報や、ユーザーから入力される他の情報等に基づいて、上述した各構成を制御する制御信号を出力する。
次に、本実施形態に係るウェーハの加工方法について、図１１（Ａ）に示すフローチャートを参照して説明する。図１１（Ａ）は、本実施形態に係るウェーハの加工方法の各工程の流れの一例を示すフローチャートである。
本実施形態に係るウェーハの加工方法では、まず、保護部材配設ステップＳ１を実施する。図２（Ａ）は、保護部材配設ステップＳ１を模式的に示す斜視図である。保護部材配設ステップＳ１では、ウェーハ１の表面１ａに保護部材１１を配設する。
保護部材１１は、本実施形態に係るウェーハの加工方法を実施している間、ウェーハ１の表面１ａに形成されたデバイス５等を保護する機能を有する。保護部材１１は、例えば、ウェーハ１の径と同程度の径の円形の粘着テープであり、保護部材配設ステップＳ１では、ウェーハ１の表面１ａに該粘着テープが貼着される。また、保護部材１１は、ガラスや樹脂、セラミックス等の材料で形成された剛性を有する円板状のプレートでもよく、この場合、接着部材によりウェーハ１の表面１ａに貼着される。
保護部材配設ステップＳ１の後、研削ステップＳ２が実施される。研削ステップＳ２では、ウェーハ１が裏面１ｂ側から研削される。研削ステップＳ２を実施する際には、予め、該裏面１ｂからＶｉａ電極９の先端までの深さの測定が実施される。その後、測定された該深さの値を参照してウェーハ１を裏面側から研削し、Ｖｉａ電極９及び第１の絶縁膜１３（図３（Ｂ）等参照）が露出しない程度にウェーハ１を薄化する。図２（Ｂ）は、Ｖｉａ電極の深さの測定の様子を模式的に示す断面図である。
図２（Ｂ）に示される通り、まず、ウェーハ１の表面１ａ側を下方に向け、該ウェーハ１をチャックテーブル４の上に載せる。次に、チャックテーブル４の上方に設けられた高さ検出ユニット２を使用してＶｉａ電極９の先端の深さの測定を実施する。
高さ検出ユニット２及びチャックテーブル４は、例えば、次に説明する研削装置（図３（Ａ）参照）に配設される。または、独立した高さ測定装置に配設されていてもよい。高さ検出ユニット２は、例えば、赤外線カメラユニットであり、ウェーハ１を透過する波長の赤外線をウェーハ１に裏面１ｂ側から照射させ、ウェーハ１の上方を移動させ、反射された赤外線を観測してＶｉａ電極９の該裏面１ｂからの深さを測定する。
次に、ウェーハ１の研削を実施する研削装置について説明する。図３（Ａ）は、研削ステップを模式的に示す断面図である。図３（Ａ）に示す研削装置６は、チャックテーブル４と、チャックテーブル４の上方に配された研削ユニット６ａと、を備える。
チャックテーブル４の上面は、多孔質部材が露出した保持面となる。チャックテーブル４は、一端が該多孔質部材に接続された吸引路（不図示）を内部に備え、該吸引路の他端は吸引源（不図示）に接続されている。チャックテーブル４の保持面の上に表面１ａを下方に向けた状態でウェーハ１を載せ、該吸引源を作動させて該吸引路及び該多孔質部材を通じてウェーハ１に負圧を作用させると、ウェーハ１がチャックテーブル４に吸引保持される。なお、チャックテーブル４は、該保持面に垂直な軸の周りに回転可能である。
チャックテーブル４の上方の研削ユニット６ａは、チャックテーブル４の保持面に垂直な方向に沿ったスピンドル８と、スピンドル８の下端に固定されたホイールマウント１０と、ホイールマウント１０の下面に装着された研削ホイール１２と、を備える。研削ホイール１２の下面には、研削砥石１４が装着されている。スピンドル８の上端には図示しない回転駆動源が接続されており、スピンドル８を該保持面に垂直な方向の周りに回転させると、研削ホイール１２が回転して研削砥石１４が回転軌道上を移動する。
研削ステップＳ２では、チャックテーブル４と、スピンドル８と、をそれぞれ回転させ、研削ユニット６ａを下降させる。回転軌道上を移動する研削砥石１４がチャックテーブル４に保持されたウェーハ１の裏面１ｂ側に接触すると、ウェーハ１が研削される。さらに、ウェーハ１のＶｉａ電極９及び第１の絶縁膜１３（図３（Ｂ）等参照）が裏面１ｂ側に露出しない程度の所定の高さ位置にまで研削ユニット６ａを下降させる。
図３（Ｂ）は、研削ステップＳ２が実施された後のウェーハ１を拡大して模式的に示す断面図である。図３（Ｂ）に示す通り、研削ステップＳ２を実施すると、Ｖｉａ電極９を覆う該第１の絶縁膜１３が裏面１ｂ側に露出しない程度にウェーハ１が裏面１ｂ側から研削される。
なお、シリコン等で形成された円板状のウェーハ１の外周部には、予め、該外周部の欠けを防止するために角部を取り除く面取り加工が実施されている。そのため、ウェーハ１の表面１ａと、裏面１ｂと、を接続する側面は、曲面となる。この場合、研削ステップＳ２を実施してウェーハ１を裏面１ｂ側から研削すると、ウェーハ１の外周部にナイフエッジのように尖った形状が現れ、ウェーハ１の欠けが生じ易くなる。そこで、ウェーハ１を研削する前に、ウェーハ１の外周部を除去するエッジトリミング加工を実施してもよい。
本実施形態に係るウェーハの加工方法では、研削ステップＳ２を実施した後、第１の絶縁膜１３で覆われたＶｉａ電極９をウェーハ１の裏面１ｂ側に突出させる電極突出ステップＳ３を実施する。電極突出ステップＳ３は、例えば、図４に示すプラズマ処理装置１６で実施される。
電極突出ステップＳ３では、まず、開閉機構２６でプラズマ処理装置１６のゲート２４を下降させる。次に、開口２２を通じてウェーハ１を真空チャンバー２０の処理空間１８に搬入し、下部電極３８のテーブル５２に裏面１ｂ側が上方に露出するように載置する。なお、ウェーハ１の搬入時には、昇降機構７６で上部電極４０を上昇させ、下部電極３８と上部電極４０との間隔を広げておくことが好ましい。
その後、吸引源５６の負圧を作用させて、ウェーハ１をテーブル５２上に固定する。また、開閉機構２６でゲート２４を上昇させて、処理空間１８を密閉する。さらに、上部電極４０と下部電極３８とがプラズマ加工に適した所定の位置関係となるように、昇降機構７６で上部電極４０の高さ位置を調節する。また、排気機構３６を作動させて、処理空間１８を真空（低圧）とする。図５（Ａ）は、電極突出ステップＳ３においてプラズマ処理装置に搬入されたウェーハ１を模式的に示す断面図である。
なお、処理空間１８の減圧後、吸引源５６の負圧によってウェーハ１を保持することが困難な場合は、ウェーハ１を電気的な力（代表的には静電引力）等によってテーブル５２上に保持する。例えば、テーブル５２の内部に電極を埋め込み、この電極に電力を供給することにより、テーブル５２とウェーハ１との間に電気的な力を作用させる。
次に、第１のエッチングガスを含むプラズマ加工用のガスを所定の流量で供給しつつ、下部電極３８及び上部電極４０に所定の高周波電力を供給する。ここで、第１のエッチングガスは、例えば、ＣＦ４またはＳＦ６であり、第１のエッチングガスはさらに水素ガスまたは酸素ガス等と所定の割合で混合されてウェーハ１に供給される。
電極突出ステップＳ３では、処理空間１８内を所定の圧力（例えば、５Ｐａ以上５０Ｐａ以下）に維持し、第１のガス供給源８６から第１のエッチングガスを所定の流量で供給しながら下部電極３８及び上部電極４０に所定の高周波電力（例えば、１０００Ｗ以上３０００Ｗ以下）を付与する。
これにより、下部電極３８と上部電極４０との間にプラズマが発生し、プラズマ化した第１のエッチングガスから発生したイオンが下部電極３８側に引き付けられ、ウェーハ１の裏面１ｂに供給される。ここで、エッチングは、ウェーハ１と、第１の絶縁膜１３と、の間の選択比の高い条件で実施される。すなわち、電極突出ステップＳ３を実施すると、ウェーハ１がエッチングされて徐々に除去される一方で、露出された第１の絶縁膜１３はエッチングされにくい。
したがって、図５（Ｂ）に示す通り、電極突出ステップＳ３を実施すると、ウェーハ１が後退し、ウェーハ１の裏面１ｂに対してＶｉａ電極９及び第１の絶縁膜１３が突出した状態となる。図５（Ｂ）は、電極突出ステップを実施した後の状態を拡大して模式的に示す断面図である。
本実施形態に係るウェーハの加工方法では、電極突出ステップＳ３を実施した後、ウェーハ１の裏面１ｂを第２の絶縁膜で覆う絶縁膜形成ステップＳ４を実施する。ただし、絶縁膜形成ステップＳ４を実施する前に、ゲッタリング層を形成するゲッタリング層形成ステップ（不図示）を実施してもよい。
ゲッタリング層形成ステップでは、ウェーハ１の裏面１ｂ側からウェーハ１の内部に進入しようとする金属元素をトラップするゲッタリング層として、例えば、窒化珪素膜をウェーハ１の裏面１ｂ側に形成する。ゲッタリング層として機能する窒化珪素膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
ただし、ＣＶＤ等の方法によりゲッタリング層を形成する工程は成膜装置等が必要となり高価であるため、ゲッタリング層形成ステップに代えてウェーハ１の裏面１ｂ側に歪み層を形成する歪み層形成ステップを実施してもよい。図１１（Ｂ）は、歪み層形成ステップＳ８を実施する場合における本実施形態に係るウェーハの加工方法の流れを示すフローチャートである。歪み層形成ステップＳ８では、ウェーハ１の裏面１ｂにプラズマ化した不活性ガスを供給し、ウェーハ１の裏面１ｂに歪み層を形成する。
歪み層形成ステップＳ８は、電極突出ステップＳ３においてウェーハ１が収容された真空チャンバー２０にウェーハ１を収容したまま、電極突出ステップＳ３に引き続き該真空チャンバー２０において実施されてもよい。この場合、該第１のエッチングガスを排気した後、真空チャンバー２０にプラズマ化した該不活性ガスを供給する。図６（Ａ）は、歪み層形成ステップＳ８において、真空チャンバー２０の内部のテーブル５２に固定されたウェーハ１を模式的に示す断面図である。
すなわち、歪み層形成ステップＳ８では、ウェーハ１をテーブル５２上に固定したままプラズマ加工用の不活性ガスを所定の流量で供給しつつ、下部電極３８及び上部電極４０に所定の高周波電力を供給する。歪み層形成ステップＳ８では、処理空間１８内を所定の圧力（例えば、５Ｐａ以上５０Ｐａ以下）に維持し、第２のガス供給源８８から希ガス等の不活性ガスを所定の流量で供給しながら下部電極３８及び上部電極４０に所定の高周波電力（例えば、１０００Ｗ以上３０００Ｗ以下）を付与する。
これにより、下部電極３８と、上部電極４０と、の間にプラズマが発生し、プラズマ化した不活性ガスから発生したイオンが下部電極３８側に引き付けられ、ウェーハ１の裏面１ｂに供給される。そして、ウェーハ１の裏面１ｂがスパッタされ、裏面１ｂには微細な凹凸やクラック（歪み）が形成される。この歪みが形成された領域が歪み層１５となる。
図６（Ｂ）は、歪み層形成ステップＳ８が実施されたウェーハ１を拡大して模式的に示す断面図である。図６（Ｂ）に示す通り、歪み層形成ステップＳ８が実施されると、ウェーハ１の裏面１ｂ側には歪み層１５が形成される。歪み層１５は、ウェーハ１の裏面１ｂ側からウェーハ１の内部に進入しようとする金属元素をトラップするゲッタリング層として機能する。
歪み層形成ステップＳ８によりゲッタリング層として機能する歪み層１５を形成する場合、ウェーハ１の裏面１ｂ側に窒化珪素膜等を成膜するための成膜装置が不要となる。特に、電極突出ステップＳ３の後に連続して歪み層形成ステップＳ８を実施する場合、電極突出ステップＳ３が実施されたプラズマ処理装置１６において、ウェーハ１に供給されるガス種を切り替えるだけで歪み層形成ステップＳ８を実施できる。
すなわち、歪み層形成ステップＳ８を実施するのに要するコストは極めて少なく、ウェーハ１の裏面１ｂ側に効率的にゲッタリング層を形成できる。したがって、Ｖｉａ電極９が埋設されたウェーハ１を加工してＶｉａ電極９を有するデバイスチップを製造する工程を簡略化でき、高い加工効率でウェーハ１を加工できる。
なお、歪み層形成ステップＳ８では、プラズマ化された不活性化ガスをウェーハ１の裏面１ｂに衝突させて歪み層１５を形成するが、この過程においてウェーハ１に由来する屑が発生し、真空チャンバー２０の内壁に付着し堆積する恐れがある。しかし、電極突出ステップＳ３と、歪み層形成ステップＳ８と、を真空チャンバー２０で実施する場合、歪み層形成ステップＳ８を実施した後、真空チャンバー２０では、次に加工されるウェーハに対して電極突出ステップＳ３が実施される。
電極突出ステップＳ３では、プラズマ化された第１のエッチングガスがウェーハの裏面１ｂに供給されるが、プラズマ化された第１のエッチングガスは真空チャンバー２０の内壁に付着した該屑にも到達して、該屑を除去する。したがって、真空チャンバー２０において複数のウェーハに対して次々と電極突出ステップＳ３と、歪み層形成ステップＳ８と、を実施すると、真空チャンバー２０のクリーニングの頻度を下げられ、ウェーハの加工効率はさらに高まる。
電極突出ステップＳ３の後に、歪み層形成ステップＳ８を実施する場合にはさらにその後に、絶縁膜形成ステップＳ４が実施される。以下、歪み層形成ステップＳ８が実施される場合を例に説明する。絶縁膜形成ステップＳ４では、歪み層１５が形成されたウェーハ１の裏面１ｂに第２の絶縁膜を形成する。図７（Ａ）は、絶縁膜形成ステップＳ４が実施されたウェーハを拡大して模式的に示す断面図である。
絶縁膜形成ステップＳ４では、ウェーハ１の裏面１ｂ側に、スパッタ法またはＣＶＤ法等により、例えば、第２の絶縁膜１７として酸化珪素膜を形成する。第２の絶縁膜１７は、ウェーハ１の裏面側を保護するパッシベーション膜として機能する。
絶縁膜形成ステップＳ４の後には、Ｖｉａ電極９をウェーハ１の裏面１ｂ側に露出させるＶｉａ電極露出ステップＳ５を実施する。Ｖｉａ電極露出ステップＳ５では、Ｖｉａ電極９と重なる領域において、第１の絶縁膜１３及び第２の絶縁膜１７を除去して、Ｖｉａ電極９を露出させる。
従来、Ｖｉａ電極９を裏面１ｂ側に露出させる工程では、Ｖｉａ電極９と重なる絶縁膜を除去するためにＣＭＰ法が実施されていた。しかし、ＣＭＰにより該絶縁膜を除去する工程にはコストがかかり、ウェーハ１から複数のデバイスチップを形成し、該デバイスチップを積層させてパッケージチップを形成する工程に要するコストのうち大きな割合を占めていた。そこで、本実施形態に係るウェーハの加工方法のＶｉａ電極露出ステップＳ５では、ＣＭＰ法に依らずにＶｉａ電極９を裏面１ｂ側に露出させる。
Ｖｉａ電極露出ステップＳ５では、まず、図７（Ｂ）に示す通り、ウェーハ１の裏面１ｂ側にレジスト膜２１を形成する。レジスト膜２１には、例えば、ネガ型のフォトレジスト材料、または、ポジ型のフォトレジスト材料を用いる。そして、レジスト膜２１の所定の箇所を露光させ現像液でレジスト膜２１を処理することにより、図７（Ｃ）に示す通り、レジスト膜２１のＶｉａ電極９と重なる領域に開口を形成する。
Ｖｉａ電極露出ステップＳ５では、次に、第１の絶縁膜１３及び第２の絶縁膜１７のレジスト膜２１の該開口と重なる領域を除去する。第１の絶縁膜１３及び第２の絶縁膜１７の除去は、電極突出ステップＳ３を実施したプラズマ処理装置１６、または、該プラズマ処理装置１６と同様に構成される他のプラズマ処理装置において実施される。
すなわち、プラズマ処理装置の真空チャンバーにウェーハ１を収容し、ウェーハ１の裏面１ｂにプラズマ化した第２のエッチングガスを供給する。ここで、第２のエッチングガスは、例えば、Ｃ４Ｆ６またはＣ４Ｆ８等であり、第２のエッチングガスはさらに水素ガス等と所定の割合で混合されてウェーハ１に供給される。プラズマ化した第２のエッチングガスをウェーハ１の裏面１ｂに供給すると、図８（Ａ）に示す通り、レジスト膜２１の開口と重なる領域の第１の絶縁膜１３及び第２の絶縁膜１７が除去される。
次に、露出したＶｉａ電極９に接続する電極を形成する電極形成ステップＳ６を実施する。Ｖｉａ電極９に接続する電極は、例えば、電解めっきにより形成される。図８（Ｂ）は、該Ｖｉａ電極９に接続する電極２３が形成されたウェーハ１を模式的に示す断面図である。該Ｖｉａ電極９に接続する電極２３は、Ｎｉ（ニッケル）、Ｓｎ（スズ）、Ｃｕ（銅）、Ａｕ（金）等の金属、または、これらの積層体で形成される。該電極２３は、例えば、Ｃｕ層と、該Ｃｕ層の上のＳｎ層と、により構成される。
本実施形態に係るウェーハの加工方法では、開口が形成されたレジスト膜２１がウェーハ１の裏面１ｂ側に形成される。このウェーハ１に対して電解めっきを実施すると、該開口に該電極２３が形成される。すなわち、レジスト膜２１を用いて該電極２３を形成すると、該電極２３を形成する領域を厳密に規定できる。しかも、該電極２３が形成される領域の底部にはＶｉａ電極９が存在するため、ウェーハ１の裏面１ｂ側の該電極２３が形成される領域に予め電解めっき用の電極を形成しておく必要がない。
本実施形態に係るウェーハの加工方法では、次に、レジスト膜２１を除去するレジスト除去ステップＳ７を実施する。図８（Ｃ）は、レジスト膜２１が除去されたウェーハ１を模式的に示す断面図である。ウェーハ１からレジスト膜２１を除去すると、各Ｖｉａ電極９にそれぞれ接続する複数の電極２３が形成されたウェーハ１が形成される。その後、該ウェーハ１を分割すると、それぞれデバイス５を備えるデバイスチップを形成できる。
以上に説明する通り、本実施形態に係るウェーハの加工方法では、コストの高いＣＭＰ法に依らずにＶｉａ電極９をウェーハ１の裏面１ｂ側に露出できるため、デバイスチップの製造コストを削減できる。その上、レジスト膜２１は、第１の絶縁膜１３及び第２の絶縁膜１７の除去のみならず、Ｖｉａ電極９に接続する電極２３の形成にも利用できるため、ウェーハ１の加工効率が極めて高くなる。
なお、本実施形態に係るウェーハの加工方法はこれに限定されず、ウェーハ１の裏面１ｂ側に他の方法でＶｉａ電極９に接続する電極を形成してもよい。以下、該ウェーハの加工方法の他の実施態様について説明する。
該他の実施態様に係るウェーハの加工方法では、上述の実施態様に係るウェーハの加工方法と同様に、保護部材配設ステップＳ１、研削ステップＳ２、電極突出ステップＳ３、歪み層形成ステップＳ８、絶縁膜形成ステップＳ４、及びＶｉａ電極露出ステップＳ５を実施する。次に、レジスト除去ステップＳ７を実施して、Ｖｉａ電極露出ステップＳ５においてウェーハ１の裏面１ｂに形成されたレジスト２１を除去する。図９（Ａ）は、レジスト２１が除去されたウェーハ１を模式的に示す断面図である。
該他の実施形態に係るウェーハの加工方法では、次に、電極形成ステップＳ６を実施する。電極形成ステップＳ６では、まず、電解めっきによりＶｉａ電極９に接続する電極を形成する際に使用する電極２５をウェーハ１の裏面１ｂ側に形成する。図９（Ｂ）に、該電極２５が裏面１ｂ側に形成されたウェーハ１を模式的に示す断面図を示す。該電極２５は、例えば、Ｃｕ（銅）層と、該Ｃｕ（銅）層の上に形成されたＴｉ（チタン）層と、を含み、スパッタ法等により形成される。
電極形成ステップＳ６では、次に、Ｖｉａ電極９に接続する電極の形成領域を画定するためのレジスト膜２１ａをウェーハ１の裏面１ｂ側に形成する。図９（Ｃ）は、レジスト膜２１ａが裏面１ｂ側に形成されたウェーハ１を模式的に示す断面図である。レジスト膜２１ａは、各Ｖｉａ電極９と重なる複数の開口が形成され、上述のレジスト膜２１と同様に構成される。レジスト膜２１ａは、ウェーハ１の裏面１ｂ側にレジスト膜２１ａを塗布した後、所定の領域を露光し現像することで形成される。
電極形成ステップＳ６では、次に、電解めっきを実施して、ウェーハ１の裏面１ｂ側の該開口中に露出された領域において電極２５上に電極２３ａ，２３ｂを積層させる。図１０（Ａ）は、裏面１ｂ側に電極２３ａ、２３ｂが積層されたウェーハ１を模式的に示す断面図である。電極２３ａは、例えば、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ａｕ（金）等で形成される。電極２３ｂは、例えば、Ｓｎ（スズ）で構成される。
該電極形成ステップＳ６では、次に、レジスト膜２１ａを除去する。図１０（Ｂ）は、レジスト膜２１ａが除去されたウェーハ１を模式的に示す断面図である。そして、該電極形成ステップＳ６では、次に、電解めっきに使用した電極２５の不要な領域を除去する。特に、電極２３ａ，２３ｂと重なる領域において電極２５を残し、電極２３ａ及び電極２３ｂと重ならない領域の電極２５を除去する。図１０（Ｃ）は、電極２５の不要な領域の除去が実施されたウェーハ１を模式的に示す断面図である。
電極２５の不要な領域を除去する際は、電極２３ａ及び電極２３ｂが除去工程におけるレジストとして機能するため、別途レジスト膜を形成する必要がない。そして、電極２５の不要な領域を除去すると、図１０（Ｃ）に示す通り、Ｖｉａ電極９に接続する電極として、電極２５と、電極２３ａと、電極２３ｂと、の積層体が形成される。
該他の実施形態に係るウェーハの加工方法では、Ｖｉａ電極露出ステップＳ５において使用しレジスト除去ステップＳ７において除去したレジスト膜２１とは異なるレジスト膜２１ａを使用してＶｉａ電極９に接続する電極を形成する。そのため、Ｖｉａ電極９に接続する電極の形状を他の電極と接触しない範囲において自由に決定できる。例えば、デバイスを含む複数のデバイスチップの間をＶｉａ電極９を介して接続する工程が容易となるようにＶｉａ電極９に接続する電極の形状を決定できる。
その他、上記実施形態に係る構造、方法等は、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施できる。
１ 基板
１ａ 表面
１ｂ 裏面
３ 分割予定ライン
５ デバイス
７ 電極
９ Ｖｉａ電極
１１ 保護部材
１３ 絶縁膜
１５ 歪み層
１７ 絶縁膜
１９ 電極
２１，２１ａ レジスト膜
２３，２３ａ，２３ｂ 電極
２５ 電極
２ 高さ検出ユニット
４ 保持テーブル
６ 研削装置
６ａ 研削ユニット
８ スピンドル
１０ ホイールマウント
１２ 研削ホイール
１４ 研削砥石
１６ プラズマ処置装置
１８ 処理空間
２０ 真空チャンバー
２０ａ 底壁
２０ｂ 上壁
２０ｃ，２０ｄ，２０ｅ 側壁
２２ 開口
２４ ゲート
２６ 開閉機構
２８ エアシリンダ
３０ ピストンロッド
３２ ブラケット
３４ 排気口
３６ 排気機構
３８ 下部電極
４０ 上部電極
４２ 保持部
４４ 支持部
４６ 開口
４８ 絶縁部材
５０ 高周波電源
５２ テーブル
５４ 流路
５６ 吸引源
５８ 冷却流路
６０ 冷媒導入路
６２ 冷媒循環機構
６４ 冷媒排出路
６６ ガス噴出部
６８ 支持部
７０ 開口
７２ 絶縁部材
７４ 高周波電源
７６ 昇降機構
７８ 支持アーム
８０ 噴出口
８２ 流路
８４ 流路
８６ ガス供給源
８８ ガス供給源
９０ 制御装置

Claims (4)

  1. 交差する複数の分割予定ラインが表面に設定され、該分割予定ラインによって区画された各領域にデバイスが形成され、該各領域に厚さ方向に沿ったＶｉａ電極が埋設され、該Ｖｉａ電極を覆う第１の絶縁膜が形成されたウェーハを加工するウェーハの加工方法であって、
    該ウェーハの該表面に保護部材を配設する保護部材配設ステップと、
    該ウェーハの該保護部材側をチャックテーブルで保持し、該Ｖｉａ電極を覆う該第１の絶縁膜が裏面側に露出しない程度に該ウェーハの該裏面を研削する研削ステップと、
    研削ステップを実施した後、該ウェーハを真空チャンバーに収容し、該ウェーハの裏面にプラズマ化した第１のエッチングガスを供給して該第１の絶縁膜で覆われた該Ｖｉａ電極を該裏面側に突出させる電極突出ステップと、
    該電極突出ステップを実施した後、該ウェーハの該裏面を第２の絶縁膜で覆う絶縁膜形成ステップと、
    該絶縁膜形成ステップを実施した後、該ウェーハの該裏面に該Ｖｉａ電極と重なる開口を有するレジスト膜を形成した後、該ウェーハの該裏面にプラズマ化した第２のエッチングガスを供給し、該第１の絶縁膜及び該第２の絶縁膜の該開口と重なる領域を除去し、該Ｖｉａ電極を露出させるＶｉａ電極露出ステップと、
    該Ｖｉａ電極露出ステップを実施した後、露出した該Ｖｉａ電極に接続する電極を形成する電極形成ステップと、
    該レジスト膜を除去するレジスト除去ステップと、
    を備えることを特徴とするウェーハの加工方法。
  2. 該電極形成ステップでは、該Ｖｉａ電極露出ステップにおいて形成された該レジスト膜を用いて該Ｖｉａ電極に接続する電極をめっきにより形成することを特徴とする請求項１記載のウェーハの加工方法。
  3. 該電極突出ステップを実施した後、該絶縁膜形成ステップを実施する前に、該ウェーハの該裏面にプラズマ化した不活性ガスを供給し、該ウェーハの該裏面に歪み層を形成する歪み層形成ステップをさらに備えることを特徴とする請求項１又は２に記載のウェーハの加工方法。
  4. 該歪み層形成ステップでは、該電極突出ステップで用いた該真空チャンバーに該ウェーハを収容したまま該真空チャンバーから該第１のエッチングガスを排気した後、該真空チャンバーにおいて該ウェーハの該裏面にプラズマ化した該不活性ガスを供給して該歪み層を形成することを特徴とする請求項３記載のウェーハの加工方法。
JP2018226357A 2018-12-03 2018-12-03 ウェーハの加工方法 Active JP7139065B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018226357A JP7139065B2 (ja) 2018-12-03 2018-12-03 ウェーハの加工方法
US16/700,534 US10957542B2 (en) 2018-12-03 2019-12-02 Method of processing wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018226357A JP7139065B2 (ja) 2018-12-03 2018-12-03 ウェーハの加工方法

Publications (2)

Publication Number Publication Date
JP2020092107A true JP2020092107A (ja) 2020-06-11
JP7139065B2 JP7139065B2 (ja) 2022-09-20

Family

ID=70850982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018226357A Active JP7139065B2 (ja) 2018-12-03 2018-12-03 ウェーハの加工方法

Country Status (2)

Country Link
US (1) US10957542B2 (ja)
JP (1) JP7139065B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115732321A (zh) * 2022-11-30 2023-03-03 深圳泰研半导体装备有限公司 一种晶圆刻蚀清洗设备及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210048A (ja) * 2003-12-22 2005-08-04 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板、並びに電子機器
JP2006012953A (ja) * 2004-06-23 2006-01-12 Sharp Corp 貫通電極の形成方法、貫通電極および半導体装置
JP2006041218A (ja) * 2004-07-28 2006-02-09 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2010177430A (ja) * 2009-01-29 2010-08-12 Disco Abrasive Syst Ltd ウエーハの処理方法
JP2013115350A (ja) * 2011-11-30 2013-06-10 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2013131652A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法、半導体ウェハの加工方法、半導体ウェハ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209480A (ja) * 2011-03-30 2012-10-25 Disco Abrasive Syst Ltd 電極が埋設されたウエーハの加工方法
JP5975621B2 (ja) * 2011-11-02 2016-08-23 リンテック株式会社 ダイシングシートおよび半導体チップの製造方法
JP5995599B2 (ja) 2012-08-06 2016-09-21 株式会社ディスコ ウエーハの加工方法
JP2016039186A (ja) * 2014-08-05 2016-03-22 株式会社ディスコ ウエーハの加工方法
SG10201903242QA (en) * 2014-10-13 2019-05-30 Utac Headquarters Pte Ltd Methods for singulating semiconductor wafer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210048A (ja) * 2003-12-22 2005-08-04 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板、並びに電子機器
JP2006012953A (ja) * 2004-06-23 2006-01-12 Sharp Corp 貫通電極の形成方法、貫通電極および半導体装置
JP2006041218A (ja) * 2004-07-28 2006-02-09 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2010177430A (ja) * 2009-01-29 2010-08-12 Disco Abrasive Syst Ltd ウエーハの処理方法
JP2013115350A (ja) * 2011-11-30 2013-06-10 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2013131652A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法、半導体ウェハの加工方法、半導体ウェハ

Also Published As

Publication number Publication date
JP7139065B2 (ja) 2022-09-20
US20200176257A1 (en) 2020-06-04
US10957542B2 (en) 2021-03-23

Similar Documents

Publication Publication Date Title
JP6512454B2 (ja) 素子チップの製造方法
JP6450763B2 (ja) 半導体ウエハをプラズマ・ダイシングするための方法及び装置
JP6320505B2 (ja) 半導体ウエハをプラズマ・ダイシングするための方法及び装置
JP4288252B2 (ja) 半導体チップの製造方法
US11302579B2 (en) Composite wafer, semiconductor device and electronic component
US11688639B2 (en) Semiconductor device and method
JP2017515316A (ja) 半導体ウエハをプラズマ・ダイシングするための方法及び装置
US10468303B2 (en) Device chip manufacturing method
CN113394185A (zh) 半导体器件及其制作方法、芯片
JP7139065B2 (ja) ウェーハの加工方法
KR20170041627A (ko) 반도체 장치의 제조 방법
JP7210100B2 (ja) ウェーハの加工方法
JP7229631B2 (ja) ウェーハの加工方法
US20240105457A1 (en) Substrate processing apparatus, substrate processing method, and method of fabricating semiconductor device
TWI744515B (zh) 被加工物的加工方法
JP2011061654A (ja) 基板のドライエッチング方法
US20140199833A1 (en) Methods for performing a via reveal etching process for forming through-silicon vias in a substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211008

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220906

R150 Certificate of patent or registration of utility model

Ref document number: 7139065

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150