JP4288252B2 - 半導体チップの製造方法 - Google Patents
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Description
上記第1の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第1の面とは反対側の面である第2の面における上記分割領域に合わせて分割用溝部を形成し、
当該半導体ウェハに対して上記第2の面よりプラズマエッチングを施して、当該第2の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第2の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
プラズマ中のイオンにより当該露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において、上記絶縁膜に接する上記第1の面側におけるそれぞれの角部の除去を行い、
その後、上記第2の面より上記露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法を提供する。
上記研磨処理によって上記第2の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第1態様から第3態様のいずれか1つに記載の半導体チップの製造方法を提供する。
上記第1の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第1の面とは反対側の面である第2の面における上記分割領域に合わせて分割用溝部を形成し、
当該半導体ウェハに対して上記第2の面よりプラズマエッチングを施して、当該第2の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第2の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
プラズマ中のイオンにより上記露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において上記絶縁膜に接する上記第1の面側におけるそれぞれの角部の除去を行いながら、当該露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法を提供する。
上記研磨処理によって上記第2の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第8態様から第10態様のいずれか1つに記載の半導体チップの製造方法を提供する。
上記半導体ウェハに対して、上記第1の面とは反対側の面である第2の面における上記分割領域に合わせて分割用溝部を形成し、
上記第1の面に絶縁性を有する保護シートが貼り付けられた当該半導体ウェハに対して、上記第2の面よりプラズマエッチングを施して、当該第2の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第2の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁性保護シートを露呈させて、上記各々の素子形成領域を個々の半導体チップとして分割し、
プラズマ中のイオンにより当該露呈された絶縁性保護シート上に電荷を帯電させた状態で、上記プラズマエッチングを継続して行うことで、当該それぞれの半導体チップにおいて上記絶縁性保護シートに接するそれぞれの角部の除去を行うことを特徴とする半導体チップの製造方法を提供する。
上記研磨処理によって上記第2の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第14態様から第16態様のいずれか1つに記載の半導体チップの製造方法を提供する。
当該方形状における全ての稜線が除去されていることを特徴とする半導体チップを提供することもできる。
また、上記方形状における上記それぞれの稜線に相当する部分において、湾曲凸面部が形成されているようにすることもできる。
当該第1の面と平行にその反対側に配置された第2の面と、
上記第1の面及び上記第2の面の周囲に配置され、当該第1の面の端部と第2の面の端部とを接続する接続面とを備える半導体チップであって、
上記第1の面及び上記第2の面における上記それぞれの端部に稜線が形成されないように、上記接続面が湾曲凸面部を有することを特徴とする半導体チップを提供することもできる。
また、上記接続面が上記湾曲凸面部により構成されるようにすることもできる。
(プラズマ処理装置の構成)
本発明の第1の実施形態にかかる半導体チップの製造方法において半導体ウェハの分割に用いられるプラズマ処理装置101の構成を模式的に示す模式構成図を図1に示す。なお、図1は、プラズマ処理装置101の縦断面を示す模式構成図である。このプラズマ処理装置101は、複数の半導体素子が回路形成面(第1の面)に形成された半導体ウェハを、半導体素子を含む半導体チップの個片に分割することで、それぞれの半導体チップを製造する装置である。
次にこのような構成を有するプラズマ処理装置101における制御系の構成について、図4に示す制御系のブロック図を用いて以下に説明する。
次に、このような構成のプラズマ処理装置101を用いて行われる半導体ウェハ1の分割処理を含むそれぞれの半導体チップの一連の製造工程について、以下に説明する。当該説明にあたって、この半導体素子の製造工程の手順を示すフローチャートを図7に示し、さらにこの製造工程の手順の一部を説明するための模式説明図を図8(A)〜(D)に示す。
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の第2の実施形態にかかる半導体チップの製造方法について、図18、図19(A)、(B)、図20(A)、(B)、及び図21(A)、(B)に示す模式説明図を用いて以下に説明する。
上述においては、表面保護膜として形成されるポリイミド膜146を分割領域R2に配置される絶縁膜として用いるような場合について説明したが、本第2実施形態はこのような場合についてのみに限定されるものではない。このような場合に代えて、例えば、表面保護膜として窒化シリコン(Si3N4)により形成された窒化シリコン膜が用いられるような場合であってもよい。このように窒化シリコン膜が用いられる場合について、本第2実施形態の変形例にかかる半導体チップの製造方法として以下に説明する。また、当該説明にあたって、半導体チップの製造方法に手順を示すフローチャートを図22に示すとともに、ノッチ形成工程及び窒化シリコン膜(絶縁膜)の除去工程が同時に行われている状態を示す模式説明図を図23に示す。
次に、本発明の第3の実施形態にかかる半導体チップの製造方法について、図24に示す手順のフローチャートと、図25、図26(A)〜(C)、及び図27(A)、(B)に示す模式説明図を用いて以下に説明する。本第3実施形態の半導体チップの製造方法においては、上記第1実施形態及び上記第2実施形態とは異なり、絶縁性を有する保護シートを、分割領域R2に配置される絶縁膜として用いて、ノッチ形成等を行うものである。なお、以降においては、この異なる点についてのみ説明を行うものとする。また、本第3実施形態に半導体チップの製造方法は、上記第1実施形態において用いられたプラズマ処理装置101において行うことができる。従って、プラズマ処理装置101の構成等の説明については省略するものとする。
2 処理室
3 下部電極
4 上部電極
5A、5B、5C 絶縁部材
6 半導体ウェハ
6a 回路形成面(あるいは第1の面)
6b 被処理面(あるいは第2の面)
8 真空ポンプ
17 高周波電源部
18 静電吸着用DC電源部
19 ガス混合部
20A、20B、20C 第1〜第3のガス供給部
21 ガス流量調整部
22A、22B、22C 第1〜第3の開閉バルブ
23A、23B、23C 第1〜第3の流量制御バルブ
28 圧力センサ
30 保護シート
33 制御装置
35 シリコン酸化膜(絶縁膜)
36 イオン
40 半導体チップ
40a R部(回路形成面側)
40b R部(被処理面側)
41 エッチング底部
42 ノッチ
43 接続端子
44 半導体素子
81 プラズマ処理条件
82 動作プログラム
91 プロセス制御部
92 記憶部
95 処理時間計測部
101 プラズマ処理装置
Claims (19)
- 分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第1の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記第1の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第1の面とは反対側の面である第2の面における上記分割領域に合わせて分割用溝部を形成し、
当該半導体ウェハに対して上記第2の面よりプラズマエッチングを施して、当該第2の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第2の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
プラズマ中のイオンにより当該露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において、上記絶縁膜に接する上記第1の面側におけるそれぞれの角部の除去を行い、
その後、上記第2の面より上記露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法。 - 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項1に記載の半導体チップの製造方法。
- 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項1又は2に記載の半導体チップの製造方法。
- 上記半導体ウェハの上記第2の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第2の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項1から3のいずれか1つに記載の半導体チップの製造方法。 - 上記半導体ウェハの上記第2の面に形成される上記分割用溝部は、ダイサーにより形成される請求項1から4のいずれか1つに記載の半導体チップの製造方法。
- 上記絶縁膜は、上記半導体ウェハの上記第1の面において酸化シリコン(SiO2)により形成された膜である請求項1から5のいずれか1つに記載の半導体チップの製造方法。
- 上記絶縁膜は、上記半導体ウェハの上記第1の面において形成された上記それぞれの半導体素子の表面を保護するようにポリイミド(PI)により形成された表面保護膜である請求項1から5のいずれか1つに記載の半導体チップの製造方法。
- 分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第1の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記第1の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第1の面とは反対側の面である第2の面における上記分割領域に合わせて分割用溝部を形成し、
当該半導体ウェハに対して上記第2の面よりプラズマエッチングを施して、当該第2の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第2の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
プラズマ中のイオンにより上記露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において上記絶縁膜に接する上記第1の面側におけるそれぞれの角部の除去を行いながら、当該露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法。 - 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項8に記載の半導体チップの製造方法。
- 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項8又は9に記載の半導体チップの製造方法。
- 上記半導体ウェハの上記第2の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第2の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項8から10のいずれか1つに記載の半導体チップの製造方法。 - 上記半導体ウェハの上記第2の面に形成される上記分割用溝部は、ダイサーにより形成される請求項8から11のいずれか1つに記載の半導体チップの製造方法。
- 上記絶縁膜は、上記半導体ウェハの上記第1の面において形成された上記それぞれの半導体素子の表面を保護するように窒化シリコン(Si3N4)により形成された表面保護膜である請求項8から12のいずれか1つに記載の半導体チップの製造方法。
- 分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第1の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記半導体ウェハに対して、上記第1の面とは反対側の面である第2の面における上記分割領域に合わせて分割用溝部を形成し、
上記第1の面に絶縁性を有する保護シートが貼り付けられた当該半導体ウェハに対して、上記第2の面よりプラズマエッチングを施して、当該第2の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第2の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁性保護シートを露呈させて、上記各々の素子形成領域を個々の半導体チップとして分割し、
プラズマ中のイオンにより当該露呈された絶縁性保護シート上に電荷を帯電させた状態で、上記プラズマエッチングを継続して行うことで、当該それぞれの半導体チップにおいて上記絶縁性保護シートに接するそれぞれの角部の除去を行うことを特徴とする半導体チップの製造方法。 - 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項14に記載の半導体チップの製造方法。
- 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項14又は15に記載の半導体チップの製造方法。
- 上記半導体ウェハの上記第2の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第2の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項14から16のいずれか1つに記載の半導体チップの製造方法。 - 上記半導体ウェハの上記第2の面に形成される上記分割用溝部は、ダイサーにより形成される請求項14から17のいずれか1つに記載の半導体チップの製造方法。
- 上記第2の面側における上記それぞれの角部の除去を行った後、上記半導体ウェハの上記第1の面より上記絶縁性保護シートを剥離して除去する請求項14から18のいずれか1つに記載の半導体チップの製造方法。
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