JP4288252B2 - 半導体チップの製造方法 - Google Patents

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Description

本発明は、分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する半導体チップの製造方法に関する。
従来、このような半導体チップの製造方法において、半導体ウェハを個々の半導体チップに分割する方法としては、様々なものが知られている。例えば、ダイサーのブレードと呼ばれる回転刃を用いて機械的に切断することで、半導体ウェハの分割を行う方法、すなわち機械的なダイシングが知られている。
しかしながら、近年半導体ウェハは益々薄化され、外力に対する強度が弱い半導体ウェハに対して、このような機械的なダイシングを施すような場合にあっては、切断時に半導体ウェハにダメージを与える場合も多く、加工歩留まりの低下を避けることができないという問題がある。このようなダメージとしては、例えば、切断された鋭利な形状により、半導体チップの角部（エッジ）に欠けが生じるというチッピングの発生がある。
このような従来の機械的なダイシングに代わって、近年、プラズマエッチングを用いたプラズマダイシングが注目されつつある（例えば、特許文献１参照）。ここで、この従来のプラズマダイシングにより半導体ウェハを個々の半導体チップに分割する方法について、図２８（Ａ）〜（Ｃ）、及び図２９（Ａ）、（Ｂ）に示す模式説明図を用いて以下に説明する。
まず、図２８（Ａ）に示すように、半導体ウェハ５０１は、その回路形成面５０１ａにおいて、分割領域Ｒ２により画定されるそれぞれの素子形成領域Ｒ１内に半導体素子５０２が形成された状態とされている。それぞれの半導体素子５０２は、半導体ウェハ５０１（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、回路形成面５０１ａ上に直接的に形成されたシリコン酸化膜５５１（Ｏｘｉｄｅ）と、このシリコン酸化膜５５１上に形成された金属膜（Ｍｅｔａｌ）とで構成されるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造トランジスタ等のデバイス群を含んでいる。さらに、半導体素子５０２は、デバイス群を外部の電子装置と電気的に接続する為の接続端子５５２（ボンディングパッドとも呼ぶ）も備えている。また、それぞれの半導体素子５０２の表面には表面保護膜５５３が形成され、半導体素子５０２の表面が保護されている。接続端子５５２は表面保護膜５５３で覆われず外部に露呈している。なお、回路形成面５０１ａにおける分割領域Ｒ２に相当する部分には、シリコン酸化膜５５１及び表面保護膜５５３は形成されていない。
次に、図２８（Ｂ）に示すように、半導体ウェハ５０１の回路形成面５０１ａが損傷を受けることがないように、回路形成面５０１ａに保護シート５０４を、粘着剤を介して剥離可能に貼着し、その後、回路形成面５０１ａとは反対側の面である被処理面５０１ｂに、分割領域Ｒ２に相当する部分が露出するようにマスク（マスクパターン）５０５を配置する。
次に、このようにマスク５０５が形成された半導体ウェハ５０１に対してプラズマエッチングを行うことにより、被処理面５０１ｂにおいてマスク５０５に覆われていない露出表面に対してエッチングを施し、分割領域Ｒ２に相当する部分の除去を行う。これにより図２８（Ｃ）に示すように、それぞれの素子形成領域Ｒ１が個別に分割されて、半導体素子５０２を含む半導体チップ５１０の個片が形成され、その結果、半導体ウェハ５０１は、分割領域Ｒ２に沿ってそれぞれの半導体素子５０２を含む半導体チップ５１０の個片に分割されることとなる。
その後、図２９（Ａ）に示すように、分割されたそれぞれの半導体チップ５１０の被処理面５０１ｂに残存しているマスク５０５を、例えばアッシング処理を施すことで除去する。さらにその後、図２９（Ｂ）に示すように、半導体ウェハ５０１の被処理面５０１ｂに粘着シート（ダイシングシート）５０６を貼り付けるとともに、半導体ウェハ５０１の回路形成面５０１ａを保護していた保護シート５０４を剥離する。これにより、それぞれの半導体チップ５１０が個片に分割された状態で粘着シート５０６上に配置された状態とされることとなる。
このような従来のプラズマダイシングを用いて、半導体ウェハ５０１の分割を行うことにより、上述の機械的なダイシングに比べて、製造された半導体チップ５１０に与えられるダメージを少なくさせることができる。
特開２００４−１７２３６５号公報
しかしながら、このような従来のプラズマダイシングにより個片に分割された半導体チップ５１０においても、図２８（Ｃ）、及び図２９（Ａ）、（Ｂ）に示すように、当該分割により鋭利な角部５５４（エッジ）が形成されることとなる。このように半導体チップ５１０において鋭利な角部５５４が形成されるような場合にあっては、上記チッピングが生じることを避けることができないという問題がある。
特に、このような従来のプラズマダイシングにおいては、プラズマ中のイオンがエッチング底部に行くほど到達し難いという特性を有していることから、例えば図３０に示すエッチングが施された分割領域Ｒ２の部分拡大模式図に示すように、分割された半導体チップ５１０の下方端部には、突出するような鋭利な角部５５４が形成されるような場合もある。このような場合にあっては、角部５５４の欠けがさらに生じやすく、半導体チップにおける抗折強度が低下するという問題がある。
さらに、半導体チップ５１０においては、図３０に示すように、回路形成面５０１ａにおいてこのような鋭利な角部５５４が形成されるだけでなく、被処理面５０１ｂにおいても鋭利な角部５５５が形成されることとなり、半導体チップ５１０における抗折強度の低下がさらに顕著となるという問題がある。
また、このような従来のプラズマダイシングにおいて用いられるマスクは、一般にフォトリソグラフを用いた光学的方法によって形成され、このようなフォトリソグラフによるマスク形成は、工程コストの高い複雑な処理工程が付加されることから、プラズマダイシング工程全体のコストが増大するとともに、当該工程を効率的に行うことができないという問題もある。
従って、本発明の目的は、上記問題を解決することにあって、半導体ウェハを分割することで、個片化された半導体チップを形成する半導体チップの製造方法において、製造工程の低コスト化及び効率化を図りながら、それぞれの半導体チップを損傷させることなく、高い抗折強度を備えさせることができる半導体チップの製造方法を提供することにある。
上記目的を達成するために、本発明は以下のように構成する。
本発明の第１態様によれば、分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記第１の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第１の面とは反対側の面である第２の面における上記分割領域に合わせて分割用溝部を形成し、
当該半導体ウェハに対して上記第２の面よりプラズマエッチングを施して、当該第２の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第２の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
プラズマ中のイオンにより当該露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において、上記絶縁膜に接する上記第１の面側におけるそれぞれの角部の除去を行い、
その後、上記第２の面より上記露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法を提供する。
本発明の第２態様によれば、上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される第１態様に記載の半導体チップの製造方法を提供する。
本発明の第３態様によれば、上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する第１態様又は第２態様に記載の半導体チップの製造方法を提供する。
本発明の第４態様によれば、上記半導体ウェハの上記第２の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第２の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第１態様から第３態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第５態様によれば、上記半導体ウェハの上記第２の面に形成される上記分割用溝部は、ダイサーにより形成される第１態様から第４態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第６態様によれば、上記絶縁膜は、上記半導体ウェハの上記第１の面において酸化シリコン（ＳｉＯ２）により形成された膜である第１態様から第５態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第７態様によれば、上記絶縁膜は、上記半導体ウェハの上記第１の面において形成された上記それぞれの半導体素子の表面を保護するようにポリイミド（ＰＩ）により形成された表面保護膜である第１態様から第５態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第８態様によれば、分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記第１の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第１の面とは反対側の面である第２の面における上記分割領域に合わせて分割用溝部を形成し、
当該半導体ウェハに対して上記第２の面よりプラズマエッチングを施して、当該第２の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第２の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
プラズマ中のイオンにより上記露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において上記絶縁膜に接する上記第１の面側におけるそれぞれの角部の除去を行いながら、当該露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法を提供する。
本発明の第９態様によれば、上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される第８態様に記載の半導体チップの製造方法を提供する。
本発明の第１０態様によれば、上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する第８態様又は第９態様に記載の半導体チップの製造方法を提供する。
本発明の第１１態様によれば、上記半導体ウェハの上記第２の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第２の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第８態様から第１０態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第１２態様によれば、上記半導体ウェハの上記第２の面に形成される上記分割用溝部は、ダイサーにより形成される第８態様から第１１態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第１３態様によれば、上記絶縁膜は、上記半導体ウェハの上記第１の面において形成された上記それぞれの半導体素子の表面を保護するように窒化シリコン（Ｓｉ３Ｎ４）により形成された表面保護膜である第８態様から第１２態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第１４態様によれば、分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記半導体ウェハに対して、上記第１の面とは反対側の面である第２の面における上記分割領域に合わせて分割用溝部を形成し、
上記第１の面に絶縁性を有する保護シートが貼り付けられた当該半導体ウェハに対して、上記第２の面よりプラズマエッチングを施して、当該第２の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第２の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁性保護シートを露呈させて、上記各々の素子形成領域を個々の半導体チップとして分割し、
プラズマ中のイオンにより当該露呈された絶縁性保護シート上に電荷を帯電させた状態で、上記プラズマエッチングを継続して行うことで、当該それぞれの半導体チップにおいて上記絶縁性保護シートに接するそれぞれの角部の除去を行うことを特徴とする半導体チップの製造方法を提供する。
本発明の第１５態様によれば、上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される第１４態様に記載の半導体チップの製造方法を提供する。
本発明の第１６態様によれば、上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する第１４態様又は第１５態様に記載の半導体チップの製造方法を提供する。
本発明の第１７態様によれば、上記半導体ウェハの上記第２の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
上記研磨処理によって上記第２の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する第１４態様から第１６態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第１８態様によれば、上記半導体ウェハの上記第２の面に形成される上記分割用溝部は、ダイサーにより形成される第１４態様から第１７態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第１９態様によれば、上記第２の面側における上記それぞれの角部の除去を行った後、上記半導体ウェハの上記第１の面より上記絶縁性保護シートを剥離して除去する第１４態様から第１８態様のいずれか１つに記載の半導体チップの製造方法を提供する。
また、本発明のその他の態様によれば、複数の半導体素子が形成された半導体ウェハを当該半導体素子の個片に分割して得られる略方形状を有する半導体チップであって、
当該方形状における全ての稜線が除去されていることを特徴とする半導体チップを提供することもできる。
また、上記方形状における上記それぞれの稜線に相当する部分において、湾曲凸面部が形成されているようにすることもできる。
また、半導体素子が形成された第１の面と、
当該第１の面と平行にその反対側に配置された第２の面と、
上記第１の面及び上記第２の面の周囲に配置され、当該第１の面の端部と第２の面の端部とを接続する接続面とを備える半導体チップであって、
上記第１の面及び上記第２の面における上記それぞれの端部に稜線が形成されないように、上記接続面が湾曲凸面部を有することを特徴とする半導体チップを提供することもできる。
また、上記接続面が上記湾曲凸面部により構成されるようにすることもできる。
本発明によれば、半導体ウェハとして、その第１の面における分割領域に相当する部分に、絶縁膜を配置した半導体ウェハを用いて、第２の面の分割領域に合わせて分割用溝部の形成を行い、その後、当該の面よりプラズマエッチング処理を施すことにより、形成される半導体チップの角部の除去を行って、例えば、当該除去された角部にＲ部（アール部、または湾曲凸面部）を形成することができ、抗折強度を高めることができる半導体チップの製造を実現することができる。
具体的には、上記第２の面における上記分割領域に合わせて分割用溝部が形成された半導体ウェハに対して、プラズマエッチング処理を施すことにより、上記第２の面全体及び上記分割用溝部の表面に対してエッチングを行い、上記それぞれの素子形成領域における上記第２の面側のそれぞれの角部や稜線の除去を行うことができる。それとともに、当該エッチングの進行により上記分割領域におけるエッチング底部より上記絶縁膜を露呈させ、その状態にて当該プラズマエッチング処理を継続することで、上記露呈された絶縁膜にプラズマ中のイオンによる正電荷を帯電させることができ、このような帯電により、照射されるイオンの軌跡を曲げて、上記絶縁膜に接する上記半導体チップの鋭利な角部あるいは稜線（すなわち、上記第１の面側における角部等）の除去を行うことができる。
従って、上記形成される半導体チップにおいて、全ての稜線を除去することができ、当該稜線に相当する位置において、湾曲凸面部を形成することができる。また、このような湾曲凸面部の形成は、切削や研磨等による機械的な加工によるものではなく、プラズマエッチングにより形成することができるため、残留応力やダメージ層が生じることを防止することができる。よって、その形状構造的な強度が向上され、抗折強度が向上された半導体チップを提供することができる。
また、上記露呈された絶縁膜が、酸化シリコンやポリイミドにより形成されているような場合にあっては、例えばガスの種類を切り換えてプラズマエッチングを施すことで、当該絶縁膜を積極的にエッチングすることができ、その除去を確実に行うことができる。
また、上記露呈された絶縁膜が、窒化シリコンにより形成されているような場合にあっては、上記角部の除去のためのエッチングを行いながら、それと同時的に当該露呈された絶縁膜に対するエッチングを行うことができる。
さらに、上記半導体ウェハの上記第１の面を保護するために貼着される保護シートとして、絶縁性保護シートを用い、上記分割領域に相当する部分の除去を行って、上記絶縁性保護シートを露呈させ、その後、当該露呈された絶縁性保護シートを帯電させた状態にてプラズマエッチングを継続することで、上記半導体チップにおける角部の除去を行うことができ、上述の効果と同様の効果を得ることができる。
また、このようなプラズマエッチング処理は、上記半導体ウェハにおける上記第２の面にマスク層を配置させることなく行われるため、マスク形成工程及びその除去工程を行う手間を省くことができる。特に、従来の半導体ウェハの分割方法において必要とされているマスク層の形成工程は、その工程コストが高く、かつ、複雑な処理が要求されるようなものであるため、このような工程を不要とすることで、低コストでかつ効率的な半導体チップの製造方法を提供することができる。
また、上記半導体ウェハの上記第２の面に形成される上記分割用溝部が、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成されることで、上記プラズマエッチングを施すことで、上記それぞれの半導体素子の厚さ寸法を得ることを可能としながら、上記分割用溝部の除去を行うことができ、マスク層の形成を伴わない（すなわち、マスクレスの）プラズマエッチングによる上記それぞれの半導体素子への分割を具体的に実現することができる。
また、上記分割用溝部の形成に際に、当該分割用溝部の表面近傍には応力等の残留によりダメージ層が形成されることとなるが、上記プラズマエッチングが上記分割用溝部の表面に対しても施され、最終的に上記分割用溝部自体が除去されることにより、当該形成されたダメージ層の除去を分割処理と同時的に行うことができる。従って、上記ダメージ層の除去のために特別な処理を施す必要もなく、効率的な半導体チップの製造方法を実現することができる。
また、上記半導体ウェハの上記第２の面に対して、当該半導体ウェハの薄化のための研磨処理が行われているような場合には、当該研磨処理により上記第２の面の近傍にはダメージ層が形成されることとなるが、上記第２の面全体にプラズマエッチングが施されることにより、このような上記ダメージ層の除去を分割処理と同時的に行うことができる。従って、上記研磨処理以降に、上記ダメージ層を除去するためだけの工程を設ける必要がなく、上記プラズマエッチングの実施とともに行うことができ、効率的な半導体チップの製造方法を実現することができる。
また、上記分割用溝部の形成が、従来の機械的な分割方法において用いられている装置であるダイサーを用いて行うことで、工程全体のコストを抑えることが可能となる。
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
（第１実施形態）
（プラズマ処理装置の構成）
本発明の第１の実施形態にかかる半導体チップの製造方法において半導体ウェハの分割に用いられるプラズマ処理装置１０１の構成を模式的に示す模式構成図を図１に示す。なお、図１は、プラズマ処理装置１０１の縦断面を示す模式構成図である。このプラズマ処理装置１０１は、複数の半導体素子が回路形成面（第１の面）に形成された半導体ウェハを、半導体素子を含む半導体チップの個片に分割することで、それぞれの半導体チップを製造する装置である。
また、このような半導体チップの一連の製造工程においては、略格子状に配置される分割領域により画定されたそれぞれの素子形成領域内に半導体素子が形成された半導体ウェハにおける回路形成面（すなわち、素子が形成されている側の表面）に半導体ウェハの主材質である例えばシリコンよりもプラズマエッチングされにくい材質からなる保護シートが貼り付けられ、本プラズマ処理装置１０１により、回路形成面の反対側表面である被処理面（第２の面）に対して、プラズマダイシング等のプラズマエッチング処理（プラズマ処理）が行われる。
具体的に、プラズマ処理装置１０１の構成について図１を用いて説明する。
図１のプラズマ処理装置１０１において、真空チャンバ１の内部は上述の半導体ウェハを対象としたプラズマ処理を行う処理室２となっており、減圧下でプラズマを発生させるための密閉空間が形成可能となっている。処理室２内部の下方には下部電極３（第１の電極）が配置されており、下部電極３の上方には上部電極４（第２の電極）が下部電極３に対して対向配置されている。下部電極３と上部電極４とはそれぞれ略円筒形状を有しており、処理室２内において同心配置されている。
下部電極３は、処理室２の底部を埋める形で装着された２つの層である絶縁部材５Ａ、５Ｂに周囲を取り囲まれ、処理室２の底部の中央部に処理対象物を保持する上面が露出されかつ固定された状態で配設されている。下部電極３はアルミニウムなどの導電体によって製作されており、上記処理対象物を保持する円盤状の電極部３ａと、この電極部３ａの下面より下方に突出し、その一端が真空チャンバ１の外部に露出するように形成された円柱状の支持部３ｂとを一体的な状態として備えている。また、この支持部３ｂは絶縁部材５Ｃを介して真空チャンバ１に保持されており、このように保持されることで、下部電極３が電気的に絶縁された状態で真空チャンバ１に装着されている。
上部電極４は、下部電極３と同様にアルミニウムなどの導電体で製作されており、円盤状の電極部４ａと、この電極部４ａの上面より上方に突出し、その一端が真空チャンバ１の外部に露出するように形成された円柱状の支持部４ｂとを一体的な状態として備えている。また、この支持部４ｂは真空チャンバ１と電気的に導通されるとともに、電極昇降装置２４（図１６参照）によって昇降可能となっている。この電極昇降装置２４により上部電極４は、その昇降の上端位置であって、下部電極３との間に半導体ウェハの搬出入を行うための大きな空間が形成される位置であるウェハ搬出入位置と、その昇降の下端位置であって、上部電極４と下部電極３との間にプラズマ処理のためのプラズマ放電を発生させる放電空間が形成される位置である放電空間形成位置との間にて昇降されることが可能となっている。なお、電極昇降装置２４は電極間距離変更手段として機能し、上部電極４を昇降させることにより、下部電極３と上部電極４との間の電極間距離Ｄ（図２参照）を所望の値に設定することができる。
次に、下部電極３の詳細な構造および処理対象の半導体ウェハについて説明する。図１に示すように、下部電極３の電極部３ａの上面は、半導体ウェハ６を載置する平面状の保持面（保持部の一例である）となっており、保持面の外縁部にはその全周渡って絶縁被覆層３ｆが設けられている。この絶縁被覆層３ｆはアルミナなどのセラミックによって形成されており、下部電極３が真空チャンバ１内に装着された状態では、図１に示すように、絶縁被覆層３ｆの外縁部は部分的に絶縁部材５Ａによって覆われる。このような構造を有することにより、下部電極３の外縁部は放電空間内に発生したプラズマから絶縁され、異常放電の発生を防止することが可能とされている。
図２は、プラズマダイシングが開始される前の半導体ウェハ６を下部電極３に載置した状態を示す部分模式断面図である。半導体ウェハ６は例えばシリコンを主材質とする半導体基板であり、半導体ウェハ６の表面（図２の下面側）の回路形成面６ａ（第１の面）には保護シート３０が貼着されている。半導体ウェハ６を下部電極３の上面である電極部３ａの保持面３ｇの上に載置した状態では、保護シート３０は保持面３ｇに密着することとなる。
保護シート３０は、ポリイミドなどの絶縁体の樹脂を１００μｍ程度の厚みの膜に形成した絶縁層を含んだ構成となっており、粘着材により半導体ウェハ６の回路形成面６ａに剥離可能に貼り付けられる。保護シート３０が貼り付けられた半導体ウェハ６を下部電極３に保持させる際には、後述するようにこの絶縁層が半導体ウェハ６を電極部３ａの保持面３ｇによって静電吸着する際の誘電体として機能する。
また保護シート３０の材質としては、後述のプラズマダイシングにおいて半導体ウェハ６の主材質であるシリコンよりもエッチングされにくい材質が選定されることが好ましい。
また、図２に示すように、下部電極３には保持面３ｇに開口する吸着孔３ｅが複数設けられており、吸着孔３ｅは下部電極３の内部に設けられた吸引孔３ｃに連通している。図１に示すように、吸引孔３ｃはガスライン切換バルブ１１を介して真空吸着ポンプ１２に接続されており、ガスライン切換バルブ１１はＮ２ガスを供給するＮ２ガス供給部１３に接続されている。ガスライン切換バルブ１１を切り換えることにより、吸引孔３ｃを、真空吸着ポンプ１２またはＮ２ガス供給部１３に選択的に接続させることが可能となっている。
具体的には、ガスライン切換バルブ１１により真空吸着ポンプ１２が選択されて、吸引孔３ｃが真空吸着ポンプ１２と連通された状態において真空吸着ポンプ１２を駆動することにより、それぞれの吸着孔３ｅから真空吸引を行って下部電極３に載置された半導体ウェハ６を真空吸着して保持することができる。従って、それぞれの吸着孔３ｅ、吸引孔３ｃ、及び真空吸着ポンプ１２は、下部電極３の保持面３ｇに開口したそれぞれの吸着孔３ｅから真空吸引することで、保護シート３０を電極部３ａの保持面３ｇに密着させた状態で、半導体ウェハ６を真空吸着により保持する真空吸着手段となっている。
また、ガスライン切換バルブ１１によりＮ２ガス供給部１３が選択されて、吸引孔３ｃをＮ２ガス供給部１３に接続させることにより、それぞれの吸着孔３ｅから保護シート３０の下面に対してＮ２ガスを噴出させることができるようになっている。後述するようにこのＮ２ガスは、保護シート３０を保持面３ｇから強制的に離脱させる目的のブロー用ガスである。
また、図１に示すように、下部電極３には冷却用の冷媒流路３ｄが設けられており、冷媒流路３ｄは冷却装置１０と接続されている。冷却装置１０を駆動することにより、冷媒流路３ｄ内を冷却水などの冷媒が循環し、これによりプラズマ処理時に発生した熱によって昇温した下部電極３や下部電極３上の保護シート３０を介して半導体ウェハ６が冷却される。なお、冷媒流路３ｄおよび冷却装置１０は、下部電極３を冷却する冷却手段となっている。
また、図１のプラズマ処理装置１０１において、処理室２に連通して設けられた排気ポート１ａには、排気切換バルブ７を介して真空ポンプ８が接続されている。排気切換バルブ７を排気側に切り換えて真空ポンプ８を駆動することにより、真空チャンバ１の処理室２内部が真空排気され、処理空２内を減圧することが可能となっている。また、処理室２は圧力センサ２８（図１において図示省略、図４参照）を備えており、この圧力センサ２８の圧力計測結果に基づいて、後述する制御装置３３（図４参照）によって真空ポンプ８が制御されることにより、処理室２内を所望の圧力に減圧することが可能とされている。なお、このような所望の圧力に減圧するための真空ポンプ８の制御は、例えば、真空ポンプ８として可変容量型のものを用いて真空ポンプ８自体の真空排気能力を直接的に制御すること、あるいは、開度調整弁（バタフライ弁等）を真空排気経路に設け、その開度を制御することで間接的に真空排気能力を制御することにより行うことができる。なお、真空ポンプ８及び排気切換バルブ７が、処理室２内を所望の圧力に減圧する真空排気装置（減圧手段）となっている。また、排気切換バルブ７を大気開放側に切り換えることにより、排気ポート１ａを通して処理空２内には大気が導入され、処理室２内部の圧力を大気圧に復帰させることが可能となっている。
次に上部電極４の詳細構造について説明する。上部電極４は、中央の電極部４ａと電極部４ａを囲むようにその外周部に固定して設けられた絶縁体からなる環状部材４ｆを備えている。環状部材４ｆの内径は下部電極３の電極部４ａの外径と略同じとされており、下部電極３の周面よりも外側に広がるような形状で同心配置されており、環状部材４ｆは、上部電極４の下方中央部に配置された円盤状のガス吹出部４ｅを保持する機能を担っている。
ガス吹出部４ｅは、上部電極４と下部電極３の間に形成される放電空間においてプラズマ放電を発生させるためのプラズマ発生用ガスを供給する。ガス吹出部４ｅは、内部に多数の微細孔を有する多孔質材料を円盤状に加工した部材であり、上部電極４の電極部４ａの下面、ガス吹出部４ｅの上面、および環状部材４ｆの内周面にて囲まれたガス滞留空間４ｇ内に供給されたプラズマ発生用ガスを、これらの微細孔を介して放電空間内に満遍なく吹き出させて均一な状態で供給することが可能となっている。
支持部４ｂ内には、ガス滞留空間４ｇに連通するガス供給孔４ｃが設けられており、ガス供給孔４ｃは、真空チャンバ１の外部に配置されたプラズマ発生用ガス供給装置に接続されている。このプラズマ発生用ガス供給装置は、異なる種類のガスを個別に供給する複数のガス供給部として第１のガス供給部２０Ａ、第２のガス供給部２０Ｂ、及び第３のガス供給部２０Ｃと、それぞれのガス供給部２０Ａ、２０Ｂ、２０Ｃより供給されるガスを混合してガス組成を均一な状態とするガス混合部（配管の結合部）１９と、このガス混合部１９とそれぞれのガス供給部２０Ａ、２０Ｂ、２０Ｃとの間に配置され、ガス混合部１９に供給されるそれぞれのガスの供給流量を個別的に調整するガス流量調整部２１とを備えている。
ガス流量調整部２１は、第１のガス供給部２０Ａより供給されるガス流量を独自に調整する第１の流量制御バルブ２３Ａとガスの供給を遮断可能な第１の開閉バルブ２２Ａと、第２のガス供給部２０Ｂより供給されるガス流量を独自に調整する第２の流量制御バルブ２３Ｂとガスの供給を遮断可能な第２の開閉バルブ２２Ｂと、第３のガス供給部２０Ｃより供給されるガス流量を独自に調整する第３の流量制御バルブ２３Ｃとガスの供給を遮断可能な第３の開閉バルブ２２Ｃとを備えており、それぞれのバルブの開度制御及び開閉制御は、後述する制御装置３３により行われる。
本第１実施形態のプラズマ処理装置１０１においては、例えば、第１のガス供給部２０Ａより六フッ化硫黄ガス（ＳＦ６）が供給可能であり、第２のガス供給部２０Ｂより酸素（Ｏ２）が供給可能であり、第３のガス供給部２０Ｃより三フッ化メタン（ＣＨＦ３）が供給可能とされている。このようにプラズマ発生用ガス供給装置が構成されていることにより、それぞれのガス供給部２０Ａ、２０Ｂ、及び２０Ｃより選択された１又は複数のガス供給部より供給されたガスの供給流量をガス流量調整部２１にて個別に調整して、所望のガス組成及び流量の混合ガス（あるいは単独のガス）をガス混合部１９に供給するとともに、ガス混合部１９にて混合されたガス（混合ガス）を、ガス供給孔４ｃ、ガス滞留空間４ｇ、及びガス吹出部４ｅを通して放電空間内に供給することが可能となっている。
また、それぞれのガスの流量を個別に調整できるというガス流量調整部２１の機能を用いて、ガス組成、すなわちガスの供給比率を変更することなく、供給流量のみを変更することで、処理室２内の圧力を制御することができる。具体的には、予め設定された圧力条件と圧力センサ２８により検出される処理室２内の圧力に基づいて、制御装置３３によりガス流量調整部２１を制御することにより、処理室２内の圧力を上記圧力条件に合致するように調整することができる。従って、ガス流量調整部２１は処理室２内に供給されるガス組成を調整する機能と、処理室２内の圧力を制御する機能とを併せ持っている。
また、図１に示すように、下部電極３は、マッチング回路１６を介して高周波電源部１７に電気的に接続されている。高周波電源部１７を駆動することにより、接地部９に接地された真空チャンバ１と導通した上部電極４と下部電極３の間には高周波電圧が印加される。これにより、処理室２内部では上部電極４と下部電極３との間の放電空間においてプラズマ放電が発生し、処理室２内に供給されたプラズマ発生用ガスがプラズマ状態に移行する。また、マッチング回路１６は、このプラズマ発生時において処理室２内のプラズマ放電回路と高周波電源部１７のインピーダンスを整合させる機能を有している。なお、本実施形態においては、高周波電源部１７とマッチング回路１６とが高周波電力印加装置の一例となっている。
さらに下部電極３には、ＲＦフィルタ１５を介して静電吸着用ＤＣ電源部１８が接続されている。静電吸着用ＤＣ電源部１８を駆動することにより、図３（Ａ）のプラズマ処理装置１０１の模式図に示すように、下部電極３の表面には負電荷（図中「−」にて示す）が蓄積される。そしてこの状態で図３（Ｂ）のプラズマ処理装置１０１の模式図に示すように、高周波電源部１７を駆動して処理室２内にプラズマ３４（図中点表示部分にて示す）を発生させると、保持面３ｇ上に保護シート３０を介して載置された半導体ウェハ６と接地部９とを接続する直流印加回路３２が処理室２内のプラズマ３４を介して形成される。これにより、下部電極３、ＲＦフィルタ１５、静電吸着用ＤＣ電源部１８、接地部９、プラズマ３４、及び半導体ウェハ６を順次結ぶ閉じた回路が形成され、半導体ウェハ６には正電荷（図中「＋」にて示す）が蓄積される。
そして導電体により形成された下部電極３の保持面３ｇに蓄積された負電荷「−」と、半導体ウェハ６に蓄積された正電荷「＋」との間には、誘電体としての絶縁層を含む保護シート３０を介してクーロン力が作用し、このクーロン力によって半導体ウェハ６は下部電極３に保持される。このとき、ＲＦフィルタ１５は、高周波電源部１７の高周波電圧が、静電吸着用ＤＣ電源部１８に直接印加されることを防止する。なお、静電吸着用ＤＣ電源部１８の極性は正負逆でもよい。なお、このようにプラズマ処理装置１０１において、実質的にプラズマの発生に寄与している構成部分をまとめて、プラズマ発生装置ということもできる。
また、上記構成において、静電吸着用ＤＣ電源部１８は、下部電極３に直流電圧を印加することにより、保護シート３０で隔てられた半導体ウェハ６と下部電極３の保持面３ｇとの間に作用するクーロン力を利用して、半導体ウェハ６を静電吸着する静電吸着手段となっている。すなわち、下部電極３に半導体ウェハ６を保持させる保持手段は、保持面３ｇに開口する複数の吸着孔３ｅを介して保護シート３０を真空吸着する真空吸着手段と、上述の静電吸着手段との２種類を使い分けできるようになっている。
また、下部電極３と同様に上部電極４にも冷却用の冷媒流路４ｄが設けられており、冷媒流路４ｄは冷却装置１０と接続されている。冷却装置１０を駆動することにより、冷媒流路４ｄ内を冷却水などの冷媒が循環し、これによりプラズマ処理時に発生した熱によって昇温した上部電極４を冷却することが可能となっている。
また、処理室２の側面には、処理対象物である半導体ウェハ６の出し入れ用の開口部１ｂが設けられている（図１６参照）。開口部１ｂの外側には扉開閉装置２６によって昇降する扉２５が設けられており、扉２５を昇降させることにより開口部１ｂが開閉される。図１６は、扉開閉装置２６により扉２５を下降させて開口部１ｂを開放した状態で半導体ウェハ６を出し入れする状態を示している。
また、図１６に示すように、半導体ウェハ６の出し入れ時には、電極昇降装置２４により上部電極４を上昇させてウェハ搬出入位置に位置させて、上部電極４と下部電極３との間に搬送用のスペースを確保する。そしてこの状態で、半導体ウェハ６を吸着保持した吸着ヘッド２７を、アーム２７ａを操作することによって開口部１ｂを介して処理室２内に進入させる。これにより、下部電極３上への半導体ウェハ６の搬入および処理済みの半導体ウェハ６（半導体装置）の搬出が行われる。
（制御系の構成）
次にこのような構成を有するプラズマ処理装置１０１における制御系の構成について、図４に示す制御系のブロック図を用いて以下に説明する。
図４に示すように、制御装置３３は、各種のデータや処理プログラムを記憶する記憶部９２と、これらのデータや処理プログラムに基づいて、プラズマ処理装置１０１における各構成部の動作制御を行うことでプラズマ処理の制御を行うプロセス制御部９１とを備えている。記憶部９２は、プラズマ処理条件８１（プラズマ条件または運転条件というような場合であってもよい）や、プラズマ処理の動作プログラム８２を記憶しており、プロセス制御部９１は、動作プログラム８２及びプラズマ処理条件８１に基づいてプラズマ処理の制御を行う。操作・入力部９４はキーボードなどの入力手段であり、プラズマ処理条件などのデータ入力や操作コマンドの入力を行う。表示部９３はディスプレイ装置であり、操作入力時の案内画面などの表示を行う。なお、図示しないが、制御装置３３が外部入出力インターフェースを備えて、装置外部との情報の受け渡しが行われるような場合であってもよい。
ここで、本第１実施形態のプラズマ処理装置１０１において用いられるプラズマ処理条件について説明する。本第１実施形態において行われるプラズマ処理工程には、後述するように、プラズマダイシング工程（あるいはプラズマエッチング工程）、及び絶縁膜除去工程の大きく２つの処理工程が含まれている。また、このようなプラズマダイシング工程においては、後述するように、プラズマエッチングの実施により第２の角部除去工程及び絶縁膜露呈工程、並びに第１の角部除去工程（あるいはノッチ形成工程）の３つの処理工程が行われ、このようなそれぞれの処理工程を行うためのプラズマ処理条件８１が予め個別に定められている。具体的には、プラズマ処理条件８１は、例えば、それぞれのプラズマ発生用ガスのガス組成と、処理室２内の圧力と、上部電極４と下部電極３との間に印加される高周波の周波数（放電周波数）との組み合わせ条件により決定される。なお、本実施形態においては、上記第２の角部除去工程と絶縁膜露呈工程とは略並行して行われることとなる。
また、本第１実施形態の半導体ウェハの製造方法においては、上記第２の角部除去工程及び絶縁膜露呈工程、並びに上記第１の角部除去工程は、それぞれ同一のプラズマ処理条件にて行われ、例えば、当該プラズマエッチングとして、半導体ウェハ６の表面沿いの方向よりも厚み方向に強いエッチング特性（すなわち、当該厚み方向を主方向としたエッチング特性）を有する異方性エッチングにより行われることが好ましい。
このようなそれぞれのプラズマ処理条件８１の一例を図１５のデータテーブルに示す。図１５に示すように、上記第２の角部除去工程及び絶縁膜露呈工程用、並びに上記第１の角部除去工程用、すなわちプラズマダイシング処理用の異方性エッチング用プラズマ処理条件８１Ａとしては、混合ガスのガス組成（すなわち、それぞれのガスの混合比）がＳＦ６とＯ２とを１０：２の比率として、圧力を１００Ｐａとし、そして周波数を６０ＭＨｚとする組み合わせの条件となる。また、絶縁膜除去処理用のプラズマ処理条件８１Ｂとしては、例えば、後述するように、絶縁膜としてシリコン酸化膜（ＳｉＯ２）が用いられるような場合には、ガス組成がＣＨＦ３を２０の比率として、圧力を５０Ｐａとし、そして周波数を１３．５６ＭＨｚとする組み合わせの条件となっている。なお、上部電極４と下部電極３との間の電極間距離Ｄの条件があり、例えば電極間距離Ｄとして５〜５０ｍｍの範囲で最適と考えられる値（電極間距離Ｄ１とする）が、プラズマ処理条件８１Ａ及び８１Ｂとして設定される。また、それぞれのプラズマ処理条件８１Ａ、８１Ｂには、処理実施時間の条件が含まれている。
また、異方性エッチング用のガス組成としては、デポジション（deposition:蒸着又は堆積）しやすい反応生成物を生じるようなガス組成を用いることが好ましい。例えば、異方性エッチング用のガス組成として、酸素を含むガス組成を用いることで、反応生成物としてシリコンのフッ素酸化物（ＳｉｘＦｙＯｚ）を生成することができる（ここで、ｘ、ｙ、ｚは整数である）。このフッ素酸化物は、シリコンよりもエッチングされ難いという特性を有している。このような特性を利用することで、半導体ウェハにおいて、異方性エッチングの実施によりその表面を除去して例えば溝部を形成するとともに、当該形成された溝部の内側面に生成されたフッ素酸化物を付着させて膜を形成することができる（側壁デポジション）。一方、加速されたイオンによる物理的エッチングにより、上記溝部の底面にはフッ素酸化物が付着し難い。これにより、上記溝部の内側面は底面に比べてエッチングされ難くすることができ、その結果として当該エッチングを半導体ウェハの厚み方向に強く行うことが可能となり、より理想に近い異方性エッチングを実現することができる。従って、異方性エッチング用のガス組成としては、異方性エッチングを促進させるようなガス組成、すなわち側壁デポジションを起こし易いガス組成を用いることが好ましい。
また、このような異方性エッチング用のプラズマ処理条件８１Ａ、及び絶縁膜除去処理用のプラズマ処理条件８１Ｂのそれぞれは、制御装置３３の記憶部９２に記憶されており、動作プログラム８２に基づいて、工程毎に必要なプラズマ処理条件８１が選択されて、プロセス制御部９１により、当該選択されたプラズマ処理条件８１に基づいて、プラズマ処理が行われる。
動作プログラム８２に基づいて行われるプラズマ処理においては、図４に示すように、ガス流量調整部２１、ガスライン切換バルブ１１、高周波電源部１７、静電吸着用ＤＣ電源部１８、排気切換バルブ７、真空ポンプ８、真空吸着ポンプ１２、扉開閉装置２６、及び電極昇降装置２４の各部が、プロセス制御部９１により制御される。
また、圧力センサ２８の圧力検出結果に基づいて、プロセス制御部９１のよりガス流量調整部２１が制御されてそれぞれのガスの供給量の総量が調整されることで、処理室２の内部の圧力を、プラズマ処理条件８１に合致させるように制御することができる。
さらに、図４に示すように、制御装置３３には、プラズマ処理時間の計測を行う処理時間計測部９５が備えられており、プラズマ処理の処理時間の計測を行い、当該計測結果が、例えば、それぞれのプラズマ処理条件８１に含まれている処理時間の条件に到達したときに、プロセス制御部９１により当該処理を終了させるような制御を行うことが可能となっている。
次に、本第１実施形態において用いられるプラズマエッチング処理方法の原理、特に上記第１の角部除去工程（ノッチ形成工程）にて用いられる原理について、図５及び図６に示す半導体ウェハ６における分割領域付近の部分拡大模式説明図を用いて以下に説明する。
図５は、回路形成面６ａに保護シート３０が貼着された半導体ウェハ６において、被処理面６ｂ側より分割領域Ｒ２に相当する部分に対して、プラズマエッチング処理を施している状態を示す図である。また、図５に示すように、本第１実施形態において用いられる半導体ウェハ６は、その回路形成面６ａにおいて、絶縁膜の一例であって酸化シリコン（ＳｉＯ２）により形成されたシリコン酸化膜３５が分割領域の相当する部分にも形成されているような半導体ウェハであり、分割領域に相当する部分においてこのようなシリコン酸化膜が形成されていない従来の半導体ウェハとは異なる構成を有している。なお、このように形成されたシリコン酸化膜３５側の回路形成面６ａに保護シート３０が貼着されている。
図５に示すように、プラズマ中のイオンは、プラズマ処理装置１０１において発生される電界によって、半導体ウェハ６に対して略垂直に入射し、エッチング加工により形成された溝部の底部（エッチング底部）に当該入射したイオンが到達してエッチングが促進される。このようにエッチング底部に到達したイオン（正電荷を有する）は、半導体材料であるシリコンにより形成されている半導体ウェハ６中の電子と再結合する。すなわち、シリコン材料は導電体としての特性も兼ね備えているため、エッチング底部と半導体ウェハ６の内部との導通により、エッチング底部に到達して正電荷を有するイオンと、半導体ウェハ６中の電子との再結合が行われ、このような導通が行われる限り、エッチング底部には正電荷が蓄積されることはない。
一方、図６に示すように、エッチングが進行して、エッチング底部が除去され、シリコン酸化膜３５の表面が露呈された状態とされると、当該露呈されたシリコン酸化膜３５と半導体ウェハ６中とは、酸化シリコンが絶縁材料であることにより導通されないため、到達したイオンにより露呈されたシリコン酸化膜３５上には正電荷がチャージアップ（帯電）されて正電荷が蓄積されることとなる。このように露呈されたシリコン酸化膜３５が正電荷に帯電された状態とされると、次に入射してくるイオンが、正電荷同士の電界により直進性を失い、その軌道が曲げられてしまうこととなる。その結果、図６に示すように、溝部における両隅部分にイオンが到達されることとなり、当該両隅部分においてエッチングが行われ、溝部がその底部において幅方向に急激に拡大されたノッチと呼ばれる形状の切り欠き部が形成される。これが本第１実施形態において用いられるプラズマエッチング処理方法の原理である。
このように溝部の底部においてノッチを形成することで、エッチングされる側である半導体ウェハ６側から見れば、分割された半導体チップの角部の除去、例えば湾曲凸面部であるＲ（アール）部の形成を行うことができる（第１の角部除去工程）。また、このようなプラズマ処理方法の原理は、図５に示す状態、すなわち、シリコン酸化膜３５が露呈されていない状態において、照射されるプラズマ中のイオンがエッチング底部により到達し易いように、異方性エッチングが行われることが好ましく、本第１実施形態においても絶縁膜露呈工程において異方性エッチングを行うものとしている。また、このようなプラズマダイシング処理において、シリコン酸化膜３５を露呈させるまでに要する処理時間（すなわち絶縁膜露呈工程の処理時間）と、シリコン酸化膜３５が露呈されてから所定の大きさのノッチを形成（すなわち、面取りやＲ部形成等、角部の除去）するために必要な処理時間（すなわち第１の角部除去工程の処理時間）は、異方性エッチング用のプラズマ処理条件８１Ａに含まれている。
（半導体チップの製造方法）
次に、このような構成のプラズマ処理装置１０１を用いて行われる半導体ウェハ１の分割処理を含むそれぞれの半導体チップの一連の製造工程について、以下に説明する。当該説明にあたって、この半導体素子の製造工程の手順を示すフローチャートを図７に示し、さらにこの製造工程の手順の一部を説明するための模式説明図を図８（Ａ）〜（Ｄ）に示す。
まず、図７のフローチャートのステップＳ１において、図８（Ａ）に示すように半導体ウェハ６における第１の面である回路形成面６ａに対して、成膜、露光、エッチング等の処理を施すことにより、複数の半導体素子４４の形成を行う（半導体素子形成工程）。ここで、図８（Ａ）に示す半導体ウェハ６の部分拡大模式図を図９に示す。
図９に示すように、半導体ウェハ６は円盤形状を有しており、その回路形成面６ａには複数の素子形成領域Ｒ１が格子状に配列されている。それぞれの素子形成領域Ｒ１は、製造される半導体チップの大きさに応じてその大きさが決定されており、例えば方形状の領域として配置されている。互いに隣接する素子形成領域Ｒ１の間には、所定の幅寸法を有する大略帯状の領域（すなわちその長手方向に比して十分に小さな幅寸法を有する領域）である分割領域Ｒ２が配置されている。この分割領域Ｒ２は、半導体ウェハ６の回路形成面６ａにおいて略格子状に配列されているとともに、それぞれの素子形成領域Ｒ１を画定する領域となっており、１つの素子形成領域Ｒ１との関係では、当該素子形成領域Ｒ１の外周に配置された枠形状の領域となっている。さらに、この分割領域Ｒ２は、プラズマダイシング工程において、それぞれの素子形成領域Ｒ１を個別に分割するための分割位置となっている。また、それぞれの素子形成領域Ｒ１内には、半導体素子４４が形成されている。
さらに具体的には、図９に示すように、半導体ウェハ６は、円盤形状を有するシリコン基板４５により形成されており、その回路形成面６ａ全体には、ＳｉＯ２により形成されたシリコン酸化膜３５が形成されている。さらに、回路形成面６ａにおけるそれぞれの素子形成領域Ｒ１に相当する部分には、半導体素子４４が形成されている。半導体素子４４は、シリコン基板４５（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、回路形成面６ａ上に直接的に形成されたシリコン酸化膜３５（Ｏｘｉｄｅ）と、このシリコン酸化膜３５上に形成された金属膜（Ｍｅｔａｌ）とで構成されるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造トランジスタ等のデバイス群を含んでいる。さらに、半導体素子４４は、デバイス群を外部の電子装置と電気的に接続する為の接続端子４３（ボンディングパッドとも呼ぶ）も備えている。なお、それぞれの半導体素子４４の表面には、表面保護膜４６（例えば、ポリイミドにて形成される）が形成され、半導体素子４４の表面の保護が行われている。接続端子４３は表面保護膜３５で覆われず外部に露呈している。
このようにそれぞれの半導体素子４４が形成された半導体ウェハ６は、その形成状態に不良箇所がないかどうかを判断するために、それぞれの半導体素子４４の形成状態の検査が行われる（半導体素子検査工程、ステップＳ２）。なお、このような検査において不良であると判断された半導体素子４４に対しては、半導体ウェハ６におけるその位置情報を記憶すること等により、その後半導体素子４４として使用されることがないような必要な処置が採られる。
また、上記検査工程が完了した半導体ウェハ６が、その後行われるそれぞれの処理の際に回路形成面６ａが損傷を受けることがないように、回路形成面６ａに保護シート３０が粘着剤を介して剥離可能に貼着される。なお、この保護シート３０は、回路形成面６ａの全面を覆いかつ半導体ウェハ６の端部から外側にはみ出すことがないように半導体ウェハ６の外形形状と略同じ形状に整形したものが用いられる。このような形状の保護シート３０が用いられることにより、その後の処理、例えばプラズマ処理において、半導体ウェハ６からはみ出した保護シート３０がプラズマによって焼損するというダメージの発生を防止することができる。
次に、図７のステップＳ３において、半導体ウェハ６の厚みの薄化を行う研磨工程が行われる。具体的には、図８（Ｃ）に示すように、半導体ウェハ６の回路形成面６ａを図示下側として、保護シート３０を介して半導体ウェハ６を研磨装置の保持テーブル６２上に載置するとともに、その載置位置を保持させる。この状態において、半導体ウェハ６の回路形成面６ａの反対側の表面である被処理面６ｂ（第２の面）に対して、研削ホイール６１を用いて研磨が行われる。研削ホイール６１の図示下面には研削用砥石が固着されており、この砥石を半導体ウェハ６の被処理面６ｂに接触させながらその表面沿いに回転させることで、被処理面６ｂの研削が行われる。このような研磨処理により、半導体ウェハ６は１００μｍ以下程度の厚み、例えば、本第１実施形態では厚みが５０μｍとなるように薄化が行われる。
次に、このように薄化が行われた半導体ウェハ６の被処理面６ｂに、それぞれの半導体素子の分割位置、すなわち分割領域Ｒ２に合わせて分割用溝部６ｃを形成する（溝形成工程（ハーフカットダイシング）、ステップＳ４）。具体的には、図８（Ｄ）に示すように、保護シート３０を介して半導体ウェハ６をダイサーの保持テーブル７２上に載置するとともにその載置位置を保持させて、半導体ウェハ６の被処理面６ｂに対して、円盤型回転刃７１を用いて分割用溝部１ｃを形成する。半導体ウェハ６においては、それぞれの半導体素子４４が格子状に配列されており、それぞれの半導体素子４４、すなわちそれぞれの素子形成領域Ｒ１を個別に分割できるようにその分割位置、すなわち分割領域Ｒ２が格子状に定められている。円盤型回転刃７１を回転駆動させながら、半導体ウェハ６の被処理面６ｂに円盤型回転刃７１を接触させて上記分割位置に沿って直線的に移動させることで、当該分割位置に沿って格子状の分割用溝部６ｃを形成することができる。なお、このような円盤型回転刃７１としては、いわゆるダイサーを用いることができる。
ここで、このように形成された分割用溝部６ｃの拡大断面図を図１０に示す。図１０に示すように、分割用溝部６ｃはその底面が回路形成面６ａに到達しないようにその深さ寸法Ｈが決定されて形成されている（すなわち、ハーフカットが行われている）。このように形成することで、この分割用溝部６ｃの形成によりそれぞれの半導体素子４４が個片に分割されてしまうことが防止されている。ここで、「分割用溝部」とは、半導体ウェハ６の被処理面６ｂに形成された凹部であって、その底面が回路形成面６ａに到達していないもののことをいう。すなわち、このような凹部の底面が回路形成面６ａに到達（すなわち貫通）しているようなものは、本明細書においては分割用溝部６ｃとは言わない。
また、このような分割用溝部６ｃの深さ寸法Ｈは、最終的に形成されるそれぞれの半導体チップの厚さ寸法以上となるように決定される。本第１実施形態においては、薄化された半導体ウェハ６の厚さ寸法５０μｍに対して、分割用溝部６ｃの深さ寸法Ｈが２５μｍとされており、最終的に形成される半導体チップの厚さ寸法が２５μｍとなっている。また、この場合、分割用溝部６ｃの底面と回路形成面６ａとの間の距離寸法は、分割用溝部６ｃとしてその形状が保持できる最小限の距離寸法を考慮して、例えば５〜２５μｍの範囲で決定することができる。また、研磨工程（ステップＳ３）及び溝形成工程（ステップＳ４）のような機械的加工が施されることにより、図１０に示すように半導体ウェハ６の被処理面６ｂと分割用溝部６ｃの内表面の近傍には、付加された応力が残留するダメージ層６ｆが形成されることとなる。
次に、このように分割用溝部６ｃが形成された半導体ウェハ６に対して、プラズマエッチングを行う（プラズマエッチング工程、ステップＳ５）。本発明においては、半導体ウェハ６の表面にマスク層（あるいはレジスト層）を形成することなく、このプラズマエッチングが行われる。
ここで、このステップＳ５のプラズマエッチング工程において行われる詳細な手順を示すフローチャートを図１１に示し、さらに、当該手順を説明するための模式説明図を図１２（Ａ）、（Ｂ）、図１３（Ａ）、（Ｂ）、及び図１４（Ａ）、（Ｂ）に示し、これらの図面を主に参照しながら以下に説明を行う。
なお、プラズマ処理装置１０１における以降のそれぞれの動作の制御は、制御装置３３の記憶部９２内に保持されている動作プログラム８２に基づいて、プロセス制御部９１により各構成部が制御されることにより行われる。
まず、図１１のフローチャートのステップＳ１１において、図１６に示すように、分割用溝部６ｃが形成された半導体ウェハ６が処理室２内に搬入される。この搬入動作に際しては、上部電極４を電極昇降装置２４によって上昇させた状態で、アーム２７ａを操作して、吸着ヘッド２７にマスクを介して保持された半導体ウェハ６を開口部１ｂから処理室２内に搬入し、半導体ウェハ６を下部電極３上に保護シート３０を介して載置する。
次に、真空吸着ポンプ１２を駆動してそれぞれの吸着孔３ｅから真空吸引し、半導体ウェハ６の真空吸着をＯＮ状態にするとともに、静電吸着用ＤＣ電源部１８をＯＮ状態にする（ステップＳ１２）。この真空吸着により、処理室内２において保護シート３０を下部電極３の保持面３ｇに密着させた状態で、半導体ウェハ６を下部電極３によって保持する。
この後、図１７に示すように扉２５が閉じられ、電極昇降装置２４により上部電極４を下降させる（ステップＳ１３）。このとき、制御装置３３において、記憶部９２に保持されているそれぞれのプラズマ処理条件８１の中から、動作プログラム８２に基づいてプロセス制御部９１により異方性エッチング用のプラズマ処理条件８１Ａが選択されて取り出されるとともに、この異方性エッチング用のプラズマ処理条件８１Ａに含まれる電極間距離Ｄの条件に基づいて、上部電極４と下部電極３との間の電極間距離Ｄが例えば５〜５０ｍｍの範囲内の所定の条件に設定される。
次いで真空ポンプ８を作動させ、処理室２内の減圧を開始する（ステップＳ１４）。処理室２内が所定の真空度に到達したならば、上記選択された異方性エッチング用プラズマ処理条件８１Ａに基づいて、ガス流量調整部２１により選択されたガスが所定のガス組成かつ所定の流量に調整されて処理室２内に供給される（ステップＳ１５）。具体的には、異方性エッチング用プラズマ処理条件８１Ａに基づいて、第１の開閉バルブ２２Ａが開放されて、第１のガス供給部２０ＡからＳＦ６が第１の流量制御バルブ２３Ａによりその供給流量が調整されてガス混合部１９に供給されるとともに、第２の開閉バルブ部２２Ｂが開放されて、第２のガス供給部２０ＢからＯ２が第２の流量制御バルブ２３Ｂによりその供給流量が調整されてガス混合部１９に供給される。なお、このとき、第３の開閉バルブ２２Ｃは閉止された状態とされ、ＣＨＦ３の供給は行われない。また、ガス混合部１９において、ＳＦ６とＯ２とが１０：２のガス組成となるように混合されて、処理室２内に供給される。
そしてガス供給過程において、処理室２内の圧力を圧力センサ２８により検出してプラズマ処理条件８１Ａの中の圧力条件（例えば、１００Ｐａ）と比較し、当該検出された圧力が当該圧力条件に示す圧力に到達したことを確認する。すなわち、下部電極３と上部電極４との電極間距離Ｄ、処理室２に供給されるガス組成、ならびに処理室２内の圧力が、異方性エッチング用プラズマ処理条件８１Ａに基づいて設定される。
そして上記条件設定が完了した後、プラズマ処理条件８１Ａの高周波の周波数（例えば、６０ＭＨｚ）及び出力条件に基づいて、高周波電源部１８を駆動して上部電極４と下部電極３との間に、当該条件に合致する高周波電圧を印加し、プラズマ放電を開始する（ステップＳ１６）。これにより、上部電極４と下部電極３との間の放電空間において、供給された混合ガスをプラズマ状態に移行させる。このプラズマ発生により、当該プラズマ中のイオンが被処理面６ｂ側から半導体ウェハ６に照射される。このイオンの照射により、半導体ウェハ６の主材質であるシリコン（すなわちシリコン基板４５）がエッチングされる。
これとともに、プラズマによって上部電極４と下部電極３との間の放電空間には直流印加回路３２が形成される（図３（Ａ）及び（Ｂ）参照）。これにより、下部電極３と半導体ウェハ６との間には静電吸着力が発生し、半導体ウェハ６は下部電極３に静電吸着力により保持される。このため保護シート３０は下部電極３の保持面３ｇに良好に密着し、半導体ウェハ６はプラズマ処理過程において安定して保持されるとともに、下部電極３に備えられた冷却機能によって保護シート３０が良好に冷却され、プラズマ放電によって発生する熱によるダメージが防止される。
また、この異方性エッチングによるプラズマダイシング処理（第２の角部除去工程及び絶縁膜露呈工程）においては、半導体ウェハ６の被処理面６ｂの全体に対してプラズマエッチングが施されることとなり、これにより、半導体ウェハ６の被処理面６ｂにおける表面と、それぞれの分割用溝部６ｃの内側表面とに対するエッチングが行われる。このようなエッチングが行われることにより、図１２（Ｂ）に示すように、それぞれの分割用溝部６ｃが除去され、半導体ウェハ６におけるそれぞれの素子形成領域Ｒ１が、シリコン酸化膜３５を除いて個別に分割された状態とされる。ここで「分割用溝部６ｃが除去される」とは、分割用溝部６ｃの底面に対してエッチングが施されることで当該底面が回路形成面６ａに近づけられ、最終的に当該底面が回路形成面６ａに合致されることで、半導体ウェハ６において分割領域Ｒ２に沿って、被処理面６ｂと回路形成面６ａとが貫通された状態とされることである。
また、このようなプラズマエッチングは、プラズマ処理条件８１Ａに基づいて異方性エッチングの特性でもって行われるため、半導体ウェハ６の厚み方向にそのエッチング特性が大きくなり、それぞれの分割用溝部６ｃの底面に対するエッチングを効率的に行うことができる。
また、ステップＳ１７において、この分割用溝部６ｃの底部であるエッチング底部がエッチングにより除去されて、当該底部よりシリコン酸化膜３５の表面が露呈（すなわち絶縁膜の表面が露呈）するまで、例えば、処理時間計測部９５により計測された時間が、プラズマ処理条件８１Ａに含まれるシリコン酸化膜３５を露呈させるまでに要する処理時間の条件に到達するまで、ステップＳ６のプラズマダイシング処理（絶縁膜露呈工程）が行われる。このように分割用溝部６ｃにおいてシリコン酸化膜３５が露呈された状態とされる、すなわち分割用溝部６ｃ自体が除去されることで、シリコン基板４５において、分割領域Ｒ２に相当する部分が除去される。
また、プラズマエッチングが行われることにより、図１２（Ｂ）に示すように、被処理面６ｂとともに分割用溝部６ｃの内側表面もエッチングされることとなるが、従来のプラズマエッチングのように被処理面６ｂにマスク層が配置されていないため、分割用溝部６ｃの入り口端部の角部（エッジ部）も同様にエッチングが施されることとなる。その結果、当該角部が除去されて、それぞれの素子形成領域Ｒ１における被処理面６ｂの角部や稜線が除去されて、当該除去されたそれぞれの位置に湾曲凸面部の一例であるＲ（アール）部４０ｂが形成されることとなる（すなわち、第２の面側における角部の除去、第２の角部除去工程）。なお、分割用溝部６ｃに対するプラズマエッチングにより、半導体ウェハ６の厚み方向を主としてエッチングが行われるが、そのエッチング特性により半導体ウェハ６の表面沿いの方向にも僅かにエッチングが行われることとなる。このようなエッチング特性は、それぞれのＲ部４０ｂの形成に寄与することとなるが、分割用溝部６ｃの幅寸法が当該エッチングにより拡大されることを考慮して、予め分割用溝部６ｃの幅寸法を決定しておくことが望ましい。
また、半導体ウェハ６の被処理面６ｂとそれぞれの分割用溝部６ｃの内側表面に対して、プラズマエッチングが施されることで、上記機械的加工により生じたダメージ層６ｆを除去することができる。
ステップＳ１７において、当該所定時間に到達したものと判断された場合には、ステップＳ１８において、ノッチ形成を行うためのプラズマダイシング処理（すなわち、ノッチ形成工程あるいは第１の角部除去工程）として、同じ条件下での異方性エッチングによるプラズマダイシング処理がそのまま継続して行われる。これにより、プラズマ中より除去された分割領域Ｒ２の底部に向けて照射されたイオンの正電荷が、上記露呈されたシリコン酸化膜３５を帯電させ、その結果、次に分割領域Ｒ２内に入射してくるイオンの軌道が曲げられて、上記底部においてその幅方向に拡大されるように、分割されたシリコン基板４５のエッチングが行われる。その結果、図１３（Ａ）に示すように、分割領域Ｒ２の底部における両隅部分にノッチ４２が形成、すなわち、分割されたそれぞれのシリコン基板４５におけるシリコン酸化膜３５に接する部分の角部が除去されてＲ（アール）部４０ａが形成されることとなる。
なお、ステップＳ１９において、所定の大きさのノッチ４２やＲ部４０ａが形成されるまで、例えば、処理時間計測部９５により計測された時間が、プラズマ処理条件８１Ａに含まれる所定の大きさのノッチを形成するために必要な処理時間の条件に到達するまで、ステップＳ１８のノッチ形成のためのプラズマダイシング処理が行われる。
ステップＳ１９において、当該処理時間が到達したものと判断された場合には、異方性エッチングによるプラズマダイシング処理（ノッチ形成工程）を終了させるとともに、プロセス制御部９１により絶縁膜除去処理用のプラズマ処理条件８１Ｂが選択されて、当該条件に基づいて、ガス流量調整部２１により選択されたガスが所定のガス組成かつ所定の流量に調整されて処理室２内に供給される（ステップＳ２０）。具体的には、絶縁膜除去処理用プラズマ処理条件８１Ｂに基づいて、第３の開閉バルブ２２Ｃが開放されて、第３のガス供給部２０ＣからＣＨＦ３が第３の流量制御バルブ２３Ｃによりその供給流量が調整されてガス混合部１９に供給される。
そしてガス供給過程において、圧力センサ２８により検出される処理室２内の圧力がプラズマ処理条件８１Ｂの中の圧力条件（例えば、５０Ｐａ）に到達したことを確認する。なお、下部電極３と上部電極４との電極間距離Ｄはそのままの状態に保たれる。
その後、プラズマ処理条件８１Ｂの高周波の周波数（例えば、１３．５６ＭＨｚ）及び出力条件に基づいて、高周波電源部１８を駆動して上部電極４と下部電極３との間に、当該条件に合致する高周波電圧を印加し、プラズマ放電を開始することで、それぞれの分割領域Ｒ２において露呈された状態のシリコン酸化膜３５を除去するためのプラズマエッチングを開始する（ステップＳ２１、絶縁膜除去工程）。
このようなプラズマエッチングが行われることにより、図１３（Ｂ）に示すように、上記露呈されていたシリコン酸化膜３５、すなわち、分割領域Ｒ２に相当する部分におけるシリコン酸化膜３５に対して積極的にエッチングが行われて、当該部分におけるシリコン酸化膜３５が除去される。その結果、半導体ウェハ６において、分割領域Ｒ２に相当する部分が完全に除去されて、それぞれの素子形成領域Ｒ１が個片に分割され、半導体素子４４を含むそれぞれの半導体チップ４０が形成されることとなる。なお、このようなプラズマエッチングは、処理時間計測部９５により計測された時間が、プラズマ処理条件８１Ｂに含まれる処理時間に到達するまで行われる（ステップＳ２２）。
ステップＳ２２において、当該所定時間に到達したものと判断されると、この絶縁膜除去処理のためのプラズマエッチング処理、すなわち絶縁膜除去工程を終了する。当該処理終了の際には、混合ガスの供給や高周波電圧の印加が停止されることとなる。
その後、真空ポンプ８の作動を停止し（ステップＳ２３）、排気切換バルブ７を切り換えて大気開放を行う（ステップＳ２４）。これにより、処理室２内の圧力が大気圧に復帰する。そして真空吸着をＯＦＦ状態にするとともに、静電吸着用ＤＣ電源をＯＦＦにする（ステップＳ２５）。これにより、それぞれの半導体チップ４０の個片に分割され、かつ保護テープ３０に保持された状態の半導体ウェハ６の吸着保持が解除される。
さらにその後、プラズマ処理後の半導体ウェハ６の搬出が行われる（ステップＳ２６）。すなわち、吸着孔３ｅからＮ２ガスをブローしながら、吸着ヘッド２７によって半導体ウェハ６を吸着保持して処理室２の外へ搬出する。これにより、プラズマ処理装置１０１において、第２の角部除去工程及び絶縁膜露呈工程、ノッチ形成工程（第１の角部除去工程）、並びに絶縁膜除去工程の各工程を連続して行うプラズマエッチング処理が終了する。
そして、保護シート３０とともに搬出された半導体ウェハ６は、シート剥離工程（ダイボンディングシート貼付工程、ステップＳ６）に送られ、それぞれの半導体チップ４０の回路形成面６ａから、保護シート３０を剥離する。このシート剥離は、図１４（Ａ）及び（Ｂ）に示すように、保持用の粘着シートであるダイボンディングシート３７をそれぞれの半導体チップ４０の被処理面６ｂに貼り付けてそれぞれの半導体チップ４０をダイボンディングシート３７に保持させた後に行われる。これにより半導体チップの製造工程が完了する。
ここで、このように形成された半導体チップ４０の外観を示す模式斜視図（一部切り欠き断面あり）を図３１に示す。図３１に示すように、半導体チップ４０においては、その回路形成面６ａ側のそれぞれの端部（すなわち、四方向全ての端部）において、鋭利であった角部分（あるいは稜線）を除去（すなわち、第１の角部除去工程により除去）するように、湾曲凸面部であるＲ部４０ａを形成することができる。さらに、それぞれの半導体チップ４０において、その被処理面６ｂのそれぞれの端部（すなわち四方向全ての端部）において、鋭利であった角部分（あるいは稜線）を除去（すなわち、第２の角部除去工程により除去）するように、湾曲凸面部であるＲ部４０ｂを形成することができる。すなわち、半導体チップ４０において、全ての角部や稜線を除去することができる。これにより、製造された半導体チップ４０において、角部等の欠けによるチッピングの発生を抑制することができ、その抗折強度を向上させることができる。
また、このように形成される半導体チップ４０は、例えば、その幅寸法に対して、その厚み寸法が十分に小さいような薄型化された半導体チップであり、このような半導体チップ４０の構造を具体的に述べると、半導体チップ４０は、略方形状かつ平坦な表面であり半導体素子４４が形成された第１の面（回路形成面）４０ｃと、この第１の面４０ｃの反対側に、当該第１の面４０ｃと平行に配置された略方形状かつ平坦な表面である第２の面４０ｄと、この第１の面４０ｃ及び第２の面４０ｄの周囲に配置され、第１の面４０ｃの端部と第２の面４０ｄの端部とを接続する接続面４０ｅとを備えている。さらにこの半導体チップ４０においては、第１の面４０ｃ及び第２の面４０ｄのそれぞれの端部に稜線が形成されることが無いように、接続面４０ｅに上記湾曲凸面部であるそれぞれのＲ部４０ａ及び４０ｂが含まれて構成されている。従って、製造された半導体ウェハ４０において、従来の製造方法により稜線が位置されていた部分を、湾曲凸面部にて構成することができ、その抗折強度を向上させることができる形状とすることができる。なお、上述のように半導体チップ４０において、その厚み寸法が幅寸法に対して十分に小さいことを考慮すれば、接続面４０ｅを全て湾曲凸面部にて形成することも可能である。
また、半導体ウェハ６の被処理面６ｂに、従来のようにマスク層が配置されるのではなく、分割用溝部６ｃを形成した状態でプラズマエッチングが行われるため、それぞれの素子形成領域Ｒ１の四隅部分にＲ部を形成することができ、形成される半導体チップ４０の形状をさらに滑らかな形状とすることができ好適である。なお、このように形成される半導体チップ４０においては、例えば、分割領域Ｒ２の幅寸法が５〜２０μｍ程度であり、除去される角部の幅寸法、すなわちＲ部４０ａ及び４０ｂの径寸法が０．５〜２０μｍ程度であり、さらに除去されるシリコン酸化膜３５の幅寸法が５０μｍ以下程度となっている。ただし、「Ｒ部」、すなわち「湾曲凸面部」の曲率が限りなく小さくなれば、当該湾曲凸面部は限りなく面取り部（傾斜平面部あるいはテーパ部）に近い形状となるが、僅かでも湾曲された凸面部である限り、このような面取り部は本実施形態の湾曲凸面部に含まれるものである。
なお、上記説明においては、半導体チップ４０の角部分にノッチ形成によりＲ部４０ａが形成されるような場合について説明したが、本第１実施形態の半導体チップの製造方法はこのような場合のみに限定されるものではなく、当該角部分に鋭利な部分が除去された面取り部が形成されるような場合であってもよい。このように面取り部が形成される場合であっても、チッピングの発生を抑制することは可能だからである。
また、上記説明においては、半導体ウェハ６の主部がシリコンにより形成されたシリコン基板４５であるような場合について説明したが、このような場合に代えて、ＧａＡｓ系の材料により半導体ウェハが形成されているような場合であっても、本第１実施形態によるノッチ形成を同様に行うことができ、同様な効果を得ることができる。ただし、シリコン材料をエッチングするフッ素系のガス（ＳＦ６、ＣＦ４）に代えて、塩素系ガスが主体となったガスをプラズマ処理用ガスとして用いることが好ましい。なお、このようにＧａＡｓ系の材料が用いられるような場合であっても、絶縁膜としてはシリコン酸化膜を用いることができる。
上記第１実施形態によれば、以下のような種々の効果を得ることができる。
半導体ウェハ６として、その回路形成面６ａにおける分割領域Ｒ２に相当する部分に、絶縁膜としてシリコン酸化膜３５を配置した半導体ウェハを用い、被処理面６ｂよりプラズマダイシング処理を施すことにより、形成される半導体チップ４０の角部分にＲ部４０ａを形成することができ、抗折強度を高めることができる半導体チップの製造を実現することができる。
具体的には、分割領域Ｒ２に合わせて分割用溝部６ｃが形成された半導体ウェハ６に対して、当該分割用溝部６ｃの内側表面を含む被処理面６ｂ全体に対してプラズマエッチングを施すことにより、エッチングの進行により分割用溝部６ｃ自体を除去してエッチング底部よりシリコン酸化膜３５を露呈させる。それとともに、分割用溝部６ｃの入り口端部に形成されていた角部に対してもエッチングを行って、当該角部の除去を行い、Ｒ部４０ｂを形成することができる。その後シリコン酸化膜３５が露呈された状態にて、プラズマダイシング処理を継続することで、上記露呈されたシリコン酸化膜３５にプラズマ中のイオンによる正電荷を帯電させることができ、このような帯電により、照射されるイオンの軌跡を曲げて、シリコン酸化膜３５に接する半導体チップ４０の角部を除去してＲ部４０ａの形成を行うことができる。
このように半導体チップ４０において、回路形成面６ａ側にＲ部４０ａ、被処理面６ｂ側にＲ部４０ｂが形成されることにより、製造された半導体チップ４０におけるチッピングの発生を抑制することができ、その抗折強度が向上された半導体チップを製造することができる。
従って、プラズマダイシング処理により分割された半導体チップ４０において、全ての稜線が除去することができ、本来稜線や角部が位置されていた部分に滑らかな湾曲凸面部を形成することができ、抗折強度が向上させることができる。
また、上記露呈されたシリコン酸化膜３５は、例えばガスの種類を切り換えてプラズマエッチングを施すことで、当該シリコン酸化膜３５を積極的にエッチングすることができ、その除去を確実に行うことができる。従って、従来のプラズマダイシング処理が施される半導体ウェハ５０１においては、分割領域Ｒ２に相当する部分に形成されていないシリコン酸化膜３５を、本第１実施形態にように分割領域Ｒ２に相当する部分に形成するような場合であって、ガスの種類を切り換えてプラズマエッチング処理を施すことで、当該シリコン酸化膜３５の除去を行うことができ、半導体ウェハ６をそれぞれの半導体チップ４０の個片に確実に分割することができる。
また、それぞれの半導体チップ４０において、被処理面６ｂにマスク層が配置されない状態にて、プラズマエッチングが施されることにより、例えば分割用溝部６ｃの形成等により被処理面６ｂに生じているダメージ層６ｆを当該エッチングにより除去することができ、半導体チップの製造工程の効率化を図ることができる。
（第２実施形態）
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の第２の実施形態にかかる半導体チップの製造方法について、図１８、図１９（Ａ）、（Ｂ）、図２０（Ａ）、（Ｂ）、及び図２１（Ａ）、（Ｂ）に示す模式説明図を用いて以下に説明する。
本第２実施形態の半導体チップの製造方法は、上記第１実施形態の半導体ウェハ６にように、分割領域Ｒ２に相当する部分に形成される絶縁膜として、シリコン酸化膜３５を用いるのではなく、当該絶縁膜としてポリイミド（ＰＩ）膜を用いる点において、上記第１実施形態とは異なっている。以下、この異なる点についてのみ説明を行う。なお、本第２実施形態の半導体チップの製造方法においても、上記第１実施形態において用いられたプラズマ処理装置１０１が用いられる点については同様であるため、装置に関する説明については省略するものとする。また、本第２実施形態の半導体チップの製造方法の手順を示すフローチャートは、上記第１実施形態にて用いたフローチャートと同様であるため、その説明は省略するものとする。
まず、図１８に示すように、半導体ウェハ１０６の回路形成面１０６ａにおいて、それぞれの素子形成領域Ｒ１に相当する部分には、半導体素子１４４が形成されている。半導体素子１４４は、シリコン基板４５（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、回路形成面１０６ａ上に直接的に形成されたシリコン酸化膜１３５（Ｏｘｉｄｅ）と、このシリコン酸化膜１３５上に形成された金属膜（Ｍｅｔａｌ）とで構成されるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造トランジスタ等のデバイス群を含んでいる。さらに、半導体素子１４４は、デバイス群を外部の電子装置と電気的に接続する為の接続端子１４３（ボンディングパッドとも呼ぶ）も備えている。分割領域Ｒ２に相当する部分においては、上記第１実施形態の場合とは異なりシリコン酸化膜１３５は形成されていない。
また、図１８に示すように、半導体ウェハ１０６の回路形成面１０６ａにおいては、上記形成されているそれぞれの半導体素子１４４を覆うように表面保護膜としてポリイミド膜１４６が形成されている。このポリイミド膜１４６は、回路形成面１０６ａに形成されたそれぞれの半導体素子１４４を保護する機能を有しており、回路形成面１０６ａにおいて、分割領域Ｒ２に相当する部分をも覆うように形成されて配置されている。なお、それぞれの半導体素子１４４において、それぞれの接続端子１４３の表面は、ポリイミド膜１４６にその全面が覆われることなく、電気的な接続のために露出されている。また、半導体ウェハ１０６本体は、シリコン基板４５にて形成されている点においては、上記第１実施形態と同様である。
このような半導体ウェハ１０６に対して、その回路形成面１０６ａ全体を保護するように保護シート３０を貼着する。その後、研磨工程の実施による薄型化を行い、さらに、溝形成工程の実施により分割領域Ｒ２に相当する部分に分割用溝部の１０６ｃの形成を行う。これにより、図１９（Ａ）に示すように、被処理面１０６ｂに分割用溝部１０６ｃが形成された半導体ウェハ１０６が形成されることとなる。
次に、このように分割用溝部１０６ｃが形成された半導体ウェハ１０６に対して、プラズマ処理装置１０１を用いてプラズマ処理を施す。
具体的には、まず、半導体ウェハ１０６の被処理面１０６ｂより、異方性エッチングでもってプラズマダイシング処理を施して、分割領域Ｒ２に相当する部分に形成されたそれぞれの分割用溝部１０６ｃのエッチングによる除去を行う。これにより、図１９（Ｂ）に示すように、それぞれの分割領域Ｒ２に相当する部分におけるシリコン基板４５が除去されて、エッチング底部よりポリイミド膜１４６が露呈されることとなる（絶縁膜露呈工程、図１１のステップＳ１６）。また、それとともに、分割用溝部１０６ｃの入り口端部の角部がエッチングにより除去されて、Ｒ部１４０ｂが形成されることとなる（第２の角部除去工程）。
また、このように絶縁膜であるポリイミド膜１４６が露呈されると、プラズマ中のイオンの正電荷により当該露呈されたポリイミド膜１４６が帯電され、照射されるイオンの軌跡が曲げられることとなる。その結果、図２０（Ａ）に示すように、分割領域Ｒ２の隅部分においてノッチ１４２の形成が行われ、分割されたシリコン基板４５において、ポリイミド膜１４６に接する角部にＲ部１４０ａが形成される（ノッチ形成工程、図１１のステップＳ１８）。所定の大きさのＲ部１４０ａが形成されると、この異方性エッチングによるプラズマダイシング処理を終了する。
次に、分割領域Ｒ２において露呈されたポリイミド膜１４６の除去、すなわち絶縁膜除去工程を開始する（図１１のステップＳ２１）。ただし、本第２実施形態の半導体ウェハ１０６においては、絶縁膜としてポリイミド膜１４６が用いられていることより、このポリイミド膜１４６を積極的にプラズマエッチング可能とするエッチング用ガスが用いられる。このようなエッチング用ガスとしては、例えば、酸素を含むガスが用いられる。なお、プラズマ処理装置１０１においては、このようにそれぞれの処理において用いられる種類のガスが、それぞれのガス供給部２０Ａ、２０Ｂ、及び２０Ｃに収容されている。このように絶縁膜除去工程が行われることにより、図２０（Ｂ）に示すように、分割領域Ｒ２に相当する部分において上記露呈されたポリイミド膜１４６が除去される。その結果、半導体ウェハ１０６は、それぞれの素子形成領域Ｒ１の個片に分割され、半導体チップ１４０の個片が形成されることとなる。
その後、図２１（Ａ）及び（Ｂ）に示すように、被処理面１０６ｂにダイボンディングシート３７を貼り付けるとともに、回路形成面１０６ａより保護シート３０を剥離する。これにより半導体チップ１４０の製造工程が完了する。
このように、半導体ウェハ１０６において、表面保護膜であるポリイミド膜１４６を、分割領域Ｒ２に配置された絶縁膜として用いるような場合であっても、プラズマダイシング処理の際に、上記第１実施形態と同様に被処理面１０６ｂ側の端部にＲ部１４０ｂを形成することができるとともに、その後、ノッチ形成を行い、回路形成面１０６ａ側の端部にＲ部１４０ａを形成することができる。従って、全ての稜線が除去され、滑らかな湾曲凸面部により形成され角部分を有する半導体チップ１４０を形成することができ、抗折強度を向上させることができる半導体チップを製造することができる。
（第２実施形態の変形例）
上述においては、表面保護膜として形成されるポリイミド膜１４６を分割領域Ｒ２に配置される絶縁膜として用いるような場合について説明したが、本第２実施形態はこのような場合についてのみに限定されるものではない。このような場合に代えて、例えば、表面保護膜として窒化シリコン（Ｓｉ３Ｎ４）により形成された窒化シリコン膜が用いられるような場合であってもよい。このように窒化シリコン膜が用いられる場合について、本第２実施形態の変形例にかかる半導体チップの製造方法として以下に説明する。また、当該説明にあたって、半導体チップの製造方法に手順を示すフローチャートを図２２に示すとともに、ノッチ形成工程及び窒化シリコン膜（絶縁膜）の除去工程が同時に行われている状態を示す模式説明図を図２３に示す。
まず、図２２のフローチャートに示すように、ステップＳ３１における分割用溝部が形成された半導体ウェハ２０６の搬入から、ステップＳ３７における第２の角部除去工程及び絶縁膜露呈工程の完了までは、図１１の上記第１実施形態の手順と同様である。その後、ステップＳ３８において、露呈された窒化シリコン膜２４６が異方性エッチングにより除去されることとなるが、この窒化シリコン膜２４６をエッチングするためのガスは、シリコン基板１４５をエッチングするためのガスである六フッ化硫黄ガス（ＳＦ６）と同じガスが用いられる。そのため、このような窒化シリコン膜２４６が上記絶縁膜として形成された半導体ウェハ２０６に対するプラズマダイシング処理状態を示す図２３の模式説明図において、ＳＦ６を用いて分割領域Ｒ２に相当する部分のシリコン基板２４５をエッチングして、形成された溝部２０６ｃの底部より窒化シリコン膜２４６を露呈させると、当該露呈された窒化シリコン膜２４６に対して正電荷を帯電させて、入射されるイオンの軌道を曲げることでノッチ形成を行いながら、それと同時に当該露呈された窒化シリコン膜２４６に対してエッチングが施されることとなる。その結果、ノッチ形成のための異方性エッチングによるプラズマダイシング処理を施すことで、上記露呈された窒化シリコン膜２４６の除去を行うことができる（ノッチ形成及び絶縁膜除去工程）。
このように、ノッチ形成による半導体チップ２４０へのＲ部２４０ａの形成と、露呈された窒化シリコン膜２４６の除去とを同時的に行うためには、所望のノッチを形成するために必要なプラズマ処理時間を考慮して、窒化シリコン膜２４６に形成厚さを決定することが好ましい。
なお、図２２のフローチャートにおいては、ステップＳ４０からＳ４３の所定の手順にてプラズマダイシング処理が完了し、それぞれの半導体チップ２４０が形成される。
（第３実施形態）
次に、本発明の第３の実施形態にかかる半導体チップの製造方法について、図２４に示す手順のフローチャートと、図２５、図２６（Ａ）〜（Ｃ）、及び図２７（Ａ）、（Ｂ）に示す模式説明図を用いて以下に説明する。本第３実施形態の半導体チップの製造方法においては、上記第１実施形態及び上記第２実施形態とは異なり、絶縁性を有する保護シートを、分割領域Ｒ２に配置される絶縁膜として用いて、ノッチ形成等を行うものである。なお、以降においては、この異なる点についてのみ説明を行うものとする。また、本第３実施形態に半導体チップの製造方法は、上記第１実施形態において用いられたプラズマ処理装置１０１において行うことができる。従って、プラズマ処理装置１０１の構成等の説明については省略するものとする。
図２５に示すように、半導体ウェハ３０６の回路形成面３０６ａにおいては、それぞれの素子形成領域Ｒ１内に半導体素子３４４が形成されている。半導体素子３４４は、シリコン基板４５と、回路形成面３０６ａ上に直接的に形成されたシリコン酸化膜３３５）と、このシリコン酸化膜３３５上に形成された金属膜とで構成されるＭＯＳ構造トランジスタ等のデバイス群を含んでいる。さらに、半導体素子３４４は、デバイス群を外部の電子装置と電気的に接続する為の接続端子３４３も備えている。また、半導体素子３４４の表面は表面保護膜３４６により覆われている。接続端子３４３は表面保護膜３３５で覆われず外部に露呈している。また、分割領域Ｒ２に相当する部分には、シリコン酸化膜３３５及び表面保護膜３４６は形成されていない。
まず、このような半導体ウェハ３０６の回路形成面３０６ａに保護シートを貼着させて当該表面の保護を行うが、本第３実施形態においては、このような保護シートとして、電気的絶縁性を有する絶縁性保護シート３３０を用いる。また、このような絶縁性保護シート３３０が、分割領域Ｒ２において配置される絶縁膜の一例となっている。
その後、半導体ウェハ３０６に対して研磨工程を施して薄型化を図り、さらにその後、溝形成工程を施すことにより、被処理面３０６ｂにおける分割領域Ｒ２に合致させるように分割用溝部３０６ｃを形成する。このように分割用溝部３０６ｃが形成された状態の半導体ウェハ３０６が図２６（Ａ）に示す状態の半導体ウェハである。
次に、このように分割用溝部３０６ｃが形成された半導体ウェハ３０６に対して、プラズマ処理装置１０１を用いてプラズマ処理を行う。具体的には、図２４に示すステップＳ５１からＳ５５までの所定の手順を行い、その後、図２６（Ｂ）に示すように、異方性エッチングによるプラズマダイシング処理を行って、分割領域Ｒ２に相当する部分の除去、すなわち分割用溝部３０６ｃの除去を行うとともに、分割用溝部３０６ｃの入り口端部の角部の除去を行い、Ｒ部３４０ｂの形成を行う（図２４のステップＳ５６、Ｓ５７、第２の角部除去工程及び保護シート露呈工程）。これにより、半導体ウェハ３０６は、それぞれの素子形成領域Ｒ１の個片へと分割され、それぞれの半導体チップ３４０の個片が形成されることとなる。
また、このように分割領域Ｒ２に相当する部分の除去が行われると、分割領域Ｒ２において、絶縁性保護シート３３０の表面が露呈される（すなわち絶縁膜が露呈される）こととなる。このように絶縁性保護シート３３０が露呈されると、プラズマ中のイオンの正電荷が、当該露呈された絶縁性保護シート３３０に蓄積され、続いて入射されるイオンの軌跡が曲げられて、図２６（Ｃ）に示すように、それぞれの半導体チップ３４０における図示下方側の角部分にノッチ３４２が形成される、すなわちＲ部３４０ａが形成される。所望の大きさのＲ部３４０ａが形成される（図２４のステップＳ５８、Ｓ５９、ノッチ形成工程あるいは第１の角部除去工程）と、異方性エッチングによるプラズマダイシング処理を終了する。
その後、ステップＳ６０〜Ｓ６３の所定の手順が行われることで、プラズマダイシングによる半導体チップ３４０の分割処理が完了する。
さらに、図２７（Ａ）及び（Ｂ）に示すように、半導体ウェハ３０６の被処理面３０６ｂにダイボンディングシート３７を貼り付けるとともに、回路形成面３０６ａから絶縁性保護シート３３０を剥離する。これにより、回路形成面３０６ａの角部分にＲ部３４０ａが形成され、被処理面３０６ｂの角部分にＲ部３４０ｂが形成されたそれぞれの半導体チップ３４０が製造されることとなる。
このようにノッチ形成を行うために、分割領域Ｒ２に配置される絶縁膜として、絶縁性保護シート３３０が用いられるような場合であっても、製造されるそれぞれの半導体チップ３４０にＲ部３４０ａを形成することができ、抗折強度が向上された半導体チップを製造することができる。
また、上記絶縁膜として、半導体ウェハ３０６より自由に貼着及び剥離を行うことができる絶縁性保護シート３３０を用いることで、当該絶縁膜を除去するためのプラズマエッチング処理を行う必要を無くすことができ、効率化された半導体チップの製造方法を提供することができる。
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
本発明の半導体チップの製造方法により製造された半導体チップは、全ての稜線が除去されるように、当該稜線の形成位置に相当する部分に湾曲凸面部が形成されていることにより、その抗折強度を向上させることができる。従って、例えば、個人認証用カードなどの半導体チップを内蔵するＩＣカード等に用いることが特に有効である。このようなＩＣカードは、携帯されることが多く、内部に保持されている情報に重要なものが多いという特徴を有しており、曲げに対する強度が向上された本発明の半導体チップを用いることで、その信頼性を向上させることができるからである。
本発明の第１実施形態にかかるプラズマ処理装置の構成を示す模式構成図である。 図１のプラズマ処理装置の下部電極の部分拡大断面図である。 図１のプラズマ処理装置の模式構成図であって、（Ａ）は静電吸着用電源部の駆動により下部電極の表面に負電荷が蓄積された状態を示す模式構成図であって、（Ｂ）は高周波電源部の駆動により処理室内にプラズマが発生された状態を示す模式構成図である。 図１のプラズマ発生装置の制御系の構成を示す制御ブロック図である。 上記第１実施形態において用いられるプラズマダイシング処理方法の原理の一部を説明するための模式説明図であって、エッチング底部より絶縁膜が露呈されていない状態を示す図である。 上記第１実施形態において用いられるプラズマダイシング処理方法の原理の一部を説明するための模式説明図であって、エッチング底部より絶縁膜が露呈された状態にてノッチ形成が行われている状態を示す図である。 上記第１実施形態にかかる半導体チップの製造方法の手順を示すフローチャートである。 図７の半導体チップの製造方法を説明するための模式説明図であって、（Ａ）は半導体ウェハに回路形成部及び外部接続用電極が形成された状態の図であり、（Ｂ）は半導体ウェハの回路形成面に保護シートが貼着された状態の図であり、（Ｃ）は半導体ウェハの薄化のための研磨工程が行われている状態の図であり、（Ｄ）は半導体ウェハの被処理面に分割用溝部が形成されている状態の図である。 上記第１実施形態の半導体ウェハの部分拡大模式断面図である。 上記半導体ウェハに形成された分割用溝部の部分拡大模式断面図である。 上記第１実施形態にかかる半導体ウェハの分割方法（プラズマダイシング）の手順を示すフローチャートである。 上記第１実施形態にかかる半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）は分割用溝部が形成された状態の図であり、（Ｂ）は被処理面側にＲ部を形成しかつシリコン酸化膜を露呈させるためのプラズマエッチング処理が行われている状態の図である。 図１２に続く半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）はノッチ形成のためのプラズマエッチング処理が行われた状態の図であり、（Ｂ）はシリコン酸化膜の除去処理が行われた状態の図である。 図１３に続く半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）はそれぞれの半導体チップにおける被処理面にダイボンディングシートが貼着された状態の図であり、（Ｂ）は回路形成面より保護シートが剥離された状態の図である。 半導体ウェハに対するプラズマエッチング処理において用いられるプラズマ処理条件を示すデータテーブルである。 半導体ウェハの搬入が行われている状態のプラズマ処理装置の模式断面図である。 プラズマエッチング工程が行われている状態のプラズマ処理装置の模式断面図である。 本発明の第２実施形態にかかる半導体ウェハの部分拡大模式断面図である。 上記第２実施形態の半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）は分割用溝部が形成された状態の図であり、（Ｂ）は被処理面側にＲ部を形成しかつポリイミド膜を露呈させるためのプラズマエッチング処理が行われている状態の図である。 図１９に続く半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）はノッチ形成のためのプラズマエッチング処理が行われている状態の図であり、（Ｂ）はポリイミド膜の除去処理が行われた状態の図である。 図２０に続く半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）はそれぞれの半導体チップにおける被処理面にダイボンディングシートが貼着された状態の図であり、（Ｂ）は回路形成面より保護シートが剥離された状態の図である。 上記第２実施形態の変形例にかかる半導体ウェハの分割方法の手順を示すフローチャートである。 上記第２実施形態の変形例にかかる半導体チップの製造方法を示す半導体ウェハの模式断面図である。 本発明の第３実施形態にかかる半導体ウェハの分割方法の手順を示すフローチャートである。 上記第３実施形態にかかる半導体ウェハの部分拡大模式断面図である。 上記第３実施形態にかかる半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）は分割用溝部が形成された状態の図であり、（Ｂ）は被処理面側にＲ部を形成しかつ絶縁性保護シートを露呈させるためのプラズマエッチング処理が行われている状態の図であり、（Ｃ）はノッチ形成のためのプラズマエッチング処理が行われている状態の図である。 図２６に続く半導体チップの製造方法におけるそれぞれの工程を示す半導体ウェハの模式説明図であって、（Ａ）はそれぞれの半導体チップにおける被処理面にダイボンディングシートが貼着された状態の図であり、（Ｂ）は回路形成面より絶縁性保護シートが剥離された状態の図である。 従来の半導体チップの製造方法を示す半導体ウェハの模式説明図であって、（Ａ）は処理開始前の状態の図であり、（Ｂ）は分割領域を画定するマスクパターンが形成された状態の図であり、（Ｃ）はプラズマダイシング処理が行われている状態の図である。 図２８に続く従来の半導体チップの製造方法を示す半導体ウェハの模式説明図であって、（Ａ）はアッシング処理が行われた状態の図であり、（Ｂ）は回路形成面より保護シートが剥離された状態の図である。 従来の半導体ウェハのプラズマダイシング処理が行われた状態の半導体ウェハにおける分割領域付近の部分拡大模式図である。 上記第１実施形態の半導体チップの製造方法により形成された半導体チップの外観を示す模式斜視図（一部切り欠き断面図を含む）である。
符号の説明
１ 真空チャンバ
２ 処理室
３ 下部電極
４ 上部電極
５Ａ、５Ｂ、５Ｃ 絶縁部材
６ 半導体ウェハ
６ａ 回路形成面（あるいは第１の面）
６ｂ 被処理面（あるいは第２の面）
８ 真空ポンプ
１７ 高周波電源部
１８ 静電吸着用ＤＣ電源部
１９ ガス混合部
２０Ａ、２０Ｂ、２０Ｃ 第１〜第３のガス供給部
２１ ガス流量調整部
２２Ａ、２２Ｂ、２２Ｃ 第１〜第３の開閉バルブ
２３Ａ、２３Ｂ、２３Ｃ 第１〜第３の流量制御バルブ
２８ 圧力センサ
３０ 保護シート
３３ 制御装置
３５ シリコン酸化膜（絶縁膜）
３６ イオン
４０ 半導体チップ
４０ａ Ｒ部（回路形成面側）
４０ｂ Ｒ部（被処理面側）
４１ エッチング底部
４２ ノッチ
４３ 接続端子
４４ 半導体素子
８１ プラズマ処理条件
８２ 動作プログラム
９１ プロセス制御部
９２ 記憶部
９５ 処理時間計測部
１０１ プラズマ処理装置

Claims (19)

  1. 分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
    上記第１の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第１の面とは反対側の面である第２の面における上記分割領域に合わせて分割用溝部を形成し、
    当該半導体ウェハに対して上記第２の面よりプラズマエッチングを施して、当該第２の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第２の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
    プラズマ中のイオンにより当該露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において、上記絶縁膜に接する上記第１の面側におけるそれぞれの角部の除去を行い、
    その後、上記第２の面より上記露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法。
  2. 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項１に記載の半導体チップの製造方法。
  3. 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項１又は２に記載の半導体チップの製造方法。
  4. 上記半導体ウェハの上記第２の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
    上記研磨処理によって上記第２の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項１から３のいずれか１つに記載の半導体チップの製造方法。
  5. 上記半導体ウェハの上記第２の面に形成される上記分割用溝部は、ダイサーにより形成される請求項１から４のいずれか１つに記載の半導体チップの製造方法。
  6. 上記絶縁膜は、上記半導体ウェハの上記第１の面において酸化シリコン（ＳｉＯ２）により形成された膜である請求項１から５のいずれか１つに記載の半導体チップの製造方法。
  7. 上記絶縁膜は、上記半導体ウェハの上記第１の面において形成された上記それぞれの半導体素子の表面を保護するようにポリイミド（ＰＩ）により形成された表面保護膜である請求項１から５のいずれか１つに記載の半導体チップの製造方法。
  8. 分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
    上記第１の面における上記分割領域に絶縁膜が配置された上記半導体ウェハに対して、上記第１の面とは反対側の面である第２の面における上記分割領域に合わせて分割用溝部を形成し、
    当該半導体ウェハに対して上記第２の面よりプラズマエッチングを施して、当該第２の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第２の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁膜を露呈させ、
    プラズマ中のイオンにより上記露呈された絶縁膜上に電荷を帯電させた状態にて、上記プラズマエッチングを継続して行うことで、上記各々の素子形成領域において上記絶縁膜に接する上記第１の面側におけるそれぞれの角部の除去を行いながら、当該露呈された絶縁膜の除去を行い、上記各々の素子形成領域を個々の上記半導体チップに分割することを特徴とする半導体チップの製造方法。
  9. 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項８に記載の半導体チップの製造方法。
  10. 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項８又は９に記載の半導体チップの製造方法。
  11. 上記半導体ウェハの上記第２の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
    上記研磨処理によって上記第２の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項８から１０のいずれか１つに記載の半導体チップの製造方法。
  12. 上記半導体ウェハの上記第２の面に形成される上記分割用溝部は、ダイサーにより形成される請求項８から１１のいずれか１つに記載の半導体チップの製造方法。
  13. 上記絶縁膜は、上記半導体ウェハの上記第１の面において形成された上記それぞれの半導体素子の表面を保護するように窒化シリコン（Ｓｉ３Ｎ４）により形成された表面保護膜である請求項８から１２のいずれか１つに記載の半導体チップの製造方法。
  14. 分割領域により画定される複数の素子形成領域内に配置される半導体素子を、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
    上記半導体ウェハに対して、上記第１の面とは反対側の面である第２の面における上記分割領域に合わせて分割用溝部を形成し、
    上記第１の面に絶縁性を有する保護シートが貼り付けられた当該半導体ウェハに対して、上記第２の面よりプラズマエッチングを施して、当該第２の面全体及び上記分割用溝部の表面のエッチングを行うことにより、上記それぞれの素子形成領域において上記第２の面側のそれぞれの角部の除去を行うとともに、上記分割領域において上記分割用溝部を除去してエッチング底部より上記絶縁性保護シートを露呈させて、上記各々の素子形成領域を個々の半導体チップとして分割し、
    プラズマ中のイオンにより当該露呈された絶縁性保護シート上に電荷を帯電させた状態で、上記プラズマエッチングを継続して行うことで、当該それぞれの半導体チップにおいて上記絶縁性保護シートに接するそれぞれの角部の除去を行うことを特徴とする半導体チップの製造方法。
  15. 上記分割用溝部は、その深さ寸法が、最終的に個片に分割される上記それぞれの半導体素子の厚さ寸法以上となるように形成される請求項１４に記載の半導体チップの製造方法。
  16. 上記分割用溝部の形成によって当該分割用溝部の近傍に生じたダメージ層を、上記プラズマエッチングの実施により除去する請求項１４又は１５に記載の半導体チップの製造方法。
  17. 上記半導体ウェハの上記第２の面に対して研磨処理を行って、当該半導体ウェハの薄型化を行った後、上記分割用溝部の形成を行い、
    上記研磨処理によって上記第２の面近傍に生じたダメージ層を、上記プラズマエッチングにより除去する請求項１４から１６のいずれか１つに記載の半導体チップの製造方法。
  18. 上記半導体ウェハの上記第２の面に形成される上記分割用溝部は、ダイサーにより形成される請求項１４から１７のいずれか１つに記載の半導体チップの製造方法。
  19. 上記第２の面側における上記それぞれの角部の除去を行った後、上記半導体ウェハの上記第１の面より上記絶縁性保護シートを剥離して除去する請求項１４から１８のいずれか１つに記載の半導体チップの製造方法。
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