JP6512454B2 - 素子チップの製造方法 - Google Patents

素子チップの製造方法 Download PDF

Info

Publication number
JP6512454B2
JP6512454B2 JP2016236922A JP2016236922A JP6512454B2 JP 6512454 B2 JP6512454 B2 JP 6512454B2 JP 2016236922 A JP2016236922 A JP 2016236922A JP 2016236922 A JP2016236922 A JP 2016236922A JP 6512454 B2 JP6512454 B2 JP 6512454B2
Authority
JP
Japan
Prior art keywords
daf
die attach
attach film
etching
element chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016236922A
Other languages
English (en)
Other versions
JP2018093116A (ja
Inventor
尚吾 置田
尚吾 置田
篤史 針貝
篤史 針貝
功幸 松原
功幸 松原
伊藤　彰宏
彰宏 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2016236922A priority Critical patent/JP6512454B2/ja
Priority to US15/822,568 priority patent/US10297487B2/en
Publication of JP2018093116A publication Critical patent/JP2018093116A/ja
Application granted granted Critical
Publication of JP6512454B2 publication Critical patent/JP6512454B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32458—Vessel
    • H01J37/32477—Vessel characterised by the means for protecting vessels or internal parts, e.g. coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32733—Means for moving the material to be treated
    • H01J37/32743—Means for moving the material to be treated for introducing the material into processing chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

本発明は、素子チップの製造方法に関する。
半導体チップのような素子チップの製造方法には様々な種類があり、例えば、１枚の基板を個片化して複数の素子チップを製造する方法が知られている。個片化された素子チップは、配線フレームにボンディングされる。ボンディングのためには、ダイアタッチフィルム（ＤＡＦ）と称される接着フィルムが使用される。
ＤＡＦは素子チップに個片化される前の基板に貼り付けられて基板を保持する。その後、基板はＤＡＦに保持された状態で素子チップに個片化され、ＤＡＦは個片化により形成された複数の素子チップを保持する。そして、個々の素子チップを配線フレームにボンディングする際に、ＤＡＦがボンディング剤として使用される。ＤＡＦは、加熱されることで硬化する性質を有し、加熱してＤＡＦを硬化させることで素子チップを配線フレームにボンディングする。そのため、素子チップを配線フレームにボンディングする前にＤＡＦは、個々の素子チップ毎に分断される必要がある。ＤＡＦの分断には、例えば、ＤＡＦの素子チップと反対側の面に、あらかじめ伸長可能なダイシングテープを貼り付けておき、このダイシングテープを引っ張ることによりＤＡＦに対して機械的に張力を加え、ＤＡＦを引き延ばして分断するエキスパンド法が使用されている（特許文献１参照）。
特開２００４−２７３８９５号公報
特許文献１に開示されているようにエキスパンド法によってＤＡＦを分断する場合、ＤＡＦを引き裂く態様となるため、意図しない部分でＤＡＦが分断されるおそれがあり、さらに言えば、素子チップが損傷するおそれもある。
本発明は、素子チップの製造方法において、ダイアタッチフィルムの高精度の分断を可能にすることを課題とする。
本発明の素子チップの製造方法は、保護テープが貼り付けられた第１の面と、ダイアタッチフィルムが貼り付けられた第２の面とを有し、前記保護テープと前記ダイアタッチフィルムとによって互いに間隔をあけて保持されている複数の素子チップを準備し、前記素子チップの前記第１の面から前記保護テープを剥がし、前記第１の面の側から見て前記素子チップの間で前記ダイアタッチフィルムを露出させ、前記ダイアタッチフィルムに保持された複数の前記素子チップを酸素ラジカルとフッ素ラジカルを含むプラズマに曝し、前記素子チップの間に露出した前記ダイアタッチフィルムをエッチングすることを含む。
この方法によれば、露出した部分のＤＡＦのみが正確にエッチング除去されるため、エキスパンド法による分断と比べて、高精度の分断が可能である。また、エキスパンド法の場合、ダイシングテープを横方向に引っ張る際の張力によりＤＡＦの分断が行われるため、ＤＡＦに保持されている個々の素子チップに横方向に加わる力のばらつきや、ダイシングテープやＤＡＦの伸び方のばらつきや、個々の分断点や分断線において分断が開始される位置のばらつきや、個々の分断点や分断線に内在する応力のばらつき等により、ＤＡＦの分断が均等に行われない。そのため、ＤＡＦの分断後にダイシングテープ上に保持される個々の素子チップの向きや素子チップの間隔などにばらつきが生じ、個片化後の素子チップの整列性が悪くなる。整列性が悪いと、検査工程においてウエハレベルでの検査を行う際に、プローブを適切な位置に接触させることが困難となる。しかし、本発明によれば、整列性を損なうことなく、ＤＡＦを素子チップ毎に分断することが可能であることを新たに見出した。これにより、検査工程においてウエハレベルでの検査が可能となる。また、この方法によるＤＡＦの分断は、エキスパンド法によるＤＡＦの分断と比べて素子チップに対する負荷が少なく、素子チップの損傷を防止できる。また、本発明によれば、素子チップの間に露出するＤＡＦをプラズマによるエッチングで加工するために、ＤＡＦの切れ端が発生しない。
前記素子チップの製造方法は、前記複数の素子チップの準備において、前記素子チップの素子が形成された複数の素子領域と前記素子領域を画定する分割領域とを備える前記第１の面と、前記第１の面の反対側の前記第２の面とを有する基板を準備し、前記基板の前記第１の面の前記分割領域に、前記第２の面に達しない深さの溝を形成し、前記基板の前記第１の面に前記保護テープを貼り付けし、前記保護テープに複数の前記素子チップが互いに間隔をあけて保持されるように、前記基板の前記第２の面を、前記溝が露出するまで研削することによって、複数の前記素子チップに個片化し、前記保護テープに保持された複数の前記素子チップの前記第２の面に、前記ダイアタッチフィルムを貼りつけるとともに、前記ダイアタッチフィルムの前記素子チップと反対側の面を、フレームに支持された保持テープに貼り付けることを含んでもよい。
この方法によれば、１枚の基板から複数の素子チップを簡易な方法で形成できるため、上記のように保護テープおよびＤＡＦが貼り付けられた複数の素子チップを準備することが容易となる。また、素子チップの整列性が良く、ＤＡＦを素子チップと同じサイズに分断することが可能であり、さらに、分断の際にＤＡＦの切れ端も発生しにくいことから、後工程において素子チップをピックアップする際の位置認識精度や実装精度の向上が可能となる。
前記素子チップの製造方法は、前記保護テープを剥がして前記ダイアタッチフィルムを露出させた後、前記ダイアタッチフィルムに保持された複数の前記素子チップをＳＦ ６ を原料ガスとして供給しながら生成させたプラズマに曝し、前記分割領域に形成された前記溝の表面を等方エッチングすることを含んでもよい。

この方法によれば、分割領域に形成された溝部の表面、即ち素子チップの側面のダメージ層を除去し、抗折強度を向上できる。特に、分割領域に溝部を形成するときにメカニカルダイシングのように分割領域を直接削る場合、溝部の表面に削り痕などのダメージ層が生じるため、抗折強度の観点で悪影響を及ぼす。しかし、上記構成のように、ダメージ層を簡易な方法で除去できることでこの悪影響を抑制できる。
前記素子チップの製造方法は、前記分割領域に前記溝を形成する前に、前記基板の前記第１の面に、前記第１の面を被覆するマスクを形成することを含んでもよい。
この方法によれば、ダイアタッチフィルムをエッチングするとき、マスクがプラズマから素子チップを保護するため、素子チップの損傷を防止できる。特に、分割領域に溝部を形成する前にマスクを形成することで、溝部を形成するときの素子チップの損傷も防止できる。
前記素子チップの製造方法では、前記マスクの厚みが前記ダイアタッチフィルムの厚みよりも厚くてもよい。
この方法によれば、ダイアタッチフィルムをエッチングするときにマスクも共にエッチングされた場合でも、マスクがダイアタッチフィルムよりも厚いため、マスクが先に除去されることを防止できる。従って、マスクがプラズマから素子チップを確実に保護するため、ダイアタッチフィルムをエッチングする際に素子チップを確実にプラズマから保護できる。
本発明によれば、ダイアタッチフィルムをエッチングにより分断するため、素子チップの製造方法において、ダイアタッチフィルムの高精度の分断を可能となる。
本発明の実施形態に係る素子チップの製造方法の第１工程図。 本発明の実施形態に係る素子チップの製造方法の第２工程図。 本発明の実施形態に係る素子チップの製造方法の第３工程図。 本発明の実施形態に係る素子チップの製造方法の第４工程図。 本発明の実施形態に係る素子チップの製造方法の第５工程図。 本発明の実施形態に係る素子チップの製造方法の第６工程図。 本発明の実施形態に係る素子チップの製造方法の第７工程図。 本発明の実施形態に係る素子チップの製造方法の第８工程図。 本発明の実施形態に係る素子チップの製造方法の第９工程図。 本発明の実施形態に係るエッチング装置の模式的な断面図。 図２Ａの部分的な拡大図。 エッチング速度のＳＦ６流量比依存性を示す図。 エッチング速度のＩＣＰ電力依存性を示す図。 エッチング速度のバイアス電力依存性を示す図。 エッチング速度のＡｒ流量依存性を示す図。 エッチング速度の圧力依存性を示す図。 エッチング前の基板の断面の電子顕微鏡写真。 エッチング後の基板の断面の電子顕微鏡写真。
以下、添付図面を参照して本発明の実施形態を説明する。
図１Ａから図１Ｉは本発明の実施形態に係る半導体チップ（素子チップ）２の製造工程を示している。図１Ｉに示す最終工程を参照すると、製造された半導体チップ２は、半導体層４と、半導体層４上に形成された配線層６と、配線層６上に形成された電極であるバンプ８とを備える。配線層６上に形成された電極は、バンプ８に限らず、ＡｌやＣｕなどからなる電極パッドでもよい。本実施形態では、半導体層４はＳｉまたはＳｉ系材料からなり、配線層６はＳｉＯ２などの絶縁膜とＣｕなどの金属とからなる。ただし、半導体層４および配線層６の材質はこれらに限定されない。例えば、配線層６の絶縁膜の材質は、ＳｉＮ、ＳｉＯＣ、Ｌｏｗ−ｋ（低誘電率）材料、ＰＢＯ（ポリベンゾオキサゾール）、またはポリイミド等であってもよい。また、例えば、配線層６の金属の材質は、Ａｌ，Ａｌ合金、またはＷ等であってもよい。また、バンプ８に含まれる金属は特に限定されず、例えば、銅、銅と錫と銀との合金、銀と錫との合金、鉛と錫との合金、金、アルミニウム、またはアルミニウム合金等であってもよい。さらに、バンプ８の形状も特に限定されず、角柱、円柱、山型、またはボール型等であってもよく、その高さは、例えば、２０〜２００μｍである。バンプ８の配置および個数は、特に限定されず、目的に応じて適宜設定される。
図１Ａに示す第１工程（基板準備工程）では、半導体ウエハ（基板）１０を準備する。半導体ウエハ１０は、個片化されて半導体チップ２となるため、半導体チップ２と同じように、半導体層４と、半導体層４上に形成された配線層６と、配線層６上に形成された電極であるバンプ８とを備える。半導体ウエハ１０は、バンプ８が形成された複数の素子領域１２と、個々の素子領域１２の周囲に隣接する素子領域１２との間に設けられた分割領域１４とを備える。言い換えれば、分割領域１４によって個々の素子領域１２が画定されている。
図１Ｂに示す第２工程（マスクコーティング工程）では、半導体ウエハ１０の表面６ａにマスク（マスク）１６を形成する。マスク１６は、半導体用のレジスト（例えば、東京応化製ポジ型レジストＯＦＰＲ−８００や、ＡＺ製ポジ型レジストＧＸＲ−６０１）や、バンプめっき用レジスト（例えば、東京応化製ＰＭＥＲ−ＬＡ９００）や水溶性レジストを用いても良い。また、レジストコーティング以外にテープやフィルムを貼り付けても良い。また、基材層と粘着層の２層からなるテープを半導体ウエハ１０の表面６ａに貼り付け、その後、基材層を剥がして粘着層のみを半導体ウエハ１０の表面６ａにマスク１６として残すことで、所望の厚み（例えば、５〜３０μｍ）のマスク１６を形成してもよい。マスク１６のコーティング方法は特に限定されず、例えば、ＣＶＤ（chemical vapor deposition）法やプラズマＣＶＤ法、またはスパッタ法が使用されてもよい。
図１Ｃに示す第３工程（ハーフカット工程）では、分割領域１４に溝部１８が形成される。溝部１８は、半導体層４の一部と、配線層６と、マスク１６をレーザスクライビングやメカニカルダイシング等によって切削することで形成される。半導体ウエハ１０の表面６ａ側から見ると、溝部１８では半導体層４が露出している。このように配線層６を後述する第５工程（個片化工程）前に切断することで、第５工程における応力による半導体ウエハ１０の反りを低減できる。また、ハーフカット工程時にマスク１６によって表面６ａが覆われているため、ハーフカット時に発生する切削屑やレーザスクライブに伴う粉塵やデブリが、マスク１６に付着することとなり、デバイスへの異物の付着を防止できる。
図１Ｄに示す第４工程（保護工程）では、マスク１６の表面にＢＧ（バックグラインド）テープ（保護テープ）２０を貼り付ける。ＢＧテープ２０は、後述する第５工程で半導体ウエハ１０の裏面４ａを研削する際に、半導体ウエハ１０を保護する役割を果たす。なお、ＢＧテープ２０を剥がすときにマスク１６が剥がれることを防止できるため、ＢＧテープ２０は紫外線で粘着力が低下する性質を有することが好ましい。
図１Ｅに示す第５工程（個片化工程）では、研削装置２２により半導体ウエハ１０の裏面（第２の面）４Ａ側から半導体層４を研削する。半導体ウエハ１０は、裏面４ａ側から溝部１８が露出するまで研削されることよって所定の厚みに薄化されるとともに、複数の半導体チップ２に個片化される。
図１Ｆに示す第６工程（保持工程）では、ＢＧテープ２０が貼り付けられた複数の半導体チップ２の裏面４ａにＤＡＦ２４を貼りつけるとともに、ＤＡＦ２４の半導体チップ２への貼り付け面とは反対側の面を、ダイシングテープ（保持テープ）２６ａに貼り付ける。ダイシングテープ２６ａには、ハンドリング性の観点からフレーム２６ｂが周設されている。また、ＤＡＦ２４とダイシングテープ２６ａの貼り付けは、半導体チップ２へのＤＡＦ２４の貼り付けを行った後で、ＤＡＦ２４へのダイシングテープ２６ａの貼り付けを行ってもよいし、ダイシングテープ２６ａの粘着面にＤＡＦ２４があらかじめ貼り付けられたＤＡＦ一体型のダイシングテープを半導体チップ２に貼り付けてもよい。
図１Ｇに示す第７工程（剥離工程）では、ダイシングテープ２６ａの貼り付け後、半導体チップ２からＢＧテープ２０を剥離する。剥離された状態では、半導体チップ２の表面６ａ側から見てＤＡＦ２４が半導体チップ２間の溝部１８において露出している。
図１Ｈに示す第８工程（エッチング工程）では、ＤＡＦ２４をプラズマ処理によりエッチングする。
図２Ａは第８工程（エッチング工程）および第９工程（アッシング工程）で使用するプラズマ処理装置の一例であるエッチング装置５０を示す。即ち、エッチング装置５０を使用して、第８工程ではＤＡＦ２４をエッチングして切断し、第９工程ではアッシングを施す。
エッチング装置５０は、圧力調整可能な反応室Ｒを画定するチャンバ５２を備える。チャンバ５２では、出入口５２ａを介して搬送キャリア２６を反応室Ｒに収納することができる。ここで、搬送キャリア２６は、前述のダイシングテープ２６ａおよびフレーム２６ｂからなる。
図２Ａに示すように、エッチング装置５０のチャンバ５２の頂部を閉鎖する誘電体壁５４の上方には、上部電極としてのＩＣＰ（Inductive Coupled Plasma）コイル（誘導コイル）５６が配置されている。ＩＣＰコイル５６は第１の高周波電源部５８に電気的に接続されている。一方、チャンバ５２内の底部側には、前述のように半導体ウエハ１０を保持した搬送キャリア２６が載置されるステージ６０が配置されている。チャンバ５２のガス導入口５２ｃには第１のガス源（第１のガス供給機構）６２と第２のガス源（第２のガス供給機構）６４とアッシングガス源６６とが流体的に接続され、排気口５２ｂにはチャンバ５２内を真空排気するための真空ポンプを含む減圧機構６８が圧力調整弁７０を介して接続されている。
図２Ｂに示すように、ステージ６０は、静電チャック７４、およびその下方側に配置される電極部本体７６からなる電極部７２と、電極部本体７６の下方側に配置される基台部７８と、これらの外周を取り囲む外装部８０とを備える。また、ステージ６０には冷却装置８２が設けられている。
電極部７２の静電チャック７４は、薄いセラミックス、溶射セラミックス、又は、誘電材料からなるシートで構成されている。静電チャック７４の上面の中央部分には、半導体ウエハ１０を保持した搬送キャリア２６が載置される。また静電チャック７４の外周側部分には、後述するカバー１００が載置される。静電チャック７４には、双極型又は単極型である静電吸着用電極８４が上方側に内蔵され、単極型であるＲＦ（高周波）電極８６が下方側に内蔵されている。静電吸着用電極８４には直流電源８８が電気的に接続されている。静電吸着用電極８４は、搬送キャリア２６の中心部分からカバー１００の外周側下面に至る全体、もしくは、少なくともフレーム２６ｂの下側まで、に亘って配置されている。これにより、フレーム２６ｂおよびカバー１００、もしくは、少なくともフレーム２６ｂを静電吸着することができる。ＲＦ電極８６には第２の高周波電源部９０が電気的に接続されている。ＲＦ電極８６の外周縁部は、平面視で、搬送キャリア２６上に載置した半導体ウエハ１０よりも外周側で、後述するカバー１００の内周縁の内周側に位置している。これにより、発生させたプラズマで半導体ウエハ１０の全体をエッチングすることができると共に、シース領域がカバー１００にかかることがなく、熱によるダメージを軽減することができる。
電極部７２の電極部本体７６は、金属（例えば、アルミニウム合金）で構成されている。冷却部１６には、冷媒流路９２が形成されている。
冷却装置８２は、冷却部１６に形成される冷媒流路９２と、冷媒循環装置９４とで構成されている。冷媒循環装置９４は、冷媒流路９２に温調した冷媒を循環させ、冷却部１６を所望温度に維持する。本実施形態に於ける冷却装置８２では、ステージ６０の冷却、つまり搬送キャリア２６とカバー１００の双方の冷却ができるようになっている。これにより、プラズマ処理装置の小型化と、構造の簡素化が可能となる。
外装部８０はアースシールド材（導電性および耐エッチング性を有する金属）からなる。外装部８０により、電極部７２、冷却部１６、および基台部７８がプラズマから保護される。
搬送キャリア２６は、ダイシングテープ２６ａの半導体ウエハ１０を保持している粘着面が上向きの姿勢でステージ６０の電極部７２に載置され、ダイシングテープ２６ａの非粘着面が電極部７２の上面に接触する。搬送キャリア２６は、図示しない搬送機構によって電極部７２に対して予め定められた位置および姿勢で載置される。以下、この予め定められた位置および姿勢を正規位置と記載する。
正規位置に載置された搬送キャリア２６は、後述する処理後に、第１駆動ロッド９６によって持ち上げられて排出される。第１駆動ロッド９６は、図２Ａにのみ概念的に示す第１駆動機構９８により昇降駆動される。具体的には、搬送キャリア２６は、図２Ａに示す上昇位置と、図２Ｂに示す降下位置とに移動させることができるようになっている。
チャンバ５２内の反応室Ｒにはステージ６０の上方側で昇降するカバー１００を備える。カバー１００は、アルミニウムまたはアルミニウム合金等の金属材料、若しくは、炭化ケイ素、窒化アルミニウム等の熱伝導性に優れたセラミックス材料を、外形輪郭が円形であって、内径側に窓部３２を有する一定の薄い厚みのドーナツ状に形成したものである。
カバー１００の外径寸法は、搬送キャリア２６の外形輪郭よりも十分に大きく形成されている。これは、プラズマ処理中に搬送キャリア２６のダイシングテープ２６ａとフレーム２６ｂを覆ってプラズマから保護するためである。
カバー１００は、降下時、その下面をステージ６０の外周部に接触させる。したがって、カバー１００の熱をステージ６０へと逃がしやすくなり、カバー１００を効率的に冷却することが可能となる。またカバー１００の下面を、ステージ６０に接触させることで、搬送キャリア２６への熱ダメージを効果的に防止することができる。
カバー１００の上面は、石英、アルミナ、窒化アルミニウム、フッ化アルミニウム、炭化ケイ素、窒化ケイ素、又は、アルミニウム材料の表面を酸化処理したアルマイト等のプラズマとの反応性の低い材料によって形成されている。いずれの材料を選択するかは使用するプロセスガスとの関係を考慮して決定すればよい。なお、カバー１００の下面（後述する電極部７２と当接する部分）には、静電吸着力を高めるために（例えば、導電シートを貼着することにより）導電層を形成してもよい。
ＲＦ電極８６の外径寸法は、半導体ウエハ１０の外径寸法と同じかそれよりも大きくなっている。ＲＦ電極８６の外径寸法は、大きくするほどエッチングレートの均一性で有利となる反面、大きくなりすぎると発生するプラズマのシース領域がカバー１００にかかるようになるためカバー１００へ衝突するイオンが増加し、カバー１００をより激しく加熱してしまう問題がある。従って、ＲＦ電極８６の外径寸法を適切に設計することが、エッチングレートの均一性とカバー１００の過加熱防止（過剰に加熱されて高温になることを防止すること）を図る上で重要となる。本実施形態では、半導体ウエハ１０の外径寸法、ＲＦ電極８６の外径寸法、カバー１００の内径寸法の順で大きくなるように形成することで、エッチングの均一性とカバー１００の過加熱防止を両立させている。
カバー１００の昇降動作は第２駆動ロッド１０６によって行われる。カバー１００と第２駆動ロッド１０６とは熱伝導性に優れた材料からなるネジ等によって固定されている。そして、カバー１００が加熱された場合には、その熱は第２駆動ロッド１０６を介して放熱される。第２駆動ロッド１０６は図１にのみ概念的に示す第２駆動機構１０８により昇降駆動される。第２駆動ロッド１０６の昇降によりカバー１００が昇降する。具体的には、カバー１００は、図１に示す上昇位置と、図２に示す降下位置との間で移動可能である。またカバー１００は、下降位置においてその下面がステージ６０の電極部７２の上面と接触する。このように、第２駆動機構１０８は、カバー１００をステージ６０に対して昇降させる昇降手段として機能すると共に、カバー１００をステージ６０の上面（電極部７２の上面）に接離させる接離手段としても機能する。又、第２駆動ロッド１０６は第１駆動ロッド９６と連動し、駆動機構を１つとしても良い。
図１に示すように、上昇位置のカバー１００は、ステージ６０の上方に十分な間隔を有して位置している。従って、カバー１００が上昇位置にあれば、電極部７２の上面に搬送キャリア２６を載せる作業と、その逆に電極部７２の上面から搬送キャリア２６を降ろす作業とを行うことが可能となっている。
図２に示すように、降下位置のカバー１００は、正規位置にある搬送キャリア２６のダイシングテープ２６ａの一部とフレーム２６ｂとを覆う。また、カバー１００の外周側下面は、電極部７２の上面に接触し、静電吸着用電極８４によって静電吸着される。又は、第２駆動ロッド１０６によりステージ６０に押し付けて接触する。この状態では、カバー１００の熱は電極部７２、基台部７８、および外装部８０からチャンバ５２を介して外部へと放熱可能である。
カバー１００により搬送キャリア２６を覆うことで、搬送キャリア２６はプラズマから保護される。また、カバー１００の天井面１０２は、フレーム２６ｂに対して十分な隙間ａ（例えば、１〜５ｍｍ）を有しているため、搬送キャリア２６はプラズマ処理時の熱影響を受け難い。また、カバー１００の傾斜面１０４は、フレーム２６ｂの内径側で露出するダイシングテープ２６ａに対して十分な距離を確保する。図面から明らかなように、降下位置のカバー１００は、フレーム２６ｂ、ダイシングテープ２６ａ、および半導体ウエハ１０のいずれにも接触しない。又は、フレーム２６ｂの撓みを矯正する為に、カバー１００の一部（例えば、４〜８点）が熱伝導性の悪い樹脂材等を介してフレーム２６ｂをステージ６０に押し付けても良い。
図２Ａにのみ模式的に示す制御装置１１０は、第１の高周波電源部５８、第１のガス源６２、第２のガス源６４、アッシングガス源６６、減圧機構６８、直流電源８８、第２の高周波電源部９０、冷媒循環装置９４、第１駆動機構９８、および第２駆動機構１０８を含むエッチング装置５０を構成する各要素の動作を制御する。
上記第８工程では、半導体ウエハ１０がダイシングテープ２６ａを介してステージ６０に載置される。載置完了後、処理室５８内を真空排気部７０によって真空排気すると共にエッチングガス源６６から処理室５８内に例えば酸素などのエッチングガスを供給し、所定温度および所定圧力に維持する。その後、ＩＣＰコイル５４に対して第１高周波電源部５６から高周波電力を供給し、処理室５８内にプラズマを発生させて半導体ウエハ１０のＤＡＦ２４に照射する。プラズマ中のラジカルとイオンの物理化学的作用により溝部１８で露出しているＤＡＦ２４が除去される。
エッチング条件は、エッチングされるＤＡＦ２４の材質などに応じて設定される。ＤＡＦ２４が、有機材料と、有機材料に添加された、ＳｉやＳｉＯ２などのフィラーからなる場合、エッチングには、有機材料との反応性の高い酸素ラジカルと、Ｓｉとの反応性の高いフッ素ラジカルを含むプラズマを用いるとともに、ステージ６０にバイアス電力を印加してエッチングのイオン性を高めることが好ましく、これにより、フィラーに起因する残渣が残らないようにエッチングすることが可能となる。したがって、Ｏ２にＳＦ６かＣＦ４を添加した混合ガスを用いてエッチングすることが好ましい。加えて、サイドエッチング防止の観点から、Ｎ２添加や、Ｏ２に替えてＣＯ２とすることが好ましい。
後述するように、ＤＡＦ２４を高速かつ残渣なくエッチングするため、Ｏ２にＳＦ６を添加する場合、ＳＦ６の流量比（ＳＦ６比）は５％以上であることが好ましい。また、エッチングのイオン性とラジカル性を両立するため、圧力は５〜１０Ｐａ程度であることが好ましい。また、ＩＣＰ電力は高い方が良い。また、バイアス電力を高くすると、エッチング速度が向上するが、エッチング中にＤＡＦの温度が上がりすぎるのは好ましくないため、バイアス電力はエッチング中のＤＡＦ２４の温度が高くなりすぎない適切な電力に調整することが好ましい。エッチング中のＤＡＦ２４の温度は５０℃以下であることが好ましく、そして、エッチング中のＤＡＦ２４の温度を低温に保つために、ステージ６０は低温（１５℃以下）に冷却されていることが好ましい。
例えば、エッチングガスとして、流量３５０ｓｃｃｍの酸素と流量５０ｓｃｃｍのＳＦ６を、処理室５８内に供給しながら、処理室５８内の圧力を５〜１０Ｐａに維持し、ＩＣＰコイル５４に３０００〜５０００Ｗの高周波電力を供給するとともに、ステージ６０には５００〜１０００Ｗの高周波電力を供給することで、１．５〜４μｍ／分程度のエッチング速度でＤＡＦ２４をエッチングすることができる。
さらに、ＤＡＦ２４のエッチング条件の検討を行った結果を図３Ａ〜３Ｅに示す。ＤＡＦ２４として、フィラーの添加量の異なる２種類のＤＡＦを用意した。ＤＡＦ−Ａはフィラーの添加量の少ないＤＡＦであり、ＤＡＦ−Ｂはフィラーの添加量の多いＤＡＦである。そして、ＩＣＰ電力、バイアス電力、圧力、温度、エッチングガスの種類と流量をパラメータとし、複数のエッチング条件でＤＡＦ−ＡとＤＡＦ−Ｂのエッチングを行い、エッチング速度の測定を行った。エッチング条件とエッチング速度の測定結果を表１に示す。
エッチング速度のＳＦ６添加量依存性を図３Ａに示す。ＳＦ６を５％程度以上添加することで、ＳＦ６を添加しない場合に比べ、ＤＡＦ２４のエッチング速度を２倍程度に増加することができる。
エッチング速度のＩＣＰ電力依存性を図３Ｂに示す。ＩＣＰ電力を増加させることで、ＤＡＦ２４のエッチング速度を増加することができる。
エッチング速度のバイアス（ＢＩＡＳ）電力依存性を図３Ｃに示す。バイアス電力を増加させることで、ＤＡＦ２４のエッチング速度を増加することができる。
エッチング速度のアルゴン添加量（Ａｒ流量）依存性を図３Ｄに示す。アルゴンガスを添加することで、ＤＡＦ２４のエッチング速度が若干低下した。
エッチング速度の圧力依存性を図３Ｅに示す。圧力が５〜１０Ｐａ程度の領域においてエッチング速度の向上が見られた。
表１および図３Ａ〜３Ｅの内容をまとめると、エッチング速度を向上させるためには、ＳＦ６を５％程度以上添加し、ＩＣＰ電力を増加させ、バイアス電力を増加させ、アルゴンガスを添加せず、圧力が５〜１０Ｐａ程度の領域でエッチングを行うことが好ましい。
図４Ａおよび図４Ｂは、エッチング前後の半導体ウエハ（基板）１０の断面の電子顕微鏡写真である。これらの図に示すように、第８工程のエッチングによってＤＡＦ２４のみが確実に除去されている。
図１Ｉに示す最終工程である第９工程（アッシング工程）では、処理室５８内を真空排気しつつアッシングガス源６６から処理室５８内にアッシングガスを供給して所定温度および所定圧力に維持する。本工程では、マスク１６の主成分である有機物をアッシング除去するために、アッシングガスの主成分は酸素である。さらに言えば、第８工程でエッチングされるＤＡＦ２４の主成分も同様に有機物であるため、第８工程と第９工程で酸素を主成分とする同じエッチングガスを使用してもよい。同じエッチングガスを使用する場合、図１Ｈと図１Ｉのように工程図を分けて示しているが、第８工程と第９工程は実質的に同時に進行する。
第８工程と第９工程が実質的に同時に進行する場合、マスク１６のアッシング（第９工程）がＤＡＦ２４のエッチング（第８工程）よりも早く完了すると、剥き出しとなったバンプ８がＤＡＦ２４のエッチング中にプラズマに曝されて損傷するおそれがある。この損傷を防止するためには、マスク１６の厚みがＤＡＦ２４の厚みよりも厚いことが好ましい。これにより、第８工程および第９工程において、ＤＡＦ２４をエッチングする際にマスク１６が同時にエッチングされる場合でも、マスク１６がＤＡＦ２４よりも厚いため、マスク１６が先に完全に除去されることを防止できる。従って、マスク１６によってプラズマから半導体チップ２を確実に保護できる。
なお、第８工程におけるＤＡＦ２４のエッチングの条件は、第９工程におけるマスク１６のアッシングの条件と比べて、バイアス電力が高いことが好ましい。この場合、第８工程におけるＤＡＦ２４のエッチングのイオン性が高まり、第３工程のハーフカット工程時にマスク１６上に付着した切削屑やレーザスクライブに伴う粉塵やデブリが、第８工程において除去され易くなる。すなわち、第８工程におけるＤＡＦ２４のエッチングは、マスク１６上の異物とマスク１６の最上層を除去する効果を有する。そのため、第８工程の後に残存するマスク１６は、イオン性の弱いアッシング条件で除去が可能である。よって、第９工程におけるアッシング条件は、デバイスやバンプ８へのダメージを抑制するために、バイアス電力を低く（もしくはゼロに）設定することができる。
また、同様に、第８工程におけるＤＡＦ２４のエッチングの条件を比較的高いバイアス電力とすることで、第８工程の後に残存するマスク１６を薬液洗浄により除去しやすくすることができ、アッシングを行わずにマスク剥離液を用いた薬液洗浄でマスク１６を除去することができる。また、マスク１６として水溶性レジストを用いた場合は、アッシングを行わずに、水洗でマスク１６を除去することができる。
以上の第１から第９工程により、ダイシングテープ２６ａ上に保持された状態で半導体チップ２が製造される。半導体チップ２は、エッチング装置５０から取り出されて後工程に送られるが、分割された状態の半導体ウエハ１０（半導体チップ２の集合体）はフレーム２６ｂ付のダイシングテープ２６ａに保持されているので、後工程でのハンドリングは容易である。
以上の第１から第９工程を含む半導体チップ２の製造方法を使用した場合に有利な効果を説明する。
本実施形態の方法によれば、第８工程のように、ＤＡＦ２４の露出した部分のみが正確にエッチング除去されるため、エキスパンド法による分断と比べて、高精度の分断が可能である。また、エキスパンド法の場合、ダイシングテープ２６ａを横方向に引っ張る際の張力によりＤＡＦ２４の分断が行われるため、ＤＡＦ２４に保持されている個々の素子チップ２に横方向に加わる力のばらつきや、ダイシングテープ２６ａやＤＡＦ２４の伸び方のばらつきや、個々の分断点や分断線において分断が開始される位置のばらつきや、個々の分断点や分断線に内在する応力のばらつき等により、ＤＡＦ２４の分断が均等に行われない。そのため、ＤＡＦ２４の分断後にダイシングテープ２６ａ上に保持される個々の素子チップ２の向きや素子チップ２の間隔などにばらつきが生じ、個片化後の素子チップ２の整列性が悪くなる。整列性が悪いと、検査工程においてウエハレベルでの検査を行う際に、プローブを適切な位置に接触させることが困難となる。しかし、本発明によれば、整列性を損なうことなく、ＤＡＦ２４を素子チップ２毎に分断することが可能であることを新たに見出した。これにより、検査工程においてウエハレベルでの検査が可能となる。また、プラズマエッチングによるＤＡＦ２４の分断は、エキスパンド法によるＤＡＦ２４の分断と比べて半導体チップ２に対する負荷が少なく、半導体チップ２の損傷を防止できる。また、本発明によれば、素子チップ２の間に露出するＤＡＦ２４をプラズマによるエッチングで加工するために、ＤＡＦ２４の切れ端が発生しない。
また、第１から第６工程のように半導体ウエハ１０の表面６ａ側に溝部１８を形成して裏面４ａ側から研削することで、１枚の半導体ウエハ１０から個片化された複数の半導体チップ２を簡易な方法で形成できる。これにより、第７工程で使用されるＢＧテープ２０およびＤＡＦ２４が貼り付けられた複数の半導体チップ２を容易に準備できる。また、素子チップ２の整列性が良く、ＤＡＦ２４を素子チップ２と同じサイズに分断することが可能であり、さらに、分断の際にＤＡＦ２４の切れ端も発生しにくいことから、後工程において素子チップ２をピックアップする際の位置認識精度や実装精度の向上が可能となる。
また、第２工程のようにマスク１６を形成することで、第８工程でＤＡＦ２４をエッチングするとき、マスク１６がプラズマから半導体チップ２を保護するため、素子チップの損傷を防止できる。特に、分割領域１４に溝部１８を形成する前にマスク１６を形成することで、溝部１８を形成するときの半導体チップ２の損傷も防止できる。
以上までの本実施形態に加えて、その変形例として、第７工程においてＢＧテープ２０を剥がして半導体チップ２間のＤＡＦ２４を露出させた後（図１Ｇ参照）、ＤＡＦ２４に保持された複数の半導体チップ２をプラズマに曝し、分割領域１４に形成された溝部１８の表面をエッチングしてもよい。第３工程においてメカニカルダイシングやレーザスクライビングで形成された溝部１８の側面には、チッピングや半導体層４の内部にマイクロクラックが存在しており、半導体チップ２の抗折強度の低下の要因となる。この場合、半導体層４を等方エッチングして、チッピングにより形成された半導体層４の側面の鋭角な面を丸くしたり、チッピングそのものを除去したり、マイクロクラックが含まれる面を除去することで、半導体チップ２の抗折強度の向上が可能である。等方エッチングによる半導体層４のエッチング量としては、０．５〜５μｍ程度除去することが好ましい。また、等方エッチングの条件としては、原料ガスとしてＳＦ６を流量１００〜６００ｓｃｃｍで供給しながら、圧力を４〜３０Ｐａ程度に調整し，ＩＣＰ電力を２０００〜４８００Ｗ程度印加する条件を例示することができる。
本変形例によれば、分割領域１４に形成された溝部１８の表面、即ち半導体チップ２の側面のダメージ層を除去できるため、半導体チップ２の抗折強度を向上できる。特に、第３工程において分割領域１４に溝部１８を形成するときに（図１Ｃ参照）、メカニカルダイシングのように分割領域１４を直接削る場合、溝部１８の表面に削り痕などのダメージ層が生じるため、抗折強度の観点で悪影響を及ぼす。しかし、本変形例のように、ダメージ層を簡易な方法で除去できることでこの悪影響を抑制できる。
なお、本特許は、素子チップに貼り付けられたＤＡＦのエッチングに関するものであるが、ＤＡＦの替わりとして接着剤などの樹脂貼り付け材料を用いる場合にも適用可能である。
以上より、本発明の具体的な実施形態やその変形例について説明したが、本発明は上記形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
２ 半導体チップ（素子チップ）
４ 半導体層
４ａ 裏面（第２の面）
６ 配線層
６ａ 表面（第１の面）
８ バンプ
１０ 半導体ウエハ（基板）
１２ 素子領域
１４ 分割領域
１６ マスク
１８ 溝部
２０ ＢＧテープ（保護テープ）
２２ 研削装置
２４ ダイアタッチフィルム（ＤＡＦ）
２６ 搬送キャリア
２６ａ ダイシングテープ（保持テープ）
２６ｂ フレーム
５０…ドライエッチング装置（プラズマ処理装置）
５２…チャンバ
５２ａ…出入口
５２ｂ…排気口
５２ｃ…ガス導入口
５４…誘電体壁
５６…ＩＣＰコイル
５８…第１の高周波電源部
６０…ステージ
６２…第１のガス源（第１のガス供給機構）
６４…第２のガス源（第２のガス供給機構）
６６…アッシングガス源
６８…減圧機構
７０…圧力調整弁
７２…電極部
７４…静電チャック
７６…電極部本体
７８…基台部
８０…外装部
８２…冷却装置
８４…静電吸着用電極
８６…ＲＦ（高周波）電極
８８…直流電源
９０…第２の高周波電源部
９２…冷媒流路
９４…冷媒循環装置
９６…第１駆動ロッド
９８…第１駆動機構
１００…カバー
１０２…天井面
１０４…傾斜面
１０６…第２駆動ロッド
１０８…第２駆動機構
１１０…制御装置

Claims (5)

  1. 保護テープが貼り付けられた第１の面と、ダイアタッチフィルムが貼り付けられた第２の面とを有し、前記保護テープと前記ダイアタッチフィルムとによって互いに間隔をあけて保持されている複数の素子チップを準備し、
    前記素子チップの前記第１の面から前記保護テープを剥がし、前記第１の面の側から見て前記素子チップの間で前記ダイアタッチフィルムを露出させ、
    前記ダイアタッチフィルムに保持された複数の前記素子チップを酸素ラジカルとフッ素ラジカルを含むプラズマに曝し、前記素子チップの間に露出した前記ダイアタッチフィルムをエッチングする
    ことを含む、素子チップの製造方法。
  2. 前記複数の素子チップの準備には、
    前記素子チップの素子が形成された複数の素子領域と前記素子領域を画定する分割領域とを備える前記第１の面と、前記第１の面の反対側の前記第２の面とを有する基板を準備し、
    前記基板の前記第１の面の前記分割領域に、前記第２の面に達しない深さの溝を形成し、
    前記基板の前記第１の面に前記保護テープを貼り付けし、
    前記保護テープに複数の前記素子チップが互いに間隔をあけて保持されるように、前記基板の前記第２の面を、前記溝が露出するまで研削することによって、複数の前記素子チップに個片化し、
    前記保護テープに保持された複数の前記素子チップの前記第２の面に、前記ダイアタッチフィルムを貼りつけるとともに、前記ダイアタッチフィルムの前記素子チップと反対側の面を、フレームに支持された保持テープに貼り付ける
    ことを含む、請求項１に記載の素子チップの製造方法。
  3. 前記保護テープを剥がして前記ダイアタッチフィルムを露出させた後、前記ダイアタッチフィルムに保持された複数の前記素子チップをＳＦ ６ を原料ガスとして供給しながら生成させたプラズマに曝し、前記分割領域に形成された前記溝の表面を等方エッチングすることを含む、請求項２に記載の素子チップの製造方法。
  4. 前記分割領域に前記溝を形成する前に、前記基板の前記第１の面に、前記第１の面を被覆するマスクを形成することを含む、請求項２または請求項３に記載の素子チップの製造方法。
  5. 前記マスクの厚みが前記ダイアタッチフィルムの厚みよりも厚い、請求項４に記載の素子チップの製造方法。
JP2016236922A 2016-12-06 2016-12-06 素子チップの製造方法 Active JP6512454B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016236922A JP6512454B2 (ja) 2016-12-06 2016-12-06 素子チップの製造方法
US15/822,568 US10297487B2 (en) 2016-12-06 2017-11-27 Element chip manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016236922A JP6512454B2 (ja) 2016-12-06 2016-12-06 素子チップの製造方法

Publications (2)

Publication Number Publication Date
JP2018093116A JP2018093116A (ja) 2018-06-14
JP6512454B2 true JP6512454B2 (ja) 2019-05-15

Family

ID=62243449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016236922A Active JP6512454B2 (ja) 2016-12-06 2016-12-06 素子チップの製造方法

Country Status (2)

Country Link
US (1) US10297487B2 (ja)
JP (1) JP6512454B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117878055A (zh) * 2016-12-28 2024-04-12 艾德亚半导体接合科技有限公司 堆栈基板的处理
JP6903375B2 (ja) * 2017-04-19 2021-07-14 株式会社ディスコ デバイスチップの製造方法
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
TWI741262B (zh) * 2018-06-04 2021-10-01 美商帕斯馬舍門有限責任公司 切割晶粒附接膜的方法
JP7184458B2 (ja) * 2018-11-06 2022-12-06 株式会社ディスコ 金属膜付き半導体デバイスの製造方法
CN113491007A (zh) * 2019-03-11 2021-10-08 Hrl实验室有限责任公司 在金属嵌入式芯片组件(meca)处理期间保护晶粒的方法
JP7281764B2 (ja) * 2019-03-14 2023-05-26 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7281709B2 (ja) * 2019-05-30 2023-05-26 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7345328B2 (ja) * 2019-09-13 2023-09-15 株式会社ディスコ 被加工物の加工方法
EP4071789A4 (en) 2019-09-19 2024-02-14 LG Electronics Inc. SUBSTRATE CHUCK FOR SELF-ASSEMBLY OF LIGHT-EMITTING SEMICONDUCTOR DIODES
KR102323256B1 (ko) 2019-09-19 2021-11-08 엘지전자 주식회사 반도체 발광소자의 자가조립 장치
WO2021054548A1 (en) 2019-09-19 2021-03-25 Lg Electronics Inc. Substrate chuck for self-assembling semiconductor light-emitting diodes
WO2021054508A1 (ko) 2019-09-19 2021-03-25 엘지전자 주식회사 반도체 발광소자의 자가조립 장치
WO2021054507A1 (ko) 2019-09-19 2021-03-25 엘지전자 주식회사 반도체 발광소자의 자가조립 장치
US11393720B2 (en) 2020-06-15 2022-07-19 Micron Technology, Inc. Die corner protection by using polymer deposition technology
US20240213028A1 (en) * 2022-12-21 2024-06-27 Applied Materials, Inc. Silicon (Si) Dry Etch for Die-to-Wafer Thinning

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4109823B2 (ja) * 2000-10-10 2008-07-02 株式会社東芝 半導体装置の製造方法
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
JP4285455B2 (ja) * 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4544231B2 (ja) * 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP2009141024A (ja) * 2007-12-04 2009-06-25 Furukawa Electric Co Ltd:The 粘着テープ
JP2010206044A (ja) * 2009-03-05 2010-09-16 Toshiba Corp 半導体装置の製造方法
US8642448B2 (en) * 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
CN102543767B (zh) * 2010-12-07 2015-04-08 万国半导体(开曼)股份有限公司 一种在晶圆级封装的塑封工序中避免晶圆破损的方法
JP5591181B2 (ja) * 2011-05-19 2014-09-17 パナソニック株式会社 半導体チップの製造方法
US8673741B2 (en) * 2011-06-24 2014-03-18 Electro Scientific Industries, Inc Etching a laser-cut semiconductor before dicing a die attach film (DAF) or other material layer
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall
JP2014120494A (ja) * 2012-12-13 2014-06-30 Disco Abrasive Syst Ltd ウエーハの加工方法

Also Published As

Publication number Publication date
US20180158713A1 (en) 2018-06-07
US10297487B2 (en) 2019-05-21
JP2018093116A (ja) 2018-06-14

Similar Documents

Publication Publication Date Title
JP6512454B2 (ja) 素子チップの製造方法
JP6427236B2 (ja) 半導体ウェーハをプラズマ・ダイシングする方法及び装置
JP5591181B2 (ja) 半導体チップの製造方法
US10049933B2 (en) Element chip manufacturing method
JP2003332271A (ja) 半導体ウエハおよび半導体装置の製造方法
JP6575874B2 (ja) 素子チップの製造方法
US10236266B2 (en) Element chip manufacturing method
TW201621996A (zh) 用於單一化半導體晶圓之方法
US10468303B2 (en) Device chip manufacturing method
US10032670B2 (en) Plasma dicing of silicon carbide
US11189480B2 (en) Element chip manufacturing method
US9922899B2 (en) Method of manufacturing element chip and element chip
JP2017162998A (ja) 素子チップの製造方法
CN107154369A (zh) 等离子体处理方法
US8912653B2 (en) Plasma treatment on semiconductor wafers
JP7170261B2 (ja) 素子チップの製造方法
US10957542B2 (en) Method of processing wafer
CN109473352B (zh) 元件芯片的制造方法
US10475704B2 (en) Method of manufacturing element chip and element chip
JP7229631B2 (ja) ウェーハの加工方法
TWI788605B (zh) 晶圓的加工方法
US11817323B2 (en) Etching method and element chip manufacturing method
JP7213477B2 (ja) 素子チップの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190327

R151 Written notification of patent or utility model registration

Ref document number: 6512454

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151