JP2006012953A - 貫通電極の形成方法、貫通電極および半導体装置 - Google Patents
貫通電極の形成方法、貫通電極および半導体装置 Download PDFInfo
- Publication number
- JP2006012953A JP2006012953A JP2004184699A JP2004184699A JP2006012953A JP 2006012953 A JP2006012953 A JP 2006012953A JP 2004184699 A JP2004184699 A JP 2004184699A JP 2004184699 A JP2004184699 A JP 2004184699A JP 2006012953 A JP2006012953 A JP 2006012953A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- back surface
- insulating film
- hole
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】 工数や手間の増大を招くことなく、半導体基板の汚染を防止できる貫通電極の形成方法を提供すること。
【解決手段】 シリコン基板1に非貫通孔を形成し、この非貫通孔の底面からシリコン基板1に不純物を添加して、不純物添加部2を形成する。非貫通孔の側面および底面に表面側絶縁膜3を形成し、表面側絶縁膜3の内側に埋め込み電極4を形成する。シリコン基板1の裏面部分を除去して、不純物添加部2を裏面に露出させる。シリコンに対してエッチングレートが高いエッチングによって、不純物添加部2を、埋め込み電極4に対してセルフアライメントした状態で除去できる。
【選択図】図1E
【解決手段】 シリコン基板1に非貫通孔を形成し、この非貫通孔の底面からシリコン基板1に不純物を添加して、不純物添加部2を形成する。非貫通孔の側面および底面に表面側絶縁膜3を形成し、表面側絶縁膜3の内側に埋め込み電極4を形成する。シリコン基板1の裏面部分を除去して、不純物添加部2を裏面に露出させる。シリコンに対してエッチングレートが高いエッチングによって、不純物添加部2を、埋め込み電極4に対してセルフアライメントした状態で除去できる。
【選択図】図1E
Description
本発明は、半導体基板を貫通する電極の形成方法、貫通電極および半導体装置に関する。
近年、コンピュータや通信端末等の電子機器には、多数のトランジスタや抵抗等で形成した電気回路を、1つの半導体基板上に集約してなる大規模集積回路(以下、チップという)が多用されている。上記電子機器の性能は、上記チップ単体の性能と大きく結び付いている。
また、複数の上記チップを互いに接続することにより、電子機器の更なる性能向上を図ったいわゆるマルチチップ半導体装置が提案されている。このようなマルチチップ半導体装置に関して、複数の半導体基板を厚み方向に積層する三次元積層技術が提案され、開発が進んでいる。上記三次元積層技術によるマルチチップ半導体装置は、構造が簡単であり、かつ、効果的に小型化が行えるという利点を有する。
この種の三次元積層技術を採用したマルチチップ半導体装置としては、図7に示すようなものがある(例えば、特許文献1:特開平10−223833号公報参照)。このマルチチップ半導体装置は、表面に素子が集積形成された半導体基板81と、この半導体基板81の表面に形成された層間絶縁膜88とを有して寸法が互いに略同じチップを、厚み方向に複数個積層している。上記複数個のチップは貫通電極を備え、この貫通電極は、上記半導体基板81を貫通する貫通孔と、この貫通孔の内側面に形成された側壁絶縁膜83と、上記半導体基板81の裏面に形成された裏面絶縁膜86と、この裏面絶縁膜86に形成された貫通孔と、上記側壁絶縁膜の内側および上記裏面絶縁膜86の貫通孔の内側に形成された埋め込み金属84とを有する。この貫通電極を介して、上記複数個のチップを互いに電気的に接続している。
図8A〜Dは、上記チップが備える貫通電極の形成方法を示す工程である。従来の貫通電極の形成方法では、まず、図8Aに示すように、表面に素子が集積形成されていると共に層間絶縁膜88が形成された半導体基板81に、非貫通孔85を形成する。この非貫通孔85は、上記層間絶縁膜88を貫通している。続いて、上記非貫通孔85の内側面および底面に、この非貫通孔85を埋めない程度の厚みを有する絶縁膜83を形成する(図8B)。続いて、上記絶縁膜83の内側に金属を充填して、埋め込み金属84を形成する(図8C)。この後、上記半導体基板81の裏面部分を除去すると共に、上記非貫通孔85の底に位置する絶縁膜83の部分(以下、絶縁膜83の底部という)を除去する。これにより、上記埋め込み金属84を半導体基板81の裏面側に露出させる(図8D)。こうして半導体基板81の表面と裏面とに露出させた埋め込み金属84により、この半導体基板81の表面側と裏面側との間の電気的接続を得る。
しかしながら、上記従来の貫通電極の形成方法では、上記半導体基板81に形成する非貫通孔85の深さおよび上記絶縁膜83の底部の厚みにバラツキが生じるため、以下のような問題が生じる。
すなわち、図9Aのように埋め込み金属84を形成した半導体基板81について、上記埋め込み金属84を半導体基板81の裏面に露出させる際、まず、最も深い貫通孔に形成された埋め込み金属84が露出するまで、上記半導体基板81の裏面部分のみを除去する。この後、図9Bに示すように全ての貫通孔の埋め込み金属84を露出させるために、浅い貫通孔に形成されてまだ露出していない埋め込み金属84を露出させるために、上記半導体基板81の裏面部分と共に、上記最も深い貫通孔の埋め込み金属84の露出部分も除去する必要がある。この最も深い貫通孔の埋め込み金属84の除去された部分が、上記半導体基板81の裏面に付着して、汚染が生じるという問題がある。
このような問題を解決する方法として、以下のような製造方法が考えられる。すなわち、図10Aに示すような非貫通孔内に絶縁膜83および埋め込み金属84を形成した半導体基板81の裏面部分を、最も深い貫通孔の埋め込み金属84が裏面に露出しない程度に除去する。つまり、上記半導体基板81の裏面と絶縁膜83の底部との間に、上記半導体基板81の部分を残した状態にする。そして、この半導体基板81の裏面と上記絶縁膜83の底部との間の半導体基板81の部分を、図10Cに示すように、選択的にRIE(反応性イオンエッチング)等で除去する方法が考えられる。
しかしながら、この方法では、上記半導体基板81の部分をRIE等で除去するために、図10Bに示すように、上記半導体基板81の裏面にレジストマスク89を形成する必要がある。しかも、このレジストマスク89は、裏面に露出していない上記埋め込み金属84に対して位置合わせを行う必要があり、この位置合わせの際に、比較的高いアライメント精度が要求される。したがって、工数の増加に加えて、アライメント精度を確保するための手間がかかるという問題がある。
ところで、従来、半導体基板に形成した複数のトレンチ内に膜を形成し、この膜の所定深さまで不純物を添加して、この不純物が添加された膜のエッチング速度を、上記不純物が添加されていない膜のエッチング速度よりも速くすることにより、上記複数のトレンチ内に高精度に同じ深さの非貫通孔を形成する非貫通孔の形成方法が知られている(例えば特開2000−12519号公報)。
しかしながら、上記従来の非貫通孔の形成方法は、上記半導体基板に一旦トレンチを形成し、このトレンチを上記膜で埋め戻してから、再度エッチングで非貫通孔を形成するので、非貫通孔の形成工数が大きくて、手間がかかるという問題がある。また、上記非貫通孔の底を、上記半導体基板の裏面に接続して貫通孔にすることは、全く想定されていない。
特開平10−223833号公報
そこで、本発明の課題は、工数や手間の増大を招くことなく、半導体基板の汚染を防止できる貫通電極の形成方法を提供することにある。
上記課題を達成するため、本発明の貫通電極の形成方法は、
半導体基板に、表面から裏面側に向かう非貫通穴を形成する工程と、
上記非貫通穴の底から、上記半導体基板に不純物を添加する工程と、
上記非貫通穴の内側面に、絶縁膜を形成する工程と、
上記絶縁膜の内側に、第1の導電体を配置する工程と、
上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する工程と、
上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する除去工程と
を備えることを特徴としている。
半導体基板に、表面から裏面側に向かう非貫通穴を形成する工程と、
上記非貫通穴の底から、上記半導体基板に不純物を添加する工程と、
上記非貫通穴の内側面に、絶縁膜を形成する工程と、
上記絶縁膜の内側に、第1の導電体を配置する工程と、
上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する工程と、
上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する除去工程と
を備えることを特徴としている。
上記構成によれば、上記半導体基板に、表面から裏面側に向かう非貫通穴を形成し、この非貫通穴の底から、上記半導体基板に不純物を添加する。上記非貫通穴の内側面に、絶縁膜を形成し、この絶縁膜の内側に、第1の導電体を配置する。そして、上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する。この後、上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する。これにより、上記半導体基板の裏面に、上記第1の導電体が配置された位置に対応して、セルフアライメントにより、非貫通孔または突起部が形成される。この非貫通孔を介して上記絶縁膜を除去することにより、または、上記突起部を除去することにより、上記第1の導電体を半導体基板の裏側面に電気的に接続される。
上記不純物が添加された部分は、上記第1の導電体が配置された上記非貫通孔の位置に対応した位置に形成される。したがって、従来におけるようなレジストマスクは不要であり、また、上記レジストマスクのパターンを第1の導電体が配置された位置に位置合わせする必要も無い。したがって、従来のレジストマスクの形成による工数の増大を防止でき、また、アライメント精度を確保するための手間を削除できる。
このように、上記貫通電極の形成方法によれば、上記半導体基板の裏面において、横方向に隣接する上記不純物の添加部分と非添加部分との間のエッチングレートの差を利用することにより、所定の位置に高精度に、しかも、少ない工程で、貫通電極を形成することができる。
一実施形態の貫通電極の形成方法は、上記不純物は、この不純物が添加された上記半導体基板の部分を、上記半導体基板の上記不純物の非添加部分よりも、上記エッチングのエッチングレートを高くする不純物であり、
上記除去工程は、上記不純物が添加された添加部分を、上記不純物の非添加部分よりも多く除去する工程である。
上記除去工程は、上記不純物が添加された添加部分を、上記不純物の非添加部分よりも多く除去する工程である。
上記実施形態によれば、上記半導体基板の上記不純物が添加された添加部分を、上記除去工程により、上記第1の導電体にセルフアライメントする状態で、簡易かつ確実に除去することができる。
一実施形態の貫通電極の形成方法は、上記除去工程によって上記半導体基板の裏面に露出した上記絶縁膜の部分を除去する絶縁膜除去工程と、
上記絶縁膜除去工程によって上記半導体基板の裏面に露出した上記第1の導電体に、第2の導電体を接続する接続工程とを備える。
上記絶縁膜除去工程によって上記半導体基板の裏面に露出した上記第1の導電体に、第2の導電体を接続する接続工程とを備える。
上記実施形態によれば、上記除去工程によって上記半導体基板の裏面に露出した上記絶縁膜の部分を、上記絶縁膜除去工程によって除去する。これにより、上記第1の導電体が、上記半導体基板の裏面に露出する。この半導体基板の裏面に露出した上記第1の導電体に、上記接続工程によって、第2の導電体を接続する。こうして、上記半導体基板の表面と裏面との間を、上記第1の導電体と第2の導電体とで電気的に接続する貫通電極が形成される。
一実施形態の貫通電極の形成方法は、上記不純物は、フッ素を含む。
上記実施形態によれば、上記半導体基板をシリコンで形成した場合、効果的に高いエッチングレートを得ることができる。
本発明の貫通電極は、
半導体基板の表面と裏面とを接続する貫通孔と、
上記半導体基板の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第1の絶縁膜と、
上記貫通孔の内側面の上記一部以外の部分を覆う第2の絶縁膜と、
上記第1の絶縁膜の内側に形成された第1の導電体と、
上記第2の絶縁膜の内側に形成されていると共に、上記第1の導電体に接触する第2の導電体と
を備えることを特徴としている。
半導体基板の表面と裏面とを接続する貫通孔と、
上記半導体基板の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第1の絶縁膜と、
上記貫通孔の内側面の上記一部以外の部分を覆う第2の絶縁膜と、
上記第1の絶縁膜の内側に形成された第1の導電体と、
上記第2の絶縁膜の内側に形成されていると共に、上記第1の導電体に接触する第2の導電体と
を備えることを特徴としている。
上記構成によれば、上記貫通孔内の上記第1の絶縁膜および第1の導電体を、上記半導体基板の表面から形成し、上記貫通孔内の上記第2の絶縁膜および第2の導電体を、上記半導体基板の裏面から形成することにより、上記半導体基板への汚染が生じない貫通電極が得られる。
本発明の半導体装置は、上記貫通電極を備える。
上記構成によれば、上記貫通電極は、この半導体装置が備える半導体基板への汚染を生じることなく製造されるので、汚染に起因するリーク等の無い良好な特性の半導体装置が得られる。
以上より明らかなように、本発明の貫通電極の形成方法によれば、半導体基板に、表面から裏面側に向かう非貫通穴を形成し、この非貫通穴の底から、上記半導体基板に不純物を添加し、上記非貫通穴の内側面に絶縁膜を形成し、この絶縁膜の内側に、第1の導電体を配置し、上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去し、上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する。上記半導体基板の裏側面を除去する際に、レジストマスクの形成および上記レジストマスクのパターンの上記第1の導電体に対する位置合わせが不要であるので、貫通電極の製造方法の工数と手間を削減できる。
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。
(第1実施形態)
図1A〜Iは、本発明の第1実施形態としての貫通電極の製造方法を示す断面図である。図2は、上記貫通電極の製造方法を示すフロー図である。
図1A〜Iは、本発明の第1実施形態としての貫通電極の製造方法を示す断面図である。図2は、上記貫通電極の製造方法を示すフロー図である。
本実施形態では、半導体基板としてのシリコン基板1に貫通電極を形成する工程を説明する。上記シリコン基板1には、表面に素子が形成されていると共に、この素子形成面上にSiO2膜等からなる層間絶縁膜8が形成されている。
まず、図1Aに示すように、上記シリコン基板上にレジストマスク14を形成した後、エッチングガスとしてフッ素系ガスを用いたRIE(反応性イオンエッチング)法によって、上記シリコン基板1をエッチングする。これにより、シリコン基板1の所定位置に、所定深さの非貫通孔5を形成する(ステップS1)。
上記シリコン基板1に形成する非貫通孔5は、例えば、厚みが50μmの半導体装置を形成する場合、深さのバラツキの幅を5μm程度として、40〜45μmの深さに形成する。また、上記非貫通孔5の直径は5μmとする。この非貫通孔5は、最終的に貫通孔となる。
また、非貫通孔5を形成する加工技術はRIEに限定されるものではなく、光エッチング、ウェットエッチング、超音波加工、放電加工を用いることもできる。さらに、上記加工技術を適宜組み合わせても良い。
次に、図1Bに示すように、非貫通孔5を介して、この非貫通孔5の底に対応する半導体基板の部分(以下、非貫通孔5の底部という)に、不純物を添加する(ステップS2)。上記不純物の添加は、例えば、既知のイオン注入技術を用いることができる。
上記イオン注入技術では、イオン注入装置によって、イオン化した材料を電圧で加速して注入したい部分に衝突させる。一般的なイオン注入装置では、ウェハ全面にイオンを衝突させるが、その場合には、注入したい部分以外をマスクすることで選択的なイオン注入を行う。一方、本実施形態では、非貫通孔5の底部にイオン注入を行うので、上記非貫通孔5を形成する際に使用したレジストマスク14を、そのままイオン注入用のマスクとして用いることができ、しかも、イオン注入のための新たな位置合わせも不要である。したがって、半導体装置の製造に要する工数と手間を効果的に削減できる。
図1Bにおいて、上記不純物が添加された部分2(以下、不純物添加部という)の厚み、すなわち、上記非貫通孔5の底から不純物が添加される深さは、上記非貫通孔5の深さにおいて生じるバラツキの幅以上の値とする。ここで、イオン注入における加速電圧を制御することにより、不純物添加部2の厚みと、この不純物添加部2の不純物濃度を制御することができる。この不純物は、シリコン基板1に対する反応性が高く、不純物が添加されたシリコン基板の部分のエッチングレートが、不純物が添加されていないシリコン基板の部分のエッチングレートよりも高くなるものが好ましく、特に、フッ素イオンであるのが好ましい。
次に、図1Cに示すように、CVD(化学気相成長)法を用いて、SiO2膜、Si3N4膜等を単層もしくは複数層堆積して、上記非貫通孔5の側面および底面に、表面側絶縁膜3を形成する(ステップS3)。なお、非貫通孔5内部に絶縁材料を印刷等により充填、硬化させることにより、表面側絶縁膜3を形成してもよい。
次に、図1Dに示すように、金属材料を上記非貫通孔5の内側に埋め込んで、埋め込み電極4を形成する(ステップS4)。上記埋め込み電極4の形成方法としては、例えば、CVD法、めっき法等が挙げられる。また、図3Aに示すように、非貫通孔5内に金属ボール10を配置した後、図3Bに示すように、熱処理で上記金属ボール10を溶融させることにより、上記非貫通孔5内に埋め込み電極4を形成してもよい。また、他の埋め込み電極4の形成方法としては、印刷法でAgやCu等を含む導電ペーストを充填し、その後に上記導電ペーストを硬化させてもよい。
上記非貫通孔5内に埋め込み電極4を形成することにより、上記不純物添加部2の上方に、表面側絶縁膜3および埋め込み電極4が配置された構造が得られる。
次に、図1Eに示すように、上記非貫通孔5内の表面側絶縁膜3が露出しないように、シリコン基板1の裏面(第2の面)から、シリコン基板1の部分を除去する(ステップS5)。これにより、上記シリコン基板1の裏面が後退して、このシリコン基板1の裏面側に、上記不純物添加部2が露出する。
ここで、シリコン基板1の裏面の部分の除去は、機械研磨を用いるのが、効率の点で好ましい。また、後の工程におけるエッチングレートによっては、シリコン基板1の裏面部分の除去工程は省略してもよい。
次に、図1Fに示すように、上記シリコン基板1の裏面エッチングを行って、上記シリコン基板1の裏面側に露出した不純物添加部2を除去する(ステップS6)。これにより、上記非貫通孔5の底に位置する表面側絶縁膜3の部分が、上記シリコン基板1の裏面側に露出する。上記裏面エッチングとしては、例えば、RIE、プラズマエッチング等のドライエッチング、または、フッ酸および硝酸等を用いたウェットエッチング等を用いる。
この図1Fに示す工程において、上記シリコン基板1に関して、上記不純物添加部2の有無によるエッチングレートの差を利用することにより、上記非貫通孔5の底と、シリコン基板1の裏面との間の部分を選択的に除去できる。つまり、上記裏面エッチングによって、不純物添加部2が選択的にエッチングされるため、上記非貫通孔5内の埋め込み電極4に対するセルフアライメント効果が得られる。さらに、図1Fに示すように、非貫通孔5の深さにバラツキがある場合においても、各非貫通孔5内に形成された表面側絶縁膜3の底部を露出させることができる。その結果、上記シリコン基板1の裏面に、選択的に凹部21を形成できる。この選択的に形成された凹部21と、上記非貫通孔5とで、上記シリコン基板1に貫通孔が形成されることになる。
ここにおいて、上記不純物添加部2を形成する不純物として、フッ素を用いた場合のエッチングの反応は、下記の式(1)に示すようになる。式(1)において、F*はエッチングにおけるラジカル状態のフッ素を示す。
Si+xF+(4−x)F*→SiF4↑・・・(1)
次に、図1Gに示すように、CVD法を用いて、上記シリコン基板1の裏面全面にSiO2膜等の裏面側絶縁膜7を形成する(ステップS7)。なお、低温プロセスが要求される場合には、SiO2膜の代わりに、SOG膜等の塗布膜を用いることができる。また、上記シリコン基板1が受ける応力を小さくしたい場合には、SiO2膜の代わりに、ポリイミド膜等の有機膜を用いることができる。
Si+xF+(4−x)F*→SiF4↑・・・(1)
次に、図1Gに示すように、CVD法を用いて、上記シリコン基板1の裏面全面にSiO2膜等の裏面側絶縁膜7を形成する(ステップS7)。なお、低温プロセスが要求される場合には、SiO2膜の代わりに、SOG膜等の塗布膜を用いることができる。また、上記シリコン基板1が受ける応力を小さくしたい場合には、SiO2膜の代わりに、ポリイミド膜等の有機膜を用いることができる。
次に、図1Hに示すように、埋め込み電極4の下側、つまり、シリコン基板1の裏面側に位置する上記表面側絶縁膜3および裏面側絶縁膜7の部分を、選択的に除去する(ステップS8)。この除去すべき部分は、上記表面側絶縁膜3および裏面側絶縁膜7が上記貫通孔の内側に位置する部分であって、上記表面側絶縁膜3と裏面側絶縁膜7とが互いに接触する部分である。
まず、フォトレジスト等を、上記凹部21の内側を含む上記シリコン基板1の裏面全面に塗布し、既知のフォトリソグラフィー技術によって、上記フォトレジストの上記凹部21の底に対応する部分を現像する。この凹部21の底に対応する部分は、上記埋め込み電極4の下側(シリコン基板1の裏面側)に位置する。上記フォトレジストを現像する場合、上記凹部21の底に対応する部分は、上記埋め込み電極4の形成深さのバラツキによって、上記シリコン基板1の裏面からの距離に差が生じている。この距離の差は、上記埋め込み電極4の形成深さのバラツキと略同じであり、大略5μmである。上記距離の差によって、上記フォトレジストの現像で形成されるパターンの寸法に、各凹部21の間で差が生じる。しかしながら、5μm程度の寸法を有する上記貫通孔内の上記裏面側絶縁膜7および表面側絶縁膜3の接触部分に開口を形成すればよいので、上記パターンの寸法の差による不都合は実質的に無い。上記フォトレジストの開口を通して、上記裏面側絶縁膜7および表面側絶縁膜3のエッチングを行って、約2.5μmの寸法の開口を形成する。これにより、上記埋め込み電極4の底部が、上記シリコン基板1の裏面側に露出する。
次に、図1Iに示すように、上記シリコン基板1の裏面側に、上記裏面側絶縁膜7および上記埋め込み電極4の露出部分を覆うように、金属膜を形成する。これにより、上記埋め込み電極4に電気的に接続された裏面配線9が形成される(ステップS9)。
こうして、シリコン基板1の表面と裏面とを接続する貫通孔と、上記シリコン基板1の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第1の絶縁膜としての表面側絶縁膜3と、上記貫通孔の内側面の上記一部以外の部分を覆う第2の絶縁膜としての裏面側絶縁膜7と、上記表面側絶縁膜3の内側に形成された第1の導電体としての埋め込み電極4と、上記裏面側絶縁膜7の内側に形成されていると共に、上記埋め込み電極4に接触する第2の導電体としての裏面配線9とを有する貫通電極が形成される。
上記貫通電極は、シリコン基板1の表面および裏面から非貫通孔を各々形成して貫通孔を形成するので、上記シリコン基板1が比較的厚い場合でも、比較的容易に上記貫通孔を形成できて、貫通電極を容易に形成することができる。また、上記表面から形成した非貫通孔5の底部に位置する不純物添加部2を利用したセルフアライメント効果により、上記シリコン基板1の裏面から上記非貫通孔に接続する孔を選択的に形成するので、上記非貫通孔5の深さにバラツキが生じた場合においても、従来におけるような埋め込み電極の除去部分によるシリコン基板1の汚染を防止することができる。
さらに、上記シリコン基板の裏面から、上記埋め込み電極4に対応する位置に非貫通孔を形成する際に、従来におけるような表面の埋め込み電極に対する裏面のマスクパターンの位置合わせが必要なフォトリソグラフィーを行わないので、貫通電極を形成するプロセスを簡易にでき、また、工数を少なくできる。
(第2実施形態)
図4A〜Iは、本発明の第2実施形態としての貫通電極の製造方法を示す断面図である。本実施形態の貫通電極の製造方法は、シリコン基板1の不純物添加部について、上記シリコン基板1の上記不純物添加部以外の部分に対するエッチングレートが小さい点が、第1実施形態の貫通電極の製造方法と異なる。
図4A〜Iは、本発明の第2実施形態としての貫通電極の製造方法を示す断面図である。本実施形態の貫通電極の製造方法は、シリコン基板1の不純物添加部について、上記シリコン基板1の上記不純物添加部以外の部分に対するエッチングレートが小さい点が、第1実施形態の貫通電極の製造方法と異なる。
本実施形態では、第1実施形態と同一の部分には同一の参照番号を付して、詳細な説明を省略する。
本実施形態の貫通電極の製造方法は、第1実施形態と同様に、図4A〜Dに示すように、シリコン基板1に非貫通孔5、表面側絶縁膜3、埋め込み電極4および不純部添加部222を形成する。本実施形態では、上記不純物添加部22に添加する不純物は、所定のエッチャントについて、上記不純物が添加されたシリコンの部分が、添加されていないシリコンの部分よりもエッチングレートが低くなるものを用いる。
次に、図4Eに示すように、非貫通孔5内の表面側絶縁膜3が露出しないように、シリコン基板1の裏面部分を除去して、このシリコン基板1の裏面を後退させる。このシリコン基板1の裏面部分の除去は、機械研磨で行うことにより、作業効率を向上できる。
次に、図4Fに示すように、シリコン基板1の裏面エッチングを行って、このシリコン基板1の厚みを、上記非貫通孔5内の埋め込み電極4の厚みよりも小さくする。上記裏面エッチングは、例えばRIE、プラズマエッチング等のドライエッチング、または、フッ酸および硝酸によるウェットエッチング等を用いる。
この図4Fの工程において、不純物添加物部22と、この不純部添加部22以外のシリコン基板1の部分との間のエッチングレートの差を利用して、上記シリコン基板1の裏面部分を選択的に除去する。すなわち、上記不純物添加部22は、上記シリコン基板1の上記不純物添加部22以外の部分よりもエッチングレートが低いので、上記エッチングによって、上記シリコン基板1の上記不純物添加部22以外の部分のみが選択的に除去される。これにより、上記埋め込み電極4の底部および不純物添加部22が、上記一部が選択的に除去されてなるシリコン基板1の裏面よりも突出する。
次に、図4Gに示すように、CVD法を用いて、上記シリコン基板1の裏面全面に、SiO2膜等による裏面絶縁膜7を形成する。この裏面絶縁膜7は、上記シリコン基板1の裏面よりも突出した部分であって、上記不純物添加部2を含む部分の表面および側面にも形成される。
次に、図4Hに示すように、上記シリコン基板1の裏面よりも突出した部分を除去することにより、埋め込み電極4を露出させる。この突出部分の除去は、機械研磨を用いることにより、良好な効率で行うことができる。ここで、上記シリコン基板1の裏面全面に裏面絶縁膜7を形成しているので、上記突出部分を除去する際に、埋め込み電極4の金属屑がシリコン基板1の裏面に付着して、従来のように汚染が生じることが無い。
次に、図4Iに示すように、シリコン基板1の裏面側に、上記埋め込み電極3に対して電気的接続を行うための裏面配線7を形成する。
こうして、上記シリコン基板1に、このシリコン基板1の表面側と裏面側とを電気的に接続する貫通電極が完成する。
本実施形態によれば、上記シリコン基板1の厚みが比較的大きい場合においても、このシリコン基板1に貫通孔を一度に形成する必要がないので、貫通電極を容易に形成することができる。また、上記シリコン基板1の裏面に裏面側絶縁膜7を形成するので、このシリコン基板1の裏面から突出する部分を除去する際に、上記埋め込み電極4の除去された部分によりシリコン基板1に金属汚染が生じることを、効果的に防止することができる。
(第3実施形態)
図5は、本発明の第3実施形態の半導体装置を示す断面図である。本実施形態の半導体装置は、第1実施形態の貫通電極の製造方法により形成された貫通電極を有する半導体チップを複数個接続してマルチチップ半導体装置を構成している。
図5は、本発明の第3実施形態の半導体装置を示す断面図である。本実施形態の半導体装置は、第1実施形態の貫通電極の製造方法により形成された貫通電極を有する半導体チップを複数個接続してマルチチップ半導体装置を構成している。
図5に示すように、第1,第2および第3の半導体チップ31,32,33は、シリコン基板1a,1b,1cの内側に形成された埋め込み電極4a,4b,4cと、この埋め込み電極4a,4b,4cに接続する裏面配線9a,9b,9cとで、各シリコン基板1a,1b,1cの表面と裏面とを電気的に接続している。
第1の半導体チップ31の裏面配線9aは、上記埋め込み電極4aの下方に位置するバンプ11aを介して、第2の半導体チップ31の埋め込み電極4bに電気的に接続されている。上記第1の半導体チップ31の埋め込み電極4aと、上記第2の半導体チップ31の埋め込み電極4bは、平面において、略同一の位置に配置されている。
上記第2の半導体チップ32の裏面配線9bは、シリコン基板1bの裏面であって、埋め込み電極4bの下方とずれた位置のバンプ11bを介して、第3の半導体チップ33の埋め込み電極4cに接続されている。上記第2の半導体チップ32の埋め込み電極4bと、上記第3の半導体チップ33の埋め込み電極4cは、平面において、異なる位置に配置されている。
なお、本実施形態において、第2実施形態の貫通電極の製造方法を用いて各半導体チップ31,32,33に貫通電極を形成してもよい。
図5において、上記バンプ11a,11bは、裏面配線9a,9bに接続するように形成したが、図6Bに示すように、バンプ11を、裏面配線9を介さずに埋め込み電極4に直接接続するように形成してもよい。
第1実施形態の貫通電極の製造方法において、図1E以降の工程で、シリコン基板1の裏面部分をサポートガラスおよび保護テープで支持する場合がある。図6Aは、シリコン基板1の表面(図6A,Bにおいて、表面は下側に、裏面は上側に位置している)を、サポートガラス12および保護テープ13で支持して、図1Hの工程を行った様子を示す図である。ここにおいて、上記保護テープ13に導電ペーストを埋め込み、この保護テープ13を給電層として、電気めっきを行うことによって、図6Bに示すようなバンプ11をシリコン基板1の裏面に形成することができる。なお、上記バンプ11は無電解めっきにより形成してもよい。
1 シリコン基板
2 不純物添加部
3 表面側絶縁膜
4 埋め込み電極
5 非貫通孔
8 層間絶縁膜
2 不純物添加部
3 表面側絶縁膜
4 埋め込み電極
5 非貫通孔
8 層間絶縁膜
Claims (6)
- 半導体基板に、表面から裏面側に向かう非貫通穴を形成する工程と、
上記非貫通穴の底から、上記半導体基板に不純物を添加する工程と、
上記非貫通穴の内側面に、絶縁膜を形成する工程と、
上記絶縁膜の内側に、第1の導電体を配置する工程と、
上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する工程と、
上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する除去工程と
を備えることを特徴とする貫通電極の形成方法。 - 請求項1に記載の貫通電極の形成方法において、
上記不純物は、この不純物が添加された上記半導体基板の部分を、上記半導体基板の上記不純物の非添加部分よりも、上記エッチングのエッチングレートを高くする不純物であり、
上記除去工程は、上記不純物が添加された添加部分を、上記不純物の非添加部分よりも多く除去する工程であることを特徴とする貫通電極の形成方法。 - 請求項2に記載の貫通電極の形成方法において、
上記除去工程によって上記半導体基板の裏面に露出した上記絶縁膜の部分を除去する絶縁膜除去工程と、
上記絶縁膜除去工程によって上記半導体基板の裏面に露出した上記第1の導電体に、第2の導電体を接続する接続工程と
を備えることを特徴とする貫通電極の形成方法。 - 請求項2に記載の貫通電極の形成方法において、
上記不純物は、フッ素を含むことを特徴とする貫通電極の形成方法。 - 半導体基板の表面と裏面とを接続する貫通孔と、
上記半導体基板の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第1の絶縁膜と、
上記貫通孔の内側面の上記一部以外の部分を覆う第2の絶縁膜と、
上記第1の絶縁膜の内側に形成された第1の導電体と、
上記第2の絶縁膜の内側に形成されていると共に、上記第1の導電体に接触する第2の導電体と
を備えることを特徴とする貫通電極。 - 請求項5に記載の貫通電極を備える半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004184699A JP2006012953A (ja) | 2004-06-23 | 2004-06-23 | 貫通電極の形成方法、貫通電極および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004184699A JP2006012953A (ja) | 2004-06-23 | 2004-06-23 | 貫通電極の形成方法、貫通電極および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006012953A true JP2006012953A (ja) | 2006-01-12 |
Family
ID=35779854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004184699A Pending JP2006012953A (ja) | 2004-06-23 | 2004-06-23 | 貫通電極の形成方法、貫通電極および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006012953A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009016406A (ja) * | 2007-06-30 | 2009-01-22 | Zycube:Kk | 貫通導電体を有する半導体装置およびその製造方法 |
JP2010147281A (ja) * | 2008-12-19 | 2010-07-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
KR20130092825A (ko) * | 2012-02-13 | 2013-08-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
US8941216B2 (en) | 2012-02-13 | 2015-01-27 | Samsung Electronics Co., Ltd. | Semiconductor devices having through-vias and methods for fabricating the same |
KR20150026978A (ko) * | 2013-08-30 | 2015-03-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 지지체의 공급 장치, 지지체의 공급 방법, 반도체 장치, 발광 장치 및 표시 장치 |
CN104637868A (zh) * | 2013-11-15 | 2015-05-20 | 上海华虹宏力半导体制造有限公司 | 一种硅穿孔的制造方法 |
EP2907160A4 (en) * | 2012-10-15 | 2016-05-25 | Micron Technology Inc | DEVICES, SYSTEMS AND METHOD FOR PRODUCING SUBSTRATE PASSAGES WITH FRACTURED PLUGS |
US9859191B2 (en) | 2015-03-10 | 2018-01-02 | Samsung Electronics Co., Ltd. | Semiconductor device including conductive via with buffer layer at tapered portion of conductive via |
KR101857496B1 (ko) * | 2011-10-21 | 2018-05-14 | 에스케이하이닉스 주식회사 | 반도체 패키지 및 그의 제조방법 |
JP2020092107A (ja) * | 2018-12-03 | 2020-06-11 | 株式会社ディスコ | ウェーハの加工方法 |
CN113363226A (zh) * | 2020-03-05 | 2021-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2004
- 2004-06-23 JP JP2004184699A patent/JP2006012953A/ja active Pending
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009016406A (ja) * | 2007-06-30 | 2009-01-22 | Zycube:Kk | 貫通導電体を有する半導体装置およびその製造方法 |
JP2010147281A (ja) * | 2008-12-19 | 2010-07-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US9691739B2 (en) | 2008-12-19 | 2017-06-27 | Tessera Advanced Technologies, Inc. | Semiconductor device and method of manufacturing same |
KR101857496B1 (ko) * | 2011-10-21 | 2018-05-14 | 에스케이하이닉스 주식회사 | 반도체 패키지 및 그의 제조방법 |
KR20130092825A (ko) * | 2012-02-13 | 2013-08-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
US8941216B2 (en) | 2012-02-13 | 2015-01-27 | Samsung Electronics Co., Ltd. | Semiconductor devices having through-vias and methods for fabricating the same |
KR101896517B1 (ko) * | 2012-02-13 | 2018-09-07 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
US9362172B2 (en) | 2012-02-13 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor devices having through-vias and methods for fabricating the same |
EP2907160A4 (en) * | 2012-10-15 | 2016-05-25 | Micron Technology Inc | DEVICES, SYSTEMS AND METHOD FOR PRODUCING SUBSTRATE PASSAGES WITH FRACTURED PLUGS |
US9449906B2 (en) | 2012-10-15 | 2016-09-20 | Micron Technology, Inc. | Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs |
KR20150026978A (ko) * | 2013-08-30 | 2015-03-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 지지체의 공급 장치, 지지체의 공급 방법, 반도체 장치, 발광 장치 및 표시 장치 |
KR102254536B1 (ko) * | 2013-08-30 | 2021-05-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 지지체의 공급 장치, 지지체의 공급 방법, 반도체 장치, 발광 장치 및 표시 장치 |
CN104637868B (zh) * | 2013-11-15 | 2018-06-19 | 上海华虹宏力半导体制造有限公司 | 一种硅穿孔的制造方法 |
CN104637868A (zh) * | 2013-11-15 | 2015-05-20 | 上海华虹宏力半导体制造有限公司 | 一种硅穿孔的制造方法 |
US9859191B2 (en) | 2015-03-10 | 2018-01-02 | Samsung Electronics Co., Ltd. | Semiconductor device including conductive via with buffer layer at tapered portion of conductive via |
JP2020092107A (ja) * | 2018-12-03 | 2020-06-11 | 株式会社ディスコ | ウェーハの加工方法 |
JP7139065B2 (ja) | 2018-12-03 | 2022-09-20 | 株式会社ディスコ | ウェーハの加工方法 |
CN113363226A (zh) * | 2020-03-05 | 2021-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6468889B1 (en) | Backside contact for integrated circuit and method of forming same | |
JP2003133415A (ja) | 半導体素子の導電配線形成方法 | |
CN112750752B (zh) | 深沟槽隔离结构的形成方法及半导体器件的形成方法 | |
CN112713087B (zh) | 半导体结构及其形成方法 | |
JP2006012953A (ja) | 貫通電極の形成方法、貫通電極および半導体装置 | |
US7087350B2 (en) | Method for combining via patterns into a single mask | |
TWI415216B (zh) | 具有用於接合之鄰近儲存槽之半導體互連及其製造方法 | |
TW202230664A (zh) | 具有非均勻臨界尺寸的導電特徵及其製備方法 | |
CN113363202B (zh) | 半导体结构及其形成方法 | |
KR20070069405A (ko) | 반도체소자의 제조방법 | |
WO2011082250A2 (en) | Microphone integrated with integrated circuit | |
CN109755175B (zh) | 互连结构及其形成方法 | |
JP2008004881A (ja) | 素子分離構造部の製造方法 | |
CN109887880B (zh) | 一种半导体连接结构及其制作方法 | |
JP2009054828A (ja) | 半導体装置およびその製造方法 | |
US11973046B2 (en) | Semiconductor structure and method for preparing the same | |
US12094804B2 (en) | Method of manufacturing a semiconductor device and a semiconductor device | |
CN113782488B (zh) | 半导体结构及其形成方法 | |
TWI780985B (zh) | 半導體結構及其製造方法 | |
US11942324B2 (en) | Method for BEOL metal to dielectric adhesion | |
JPH10303299A (ja) | コンタクトホールの形成方法 | |
JP2016197759A (ja) | 半導体装置 | |
KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
KR20080002487A (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
CN112366177A (zh) | 半导体器件及其形成方法 |